KR101308549B1 - 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 - Google Patents

멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 Download PDF

Info

Publication number
KR101308549B1
KR101308549B1 KR1020070070161A KR20070070161A KR101308549B1 KR 101308549 B1 KR101308549 B1 KR 101308549B1 KR 1020070070161 A KR1020070070161 A KR 1020070070161A KR 20070070161 A KR20070070161 A KR 20070070161A KR 101308549 B1 KR101308549 B1 KR 101308549B1
Authority
KR
South Korea
Prior art keywords
write
data
memory cell
programmed
voltage
Prior art date
Application number
KR1020070070161A
Other languages
English (en)
Other versions
KR20090006634A (ko
Inventor
정창욱
강대환
김형준
신재민
고승필
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070070161A priority Critical patent/KR101308549B1/ko
Priority to US12/079,892 priority patent/US7778079B2/en
Priority to TW097122912A priority patent/TWI459388B/zh
Publication of KR20090006634A publication Critical patent/KR20090006634A/ko
Application granted granted Critical
Publication of KR101308549B1 publication Critical patent/KR101308549B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell

Abstract

본 발명은 멀티-레벨 상변환 메모리 장치의 쓰기 방법을 제공하며, 쓰기 방법은 프로그램될 데이터에 따라 선택된 메모리 셀에 제 1 쓰기 전류를 공급하는 단계와; 그리고 상기 프로그램될 데이터에 따라 상기 선택된 메모리 셀로 제 2 쓰기 전류를 공급하는 단계를 포함한다.

Description

멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법{MULTI-LEVEL PHASE CHANGE MEMORY DEVICE AND WRITE METHOD THEREOF}
도 1은 일반적인 상변환 메모리 장치의 셀 구조를 보여주는 도면이다.
도 2는 일반적인 상변환 메모리 장치의 쓰기 동작시 메모리 셀의 온도 프로파일을 보여주는 도면이다.
도 3은 시간이 경과함에 따라 저항 소자의 저항값의 변화를 보여주는 도면이다.
도 4는 멀티-레벨 상변환 메모리 장치의 분포들을 보여주는 도면이다.
도 5는 결정 상태 및 비결정 상태들에 대응하는 저항 소자들의 저항 변화를 보여주는 도면이다.
도 6은 본 발명의 예시적인 실시예들에 따른 멀티-레벨 상변환 메모리 장치를 보여주는 블록도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 도 6에 도시된 기입 드라이버 회로를 보여주는 회로도이다.
도 8은 본 발명의 예시적인 실시예에 따른 도 7에 도시된 리세트 전압 선택기를 개략적으로 보여주는 블록도이다.
도 9는 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 쓰기 동작을 설명하 기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 11은 본 발명에 따른 멀티-레벨 상변환 메모리 장치를 포함한 시스템을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
210 : 메모리 셀 어레이 220 : 행 선택 회로
230 : 열 선택 회로 240 : 제어 로직
250 : 고전압 발생 회로 260 : 감지 증폭 회로
270 : 입력/출력 버퍼 회로 280 : 기입 드라이버 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법에 관한 것이다.
컴퓨터 프로그램 및 데이터를 저장하는 데 현재 사용되는 많은 컴퓨터 메모리 기술들이 있으며, 그러한 기술들은 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 소거 및 프로그램 가능한 읽기-전용 메모리(EPROM), 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리(EEPROM), 등을 포함한다. 몇몇 메모리 기술들은 저장된 데이터를 유지하는 데 전압을 필요로 하는 반면에, 다 른 메모리 기술들은 저장된 데이터를 유지하는 데 전압을 필요로 하지 않는다.
반복적으로 읽기/쓰기 가능한 그리고 불휘발성인 메모리에 대한 요구가 증가하고 있다. 현재 사용되고 있는 주요한 불 휘발성 메모리는 플래시 메모리이며, 이는 절연된 플로팅 게이트 상에 전하를 유지하는 플로팅 게이트 트랜지스터를 사용한다. 각 메모리 셀은 플로팅 게이트에/로부터 전자를 주입/제거함으로써 전기적으로 "1" 또는 "0"으로 프로그램될 수 있다. 하지만, 메모리 셀들은 보다 작은 크기로 축소하는 데 더 어렵고, 읽기 및 프로그램 동작을 수행하는 데 비교적 느리고, 비교적 많은 양의 전력을 소모할 수 있다.
불 휘발성 메모리로서, 상변환 메모리 장치들이 또한 최근에 알려져 왔다. 이 장치들은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적인 상태들(structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)로서 칼코겐나이드 물질(chalcogenide material) (이하, "GST 물질"이라 칭함)로 만드어진 메모리 장치들이 알려져 있으며, GST 물질은 비교적 높은 저항율(resistivity)을 나타내는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state) 사이에서 프로그램된다. GST 물질을 가열함으로써 GST 물질이 프로그램된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 프로그램된 값들 "1" 및 "0"을 나타내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다.
일반적인 상변환 메모리 장치에 있어서, 메모리 셀은 저항 소자와 스위칭 소 자로 구성된다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는, 도 1에 도시된 바와 같이, GST 물질로 이루어진 상변환막(1), 상변환막(1) 상에 형성된 상부 전극(2), 그리고 상변환막(1) 하부에 형성된 하부 전극(3)을 포함한다. 메모리 셀에 펄스 전류가 인가되면, 인가된 펄스 전류는 하부 전극(3)을 통해 흐르게 된다. 수㎱∼수십㎱ 정도의 매우 짧은 펄스 전류를 메모리 셀에 가하면, 하부 전극(3)의 인접한 상변환막만 주울열로 가열된다. 이때, 가열 프로파일(heating profile)의 차이에 의해서 상변환막(1)의 일부(도 1에서 해칭된 부분)가 결정 상태(또는 "SET 상태"라 불림)가 되거나 비결정 상태(또는, "RESET 상태"로 불림)가 된다. 예를 들면, 상변환막(1)을 비결정 상태(또는, RESET 상태)로 만들기 위해서, 도 2에 도시된 바와 같이, 펄스 전류(i1)가 단시간 동안 메모리 셀에 인가되고, 1㎱ 내에서 가해진 펄스 전류가 제거된다. 상변환막(1)을 결정 상태(또는, SET 상태)로 만들기 위해서, 도 2에 도시된 바와 같이, 양적으로 i1보다 적은 펄스 전류(i2)가 메모리 셀에 인가되고, 인가된 펄스 전류는 상변환막(1)이 결정화되도록 30㎱∼50㎱의 시간 동안 유지된 후 제거된다. 따라서, PRAM 메모리 셀은 상술한 방식에 따라 결정 상태 및 비결정 상태 중 어느 하나로 설정된다.
비결정 상태를 갖는 메모리 셀의 저항 소자의 저항율은 다양한 원인들로 인해 증가될 것이다. 예를 들면, 저항 소자의 저항율(또는, 저항값)은 다양한 원인들로 인해 시간이 경과함에 따라 증가될 것이다. 비결정 상태를 갖는 저항 소자의 저항값은 저항 소자의 초기 저항값이 높을수록 더 많이 증가될 것이다. 좀 더 구체적 으로 설명하면 다음과 같다.
시간이 경과함에 따라 저항 소자의 저항값의 변화를 보여주는 도 3을 참조하면, 가로축은 메모리 셀이 비결정 상태로 프로그램될 때 메모리 셀의 초기 저항값(Rini)을 나타내고, 세로축은 시간의 경과에 따라 초기 저항값의 변화된 저항값(Ro)을 나타낸다. 이상적인 경우, "10"으로 표기된 실선과 같이, 초기 저항값(Rini)은 변화된 저항값(Ro)과 일치할 것이다. 하지만, 초기 저항값(Rini)은 시간이 경과함에 따라(또는, 일정 시간 이후) 점차적으로 높은 저항값으로 변화될 것이다. 도 3에서 알 수 있듯이, 초기 저항값(Rini)이 높으면 높을수록, 저항값의 변화는 커질 것이다. 따라서, 비결정 상태를 갖는 저항 소자의 초기 저항값이 증가됨에 따라, 메모리 셀의 문턱 전압이 증가될 것이다.
저항값의 변화에 대한 논문이 2004년 5월 5일자로 IEEE TRANSACTIONS ON ELECTRON DEVICES (VOL. 51, NO.5)에 "LOW-FIELD AMORPHOUS STATE RESISTANCE AND THRESHOLD VOLTAGE DRIFT IN CHALCOGENIDE MATERIALS"라는 제목으로 게재되어 있다.
메모리 용량을 증가시키기 위해서 이 분야에 잘 알려진 멀티-레벨 기술이 상변환 메모리 장치에 적용될 것이다. 이하, 그러한 메모리 장치를 멀티-레벨 상변환 메모리 장치라 칭한다. 앞서 언급된 초기 저항값의 변화는 멀티-레벨 상변환 메모리 장치를 구현하는 데 제한 요인으로 작용하며, 이는 이하 상세히 설명될 것이다.
설명의 편의상, 하나의 메모리 셀에 2-비트 데이터가 저장된다고 가정하자. 예를 들면, 도 4에 도시된 바와 같이, 2-비트 데이터는 가능한 4개의 상태들 "11", "10", "01", 그리고 "00" 중 하나를 가질 것이다. 도 3에서, "ST0" 상태에 대응하는 분포(101)는 결정 상태를 갖는 메모리 셀들을 포함할 것이다. 도 4에서, 나머지 상태들(ST1, ST2, ST3)에 대응하는 분포들(102, 103, 104)은 비결정 상태들을 갖는 메모리 셀들을 포함할 것이다. "ST1" 상태에 대응하는 분포(102)에 포함된 메모리 셀들의 저항값들은 "ST2" 상태에 대응하는 분포(103)에 포함된 메모리 셀들의 저항값들보다 작을 것이다. "ST2" 상태에 대응하는 분포(103)에 포함된 메모리 셀들의 저항값들은 "ST3" 상태에 대응하는 분포(104)에 포함된 메모리 셀들의 저항값들보다 작을 것이다. 도 4에서 실선으로 표시된 분포들(101, 102, 103, 104)은 메모리 셀들을 프로그램한 후에 얻어진 곡선들이고, 점선으로 표시된 분포들(101', 102', 103', 104')은 프로그램 이후 소정 시간이 경과한 후에 얻어진 곡선들이다. 이러한 분포/문턱 전압/저항값 변화는 메모리 셀이 어느 상태를 갖는 지의 여부를 판별하는 것이 어려움을 의미한다. 다시 말해서, 이러한 분포/문턱 전압/저항값 변화는 읽기 마진이 감소되게 한다. 최악의 경우, 그러한 분포/문턱 전압/저항값 변화는 읽기 에러를 유발할 것이다. 이러한 문제는 메모리 셀에 저장된 데이터 비트들의 수가 증가할 수록 더욱 심각해 질 것이다.
본 발명의 목적은 안정된 읽기 마진을 확보할 수 있는 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 멀티-레벨 상변환 메모리 장치의 쓰기 방법 을 제공하며, 쓰기 방법은 프로그램될 데이터에 따라 선택된 메모리 셀에 제 1 쓰기 전류를 공급하는 단계와; 그리고 상기 프로그램될 데이터에 따라 상기 선택된 메모리 셀로 제 2 쓰기 전류를 공급하는 단계를 포함한다.
본 발명의 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 프로그램될 멀티-레벨 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들로 쓰기 전류를 공급하도록 구성된 기입 드라이버 회로와; 그리고 상기 선택된 메모리 셀에 제 1 쓰기 전류 및 제 2 쓰기 전류가 상기 프로그램될 멀티-레벨 데이터에 따라 연속적으로 공급되도록 상기 기입 드라이버 회로를 제어하는 제어 로직을 포함하는 멀티-레벨 상변환 메모리 장치를 제공한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 멀티-레벨 상변환 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
이후 설명되는 바와 같이, 본 발명의 멀티-레벨 상변환 메모리 장치는 선택된 메모리 셀에 연속적으로 쓰기 전류 및 포스트-쓰기 전류(쓰기 전류보다 양적으로 적음)가 인가되도록 구성될 것이다. 앞서 언급된 바와 같이, 상변환 메모리 장치의 경우, 메모리 셀에 포함된 저항 소자의 저항값(초기 저항값)은 시간이 경과함에 따라 점차적으로 증가한다. 예를 들면, 결정 상태 및 비결정 상태들에 대응하는 저항 소자들의 저항 변화를 보여주는 도 5을 참조하면, 2-비트 데이터에 대응하는 상태들(ST0∼ST3)(도 4 참조) 중 어느 하나로 프로그램된 메모리 셀의 저항값(즉, 초기 저항값)(Rini)은 85℃의 베이크 조건 하에서 약 2시간이 경과하면 저항값(Rsat)으로 포화된다(또는, 증가되지 않고 일정하게 유지될 것이다). 이러한 실험 결과에 따르면, 먼저, 멀티-레벨 데이터에 대응하는 쓰기 전류가 메모리 셀에 인가되고, 그 다음에 멀티-레벨 데이터에 대응하는 포스트-쓰기 전류(쓰기 전류보다 양적으로 적음)가 프로그램된 메모리 셀에 인가될 것이다. 멀티-레벨 데이터에 대응하는 쓰기 전류가 메모리 셀에 인가될 때, 메모리 셀은 초기 저항값(Rini)을 갖도록 프로그램될 것이다. 멀티-데이터에 대응하는 포스트-쓰기 전류(쓰기 전류보다 양적으로 적음)가 프로그램된 메모리 셀에 인가될 때, 프로그램된 메모리 셀의 초기 저항값(Rini)은 저항값(Rsat)으로 포화될 것이다. 포스트-쓰기 전류가 프로그램된 메모리 셀에 인가될 때, 프로그램된 메모리 셀의 비정질 상태의 볼륨이 증가되는 것이 아니라 프로그램된 메모리 셀의 비정질로 여분의 전자들이 공급될 것이다. 여분의 전자들이 비정질로 공급됨에 따라 비정질 상태의 저항값(즉, 초기 저항 값)이 빠르게 포화 상태에 대응하는 저항값(Rsat)으로 포화될 것이다. 따라서, 메모리 셀의 초기 저항값(Rini)이 저항값(Rsat)으로 포화됨에 따라, 인접한 상태들 사이의 읽기 마진을 충분히 확보하는 것이 가능하다.
도 6은 본 발명의 예시적인 실시예들에 따른 멀티-레벨 상변환 메모리 장치를 보여주는 블록도이다.
도 6을 참조하면, 본 발명에 따른 상변환 메모리 장치(200)는 N-비트 데이터 정보(N은 2 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이(210)를 포함하며, 메모리 셀 어레이(210)에는 복수의 메모리 셀들(MC)이 행들(또는 워드 라인들)(WL0∼WLm-1)과 열들(또는 비트 라인들)(BL0∼BLn-1)로 배열될 것이다. 각 메모리 셀(MC)은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST 물질로 구성된 상변환막을 포함하도록 구성될 것이다. 각 메모리 셀은 덮어쓰기 가능한 메모리 셀(overwritable memory cell)이다. 예시적인 저항 소자는 미국특허 제6928022호에 "WRITE DRIVER CIRCUIT IN PHASE CHANGE MEMORY DEVICE AND METHOD FOR APPLYING WRITE CURRENT"라는 제목으로, 미국특허 제6967865호에 "LOW-CURRENT AND HIGH-SPEED PHASE-CHANGE MEMORY DEVICES AND METHODS OF DRIVING THE SAME"라는 제목으로, 그리고 미국특허 제6982913호에 "DATA READ CIRCUIT FOR USE IN A SEMICONDUCTOR MEMORY AND A MEMORY THEREOF"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
계속해서 도 6을 참조하면, 행 선택 회로(220)는 행 어드레스에 응답하여 행 들(또는 워드 라인들) 중 적어도 하나의 행을 선택하고, 열 선택 회로(230)는 열 어드레스에 응답하여 열들(또는 비트 라인들) 중 일부를 선택한다. 제어 로직(240)은 외부로부터의 읽기/쓰기 명령에 응답하여 멀티-레벨 상변환 메모리 장치(200)의 전반적인 동작들을 제어하도록 구성될 것이다. 고전압 발생 회로(250)는 제어 로직(240)에 의해서 제어되며, 행 및 열 선택 회로들(220, 230), 감지 증폭 회로(260), 그리고 기입 드라이버 회로(280)에서 사용되는 고전압을 발생하도록 구성된다. 예를 들면, 고전압 발생 회로(250)는 전하 펌프를 이용하여 구현될 수 있다. 하지만, 고전압 발생 회로(250)의 구현이 여기에 개시된 것에 제한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
감지 증폭 회로(260)는 제어 로직(240)에 의해서 제어되며, 읽기 동작시 열 선택 회로(230)에 의해서 선택된 열들(또는 비트 라인들)을 통해 셀 데이터를 감지한다. 감지된 데이터는 데이터 입력/출력 버퍼 회로(270)를 통해 외부로 출력될 것이다. 감지 증폭 회로(260)는 데이터 버스(DL)에 연결되며, 읽기 동작시 감지 전류를 데이터 버스(DL)로 공급할 것이다. 기입 드라이버 회로(280)는 제어 로직(240)에 의해서 제어되며, 입력/출력 버퍼 회로(270)를 통해 제공되는 데이터에 따라 데이터 라인(DL)으로 쓰기 전류를 공급할 것이다.
본 발명의 멀티-레벨 상변환 메모리 장치에 따르면, 특히, 제어 로직(240)은 비결정 상태들(102, 103, 104)(도 3 참조)의 문턱 전압 변화/분포 변화/저항 변화로 인한 읽기 에러를 방지하기 위해서 쓰기 동작시 선택된 비트 라인들 각각으로 쓰기 전류 및 포스트-쓰기 전류가 일정 시간 간격을 두고 연속적으로 공급되도록 기입 드라이버 회로(280)를 제어할 것이다. 이는 이후 상세히 설명될 것이다. 예시적인 실시예에 있어서, 포스트-쓰기 전류는 쓰기 전류보다 양적으로 적다. 이러한 쓰기 방식에 따르면, 메모리 셀이 쓰기 전류에 의해서 비결정 상태들 중 어느 하나로 프로그램된 후 메모리 셀에 포스트-쓰기 전류를 공급함으로써 메모리 셀의 저항값(즉, 초기 저항값)이 저항값(Rsat)(도 5 참조)으로 포화될 것이다. 다시 말해서, 쓰기 동작 이후에 메모리 셀이 겪게 되는 저항값의 증가가 포스트-쓰기 전류의 인가를 통해 미리 행해지게 함으로써 메모리 셀의 저항 소자의 저항 증가를 차단시키는/줄이는 것이 가능하다. 따라서, 선택된 메모리 셀들로부터 정확하게 멀티-레벨 데이터를 감지하는 것이 가능하다.
도 7은 본 발명의 예시적인 실시예들에 따른 도 6에 도시된 기입 드라이버 회로를 보여주는 회로도이다. 도 7을 참조하면, 본 발명의 예시적인 실시예에 따른 기입 드라이버 회로(280)는 제 1 드라이버(281), 제 2 드라이버(282), 방전 유니트(283), 드라이버 컨트롤러(284), 검출기(285), 그리고 리세트 전압 선택기(286)를 포함할 것이다.
제 1 드라이버(281)는 드라이버 컨트롤러(284)로부터의 제어 신호들(CON1, CON3)에 응답하여 데이터 라인(DL)으로 쓰기 전류(예를 들면, 세트 전류)를 공급하도록 구성될 것이다. 제 1 드라이버(281)는 PMOS 트랜지스터들(301, 302, 303)과 NMOS 트랜지스터들(304, 305)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 제 1 드라이버(281)의 NMOS 트랜지스터(304)의 게이트에는 도 5의 고전압 발생 회로(250)로부터의 바이어스 전압(DCBL_SET)(또는, VST0)이 인가될 것이다. 바이어 스 전압(DCBL_SET)은 프로그램될 데이터에 관계없이 일정한 레벨을 갖도록 설정될 것이다. 다시 말해서, 바이어스 전압(DCBL_SET)에 의해서 결정되는 쓰기 전류의 양은 프로그램될 데이터에 관계없이 일정하게 유지될 것이다.
제 2 드라이버(282)는 드라이버 컨트롤러(284)로부터의 제어 신호들(CON2, CON3)에 응답하여 데이터 라인(DL)으로 쓰기 전류(예를 들면, 리세트 전류)를 공급하도록 구성될 것이다. 제 2 드라이버(282)는 PMOS 트랜지스터들(306, 307, 308)과 NMOS 트랜지스터들(309, 310)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 제 2 드라이버(282)에 속하는 NMOS 트랜지스터(309)의 게이트에는 리세트 전압 선택기(286)로부터의 바이어스 전압(DCBL_RST)이 인가될 것이다. 바이어스 전압(DCBL_RST)은 프로그램될 데이터에 따라 가변되도록 설정될 것이다. 이는 이후 상세히 설명될 것이다. 방전 유니트(283)는 드라이버 컨트롤러(284)로부터의 제어 신호(CON3)에 응답하여 데이터 라인(DL)을 방전하도록 구성될 것이다. 방전 유니트(283)는 인버터(311)와 NMOS 트랜지스터(312)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다.
계속해서 도 7을 참조하면, 검출기(285)는 프로그램될 데이터(예를 들면, 2-비트 데이터)(WD)가 최하위 상태(예를 들면, 도 4에서 ST0 상태)(또는, 결정 상태)에 대응하는 값(예를 들면, '00')을 갖는 지의 여부를 검출할 것이다. 프로그램될 데이터(WD)가 최하위 상태(또는, 결정 상태)에 대응하는 값(예를 들면, '00')을 가질 때, 검출기(285)는 로우 레벨의 데이터 신호(DS)를 출력할 것이다. 이에 반해서, 프로그램될 데이터(WD)가 최하위 상태에 대응하는 값(예를 들면, '00')을 가지 지 않을 때, 검출기(285)는 하이 레벨의 데이터 신호(DS)를 출력할 것이다.
드라이버 컨트롤러(284)는 데이터 신호(DS)와 제 1 및 제 2 쓰기 펄스 신호들(WR_PLS, PWR_PLS)에 응답하여 제어 신호들(CON1, CON2, CON3)을 발생하도록 구성될 것이다. 드라이버 컨트롤러(284)는 오어 게이트(313), 앤드 게이트들(314, 3150, 전송 게이트들(316, 317), 그리고 인버터(318)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 전압 선택기(286)는 고전압 발생 회로(250)로부터 복수의 쓰기 전압들(VST1∼VST3, VST1'∼VST3')을 공급받고, 프로그램될 데이터(WD)와 쓰기 펄스 신호들(WR_PLS, PWR_PLS)에 응답하여 입력된 전압들(VST1∼VST3, VST1'∼VST3') 중 하나를 바이어스 전압(DCBL_RST)으로서 출력할 것이다.
회로 동작에 있어서, 먼저, 프로그램될 데이터(WD)가 '00'의 2-비트 데이터(예를 들면, 도 4에서 ST0(세트 상태)에 대응함)라고 가정하자. 이러한 가정에 따르면, 검출기(285)는 로우 레벨의 데이터 신호(DS)를 출력할 것이다. 드라이버 컨트롤러(284)의 전송 게이트(316)는 로우 레벨의 데이터 신호(DS)에 의해서 턴 온되는 반면에, 드라이버 컨트롤러(284)의 전송 게이트(317)는 로우 레벨의 데이터 신호(DS)에 의해서 턴 오프된다. 이는 오어 게이트(313)의 출력이 전송 게이트(316)를 통해 PMOS 트랜지스터들(302, 307)로 전송되게 한다. 로우 레벨의 데이터 신호(DS)는 인버터(318)를 통해 앤드 게이트(314)로 전송될 것이다. 즉, 하이 레벨의 데이터 신호(DS)가 앤드 게이트(314)로 전송될 것이다. 따라서, 앤드 게이트(314)는 오어 게이트(313)의 출력이 하이 레벨로 유지되는 동안 데이터 신호(DS)에 응답하여 하이 레벨의 제어 신호(CON1)를 출력할 것이다. 이때, 제어 신호(CON3)는 오 어 게이트(313)의 출력과 동일한 파형을 가질 것이다. 이때, 앤드 게이트(315)의 출력 즉, 제어 신호(CON2)는 로우 레벨의 데이터 신호(DS)에 의해서 로우 레벨의 제어 신호(CON2)를 출력할 것이다.
여기서, 오어 게이트(313)에 인가되는 제 1 및 제 2 쓰기 펄스 신호들(WR_PLS, PWR_PLS)이 인가될 것이다. 제 1 및 제 2 쓰기 펄스 신호들(WR_PLS, PWR_PLS) 각각은 액티브 하이 펄스 신호이다. 제 1 및 제 2 쓰기 펄스 신호들(WR_PLS, PWR_PLS)은 쓰기 동작시 일정 시간 간격을 두고 제어 로직(240)으로부터 순차적으로 공급될 것이다.
제 1 드라이버(281)의 NMOS 트랜지스터(305)는 하이 레벨의 제어 신호(CON1)에 의해서 턴 온되는 반면에, 제 1 드라이버(281)의 PMOS 트랜지스터(302)는 제어 신호(CON3)에 의해서 턴 오프될 것이다. 이와 동시에, 제 1 드라이버(281)의 NMOS 트랜지스터(304)에는 바이어스 전압(DCBL_SET)이 인가될 것이다. 이러한 바이어스 조건에 따르면, PMOS 트랜지스터들(301, 304)은 전류 미러로서 동작하며, 그 결과 쓰기 전류가 PMOS 트랜지스터(303)를 통해 데이터 라인(DL)으로 공급될 것이다. 다시 말해서, 쓰여질 데이터(WD)가 최하위 상태(ST0)에 대응하는 '00'을 가질 때, 제 1 드라이버(281)를 통해 데이터 라인(DL)으로 바이어스 전압(DCBL_SET)에 대응하는 쓰기 전류(예를 들면, 세트 전류)가 공급될 것이다.
쓰여질 데이터(WD)가 최하위 상태(ST0)에 대응하는 '00'을 가질 때 제어 신호(CON2)가 로우 레벨로 설정되기 때문에, 제 2 드라이버(282)의 NMOS 트랜지스터(310)는 턴 오프될 것이다. 이는 전압 선택기(286)의 출력 즉, 바이어스 전 압(DCBL_RST)에 관계없이 제 2 드라이버(282)가 동작하지 않음을 의미한다. 데이터 라인(DL)으로 제 1 드라이버(281)를 통해 쓰기 전류가 공급되는 동안, 방전 유니트(283)의 NMOS 트랜지스터(312)는 전송 게이트(316)를 통해 전송되는 오어 게이트(313)의 출력에 의해서 턴 오프될 것이다.
프로그램될 데이터(WD)가 '01', '10' 또는 '11'의 2-비트 데이터(예를 들면, 도 4에서 나머지 상태들(ST1∼ST3) 중 어느 하나에 대응함)라고 가정하자. 이러한 가정에 따르면, 검출기(285)는 하이 레벨의 데이터 신호(DS)를 출력할 것이다. 드라이버 컨트롤러(284)의 전송 게이트(317)는 하이 레벨의 데이터 신호(DS)에 의해서 턴 온되는 반면에, 드라이버 컨트롤러(284)의 전송 게이트(316)는 하이 레벨의 데이터 신호(DS)에 의해서 턴 오프된다. 이는 오어 게이트(313)의 출력이 전송 게이트(317)를 통해 PMOS 트랜지스터들(302, 307)로 전송되게 한다. 앤드 게이트(315)는 오어 게이트(313)의 출력이 하이 레벨로 유지되는 동안 하이 레벨의 데이터 신호(DS)에 응답하여 하이 레벨의 제어 신호(CON2)를 출력할 것이다. 이때, 제어 신호(CON3)는 오어 게이트(313)의 출력과 동일한 파형을 가질 것이다. 이때, 앤드 게이트(314)의 출력 즉, 제어 신호(CON1)는 인버터(318)를 통해 전송되는 데이터 신호(DS)(즉, 로우 레벨의 데이터 신호)에 의해서 로우 레벨의 제어 신호(CON1)를 출력할 것이다.
제 2 드라이버(282)의 NMOS 트랜지스터(310)는 하이 레벨의 제어 신호(CON2)에 의해서 턴 온되는 반면에, 제 2 드라이버(282)의 PMOS 트랜지스터(307)는 제어 신호(CON3)에 의해서 턴 오프될 것이다. 이때, 전압 선택기(286)는 프로그램될 데 이터(WD)와 제 1 및 제 2 쓰기 펄스 신호들(WR_PLS, PWR_PLS)에 응답하여 입력 전압들(VST1∼VST3, VST1'∼VST3') 중 하나를 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 예를 들면, 제 1 쓰기 펄스 신호(WR_PLS)가 하이 레벨로 유지되는 동안, 리세트 전압 선택기(286)는 프로그램될 데이터(WD)에 따라 입력 전압들(VST1∼VST3) 중 하나를 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 이에 반해서, 제 2 쓰기 펄스 신호(PWR_PLS)가 하이 레벨로 유지되는 동안, 전압 선택기(286)는 프로그램될 데이터(WD)에 따라 입력 전압들(VST1'∼VST3') 중 하나를 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 이러한 바이어스 조건에 따르면, PMOS 트랜지스터들(306, 308)은 전류 미러로서 동작하며, 그 결과 바이어스 전압(DCBL_RST)에 의해서 결정되는 쓰기 전류(예를 들면, 리세트 전류)가 PMOS 트랜지스터(308)를 통해 데이터 라인(DL)으로 공급될 것이다. 다시 말해서, 쓰여질 데이터(WD)가 최하위 상태(ST0)를 제외한 나머지 상태들(ST1, ST2, ST3) 중 하나에 대응하는 값을 가질 때, 제 2 드라이버(282)를 통해 데이터 라인(DL)으로 바이어스 전압(DCBL_RST)에 대응하는 쓰기 전류(예를 들면, 리세트 전류)가 공급될 것이다. 바이어스 전압(DCBL_RST)이 프로그램될 데이터(WD)에 따라 가변되기 때문에, 쓰기 전류(예를 들면, 리세트 전류)의 양 역시 가변될 것이다. 이는 이후 상세히 설명될 것이다.
쓰여질 데이터(WD)가 '01', '10', 또는 '11'을 가질 때, 제어 신호(CON1)가 로우 레벨로 설정되기 때문에, 제 1 드라이버(281)의 NMOS 트랜지스터(305)는 턴 오프될 것이다. 이는 바이어스 전압(DCBL_SET)에 관계없이 제 1 드라이버(281)가 동작하지 않음을 의미한다. 데이터 라인(DL)으로 제 2 드라이버(282)를 통해 쓰기 전류가 공급되는 동안, 방전 유니트(283)의 NMOS 트랜지스터(312)는 전송 게이트(316)를 통해 전송되는 오어 게이트(313)의 출력에 의해서 턴 오프될 것이다.
이상의 설명으로부터 알 수 있듯이, 본 발명의 기입 드라이버 회로(280)는 프로그램될 데이터(WD)가 최하위 상태(ST0)에 대응하는 값을 가질 때 제 1 드라이버(281)를 통해 데이터 라인(DL)으로 쓰기 전류를 공급하도록 그리고 프로그램될 데이터(WD)가 최하위 상태(ST0)를 제외한 나머지 상태들(ST1, ST2, ST3) 중 하나에 대응하는 값을 가질 때 제 2 드라이버(281)를 통해 데이터 라인(DL)으로 쓰기 전류를 공급하도록 구성될 것이다.
도 8은 본 발명의 예시적인 실시예에 따른 도 7에 도시된 전압 선택기를 개략적으로 보여주는 블록도이다.
도 8을 참조하면, 전압 선택기(286)는 복수의 레벨 쉬프터들(320∼325)과 디코더(326)를 포함할 것이다. 디코더(326)는 프로그램될 데이터(WD)를 디코딩하여 선택 신호들(SEL1, SEL2, SEL3) 중 하나를 활성화시킬 것이다. 예를 들면, 프로그램될 데이터(WD)가 ST1 상태에 대응하는 '01'의 값을 가질 때, 디코더(326)는 선택 신호(SEL1)를 활성화시킬 것이다. 프로그램될 데이터(WD)가 ST2 상태에 대응하는 '10'의 값을 가질 때, 디코더(326)는 선택 신호(SEL2)를 활성화시킬 것이다. 프로그램될 데이터(WD)가 ST2 상태에 대응하는 '11'의 값을 가질 때, 디코더(326)는 선택 신호(SEL3)를 활성화시킬 것이다.
레벨 쉬프터들(320∼322)은 선택 신호들(SEL1∼SEL3)에 의해서 각각 활성화되며, 제 1 쓰기 펄스 신호(WR_PLS)의 활성화 구간 동안 대응하는 입력 전압 들(VST1, VST2, VST3)을 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 예를 들면, 레벨 쉬프터(320)는 선택 신호(SEL1)가 활성화될 때 제 1 쓰기 펄스 신호(WR_PLS)의 활성화 구간 동안 입력 전압(VST1)을 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 레벨 쉬프터(320)는 선택 신호(SEL2)가 활성화될 때 제 1 쓰기 펄스 신호(WR_PLS)의 활성화 구간 동안 입력 전압(VST2)을 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 레벨 쉬프터(320)는 선택 신호(SEL3)가 활성화될 때 제 1 쓰기 펄스 신호(WR_PLS)의 활성화 구간 동안 입력 전압(VST3)을 바이어스 전압(DCBL_RST)으로서 출력할 것이다.
여기서, 쓰기 전압(VST1)은 쓰기 전압(VST2)보다 낮고, 쓰기 전압(VST2)은 쓰기 전압(VST3)보다 낮다.
레벨 쉬프터들(323∼325)은 선택 신호들(SEL1∼SEL3)에 의해서 각각 활성화되며, 제 2 쓰기 펄스 신호(PWR_PLS)의 활성화 구간 동안 대응하는 입력 전압들(VST1', VST2', VST3')을 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 예를 들면, 레벨 쉬프터(323)는 선택 신호(SEL1)가 활성화될 때 제 2 쓰기 펄스 신호(PWR_PLS)의 활성화 구간 동안 입력 전압(VST1')을 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 레벨 쉬프터(324)는 선택 신호(SEL2)가 활성화될 때 제 2 쓰기 펄스 신호(PWR_PLS)의 활성화 구간 동안 입력 전압(VST2')을 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 레벨 쉬프터(325)는 선택 신호(SEL3)가 활성화될 때 제 2 쓰기 펄스 신호(PWR_PLS)의 활성화 구간 동안 입력 전압(VST3')을 바이어스 전압(DCBL_RST)으로서 출력할 것이다.
여기서, 쓰기 전압(VST1)은 쓰기 전압(VST1')보다 낮고, 쓰기 전압(VST2)은 쓰기 전압(VST2')보다 낮으며, 쓰기 전압(VST3)은 쓰기 전압(VST3')보다 낮다.
도 9는 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다. 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 쓰기 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
쓰기 동작이 개시되면, 프로그램될 데이터가 입력/출력 버퍼 회로(270)에 로드될 것이다. 열 선택 회로(230)는 제어 로직(240)의 제어하에 입력된 열 어드레스에 대응하는 비트 라인들을 선택하고, 행 선택 회로(220)는 제어 로직(240)의 제어하에 입력된 행 어드레스에 대응하는 워드 라인을 선택할 것이다. 이와 동시에, 고전압 발생 회로(250)는 제어 로직(240)의 제어에 응답하여 쓰기 동작에 필요한 고전압을 발생할 것이다. 설명의 편의상, 하나의 메모리 셀에 대한 쓰기 동작이 설명될 것이다.
선택된 메모리 셀에 저장될 데이터(WD)가 '01'(ST1 상태에 대응함)이라고 가정하자. 이러한 가정에 따르면, 기입 드라이버(280)의 검출기(285)는 하이 레벨의 데이터 신호(DS)를 출력할 것이다. 데이터 신호(DS)가 하이 레벨일 때, 전송 게이트(316)는 턴 오프되고 전송 게이트(317)는 턴 온될 것이다. 하이 레벨의 데이터 신호(DS)는 인버터(318)를 통해 앤드 게이트(314)에 인가될 것이다. 이는 제어 신호(CON1)가 오어 게이트(313)의 출력에 관계없이 로우 레벨로 유지됨을 의미한다. 따라서, 제 1 드라이버(281)는 동작하지 않을 것이다.
이후, 제어 로직(240)은 제 1 쓰기 펄스 신호(WR_PLS)를 발생하며, 제 1 쓰 기 펄스 신호(WR_PLS)는 오어 게이트(313)를 통해 앤드 게이트(315)로 전송될 것이다. 이는 앤드 게이트(315)의 출력 즉, 제어 신호(CON2)가 제 1 쓰기 펄스 신호(WR_PLS)의 펄스 구간 동안 하이로 활성화됨을 의미한다. 따라서, 제 2 드라이버(282)의 NMOS 트랜지스터(310)는 하이 레벨의 제어 신호(CON2)에 의해서 턴 온될 것이다. 이와 동시에, 전압 선택기(286)는 제 1 쓰기 펄스 신호(WR_PLS) 및 프로그램될 데이터(WD)에 응답하여 쓰기 전압들(VST1∼VST3) 중 하나를 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 좀 더 구체적으로는, 프로그램될 데이터(WD)가 '01'이기 때문에, 전압 선택기(286)에 속하는 디코더(326)는 선택 신호(SEL1)를 활성화시킨다. 선택 신호(SEL1)가 활성화됨에 따라, 레벨 쉬프터(320)는 쓰기 전압(VST1)을 바이어스 전압(DCBL_RST)으로서 출력할 것이다.
제 2 드라이버(282)에 있어서, NMOS 트랜지스터(309)에 쓰기 전압(VST1)으로서 바이어스 전압(DCBL_RST)이 인가되고 NMOS 트랜지스터(310)에 하이 레벨의 제어 신호(CON2)가 인가됨에 따라, PMOS 트랜지스터들(306, 308)은 전류 미러로서 동작할 것이다. 이는 데이터 라인(DL)으로 바이어스 전압(DCBL_RST) 즉, 쓰기 전압(VST1)에 대응하는 쓰기 전류가 공급됨을 의미한다. 데이터 라인(DL)으로 공급된 쓰기 전류는 비트 라인을 통해 메모리 셀에 인가될 것이다. 메모리 셀에 쓰기 전압(VST1)에 대응하는 쓰기 전류가 공급됨에 따라, 메모리 셀은 ST1 상태를 갖도록 프로그램될 것이다. 즉, 메모리 셀에는 '01'의 2-비트 데이터가 저장될 것이다. 이때, 메모리 셀에 속하는 저항 소자는 초기 저항값으로 설정될 것이다.
그 다음에, 도 9에 도시된 바와같이, 제어 로직(240)은 제 1 쓰기 펄스 신 호(WR_PLS)에 이어서 제 2 쓰기 펄스 신호(PWR_PLS)를 발생할 것이다. 이때, 앞서 설명된 바와 같이, 하이 레벨의 데이터 신호(DS)가 인버터(318)를 통해 앤드 게이트(314)에 인가되기 때문에, 제어 신호(CON1)는 오어 게이트(313)의 출력에 관계없이 로우 레벨로 유지될 것이다. 즉, 제 2 쓰기 펄스 신호(PWR_PLS)가 생성되더라도, 제 1 드라이버(281)는 동작하지 않을 것이다.
제 2 쓰기 펄스 신호(PWR_PLS)는 오어 게이트(313)를 통해 앤드 게이트(315)로 전송될 것이다. 이는 앤드 게이트(315)의 출력 즉, 제어 신호(CON2)가 제 2 쓰기 펄스 신호(PWR_PLS)의 펄스 구간 동안 하이로 활성화됨을 의미한다. 따라서, 제 2 드라이버(282)의 NMOS 트랜지스터(310)는 하이 레벨의 제어 신호(CON2)에 의해서 턴 온될 것이다. 이와 동시에, 전압 선택기(286)는 제 2 쓰기 펄스 신호(PWR_PLS) 및 프로그램될 데이터(WD)에 응답하여 쓰기 전압들(VST1'∼VST3') 중 하나를 바이어스 전압(DCBL_RST)으로서 출력할 것이다. 좀 더 구체적으로는, 프로그램될 데이터(WD)가 '01'이기 때문에, 전압 선택기(286)에 속하는 디코더(326)는 선택 신호(SEL1)를 활성화시킨다. 선택 신호(SEL1)가 활성화됨에 따라, 레벨 쉬프터(323)는 쓰기 전압(VST1')을 바이어스 전압(DCBL_RST)으로서 출력할 것이다.
제 2 드라이버(282)에 있어서, NMOS 트랜지스터(309)에 쓰기 전압(VST1')으로서 바이어스 전압(DCBL_RST)이 인가되고 NMOS 트랜지스터(310)에 하이 레벨의 제어 신호(CON2)가 인가됨에 따라, PMOS 트랜지스터들(306, 308)은 전류 미러로서 동작할 것이다. 이는 데이터 라인(DL)으로 바이어스 전압(DCBL_RST) 즉, 쓰기 전압(VST1')에 대응하는 포스트-쓰기 전류가 공급됨을 의미한다. 데이터 라인(DL)으 로 공급된 포스트-쓰기 전류는 비트 라인을 통해 메모리 셀에 인가될 것이다. 메모리 셀에 쓰기 전압(VST1)에 대응하는 포스트-쓰기 전류가 공급됨에 따라, 점선으로 도시된 바와 같이, 메모리 셀에 속하는 저항 소자의 저항값(초기 저항값)은 저항값(도 5의 Rsat)으로 포화될 것이다.
선택된 메모리 셀을 '10' 및 '11'의 2-비트 데이터로 프로그램하는 방법은 앞서 언급된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 단지 NMOS 트랜지스터(309)에 인가되는 바이어스 전압(DCBL_RST)이 가변될 것이다. 좀 더 구체적으로는, 선택된 메모리 셀에 '10'의 2-비트 데이터를 저장하는 경우, 제 1 쓰기 펄스 신호(WR_PLS)가 활성화될 때 쓰기 전압(VST2)가 바이어스 전압(VCBL_RST)으로서 선택되고, 제 2 쓰기 펄스 신호(PWR_PLS)가 활성화될 때 쓰기 전압(VST2')가 바이어스 전압(VCBL_RST)으로서 선택될 것이다. 선택된 메모리 셀에 '11'의 2-비트 데이터를 저장하는 경우, 제 1 쓰기 펄스 신호(WR_PLS)가 활성화될 때 쓰기 전압(VST3)가 바이어스 전압(VCBL_RST)으로서 선택되고, 제 2 쓰기 펄스 신호(PWR_PLS)가 활성화될 때 쓰기 전압(VST3')가 바이어스 전압(VCBL_RST)으로서 선택될 것이다.
선택된 메모리 셀을 '00'의 2-비트 데이터로 프로그램하는 경우, 메모리 셀에는 포스트-쓰기 전류가 공급되지 않을 것이다. 좀 더 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에 저장될 데이터(WD)가 '00'(ST0 상태에 대응함)이라고 가정하면, 기입 드라이버(280)의 검출기(285)는 로우 레벨의 데이터 신호(DS)를 출력할 것이다. 데이터 신호(DS)가 로우 레벨일 때, 전송 게이트(316)는 턴 온되고 전송 게이트(317)는 턴 오프될 것이다. 데이터 신호(DS)가 로우 레벨로 유지되기 때문에, 제어 신호(CON2)는 오어 게이트(313)의 출력에 관계없이 로우 레벨로 유지될 것이다. 따라서, 제 2 드라이버(282)는 동작하지 않을 것이다. 다시 말해서, 제 2 쓰기 펄스 신호(PWR_PLS)가 생성되더라도, 제 2 드라이버를 통해 포스트-쓰기 전류는 데이터 라인으로 공급되지 않는다. 이와 동시에, 로우 레벨의 데이터 신호(DS)가 인버터(318)를 통해 앤드 게이트(314)에 인가될 것이다. 즉, 앤드 게이트(314)에는 반전된 데이터 신호가 인가될 것이다.
제어 로직(240)은 제 1 쓰기 펄스 신호(WR_PLS)를 발생하며, 제 1 쓰기 펄스 신호(WR_PLS)는 오어 게이트(313)를 통해 앤드 게이트(314)로 전송될 것이다. 이는 앤드 게이트(314)의 출력 즉, 제어 신호(CON1)가 제 1 쓰기 펄스 신호(WR_PLS)의 펄스 구간 동안 하이로 활성화됨을 의미한다. 따라서, 제 1 드라이버(282)의 NMOS 트랜지스터(305)는 하이 레벨의 제어 신호(CON1)에 의해서 턴 온될 것이다. 또한, 제 1 드라이버(282)의 NMOS 트랜지스터(304)에는 쓰기 전압(VST0)으로서 바이어스 전압(DCBL_SET)이 인가될 것이다. 제 1 드라이버(281)에 있어서, NMOS 트랜지스터(304)에 쓰기 전압(VST0)으로서 바이어스 전압(DCBL_SET)이 인가되고 NMOS 트랜지스터(305)에 하이 레벨의 제어 신호(CON1)가 인가됨에 따라, PMOS 트랜지스터들(301, 303)은 전류 미러로서 동작할 것이다. 이는 데이터 라인(DL)으로 바이어스 전압(DCBL_SET) 즉, 쓰기 전압(VST0)에 대응하는 쓰기 전류가 공급됨을 의미한다. 데이터 라인(DL)으로 공급된 쓰기 전류는 비트 라인을 통해 메모리 셀에 인가될 것이다. 따라서, 메모리 셀은 ST0 상태에 속하는 저항값을 갖도록 프로그램될 것이 다.
그 다음에, 제어 로직(240)은 제 1 쓰기 펄스 신호(WR_PLS)에 이어서 제 2 쓰기 펄스 신호(PWR_PLS)를 발생할 것이다. 제 2 쓰기 펄스 신호(PWR_PLS)의 생성시 제 1 드라이버(281)의 NMOS 트랜지스터(304)에 인가되는 바이어스 전압(DCBL_SET)은 제 1 쓰기 펄스 신호(PWR_PLS)의 생성시 제 1 드라이버(281)의 NMOS 트랜지스터(304)에 인가되는 바이어스 전압(DCBL_SET)과 동일할 것이다. 따라서, 제 2 쓰기 펄스 신호(PWR_PLS)가 생성됨에 따라 메모리 셀에는 쓰기 전류가 공급되더라도, 결정 상태에 대응하는 저항값(즉, 초기 저항값)은 변화되지 않을 것이다. 이에 반해서, 제 2 쓰기 펄스 신호(PWR_PLS)가 생성되더라도 쓰기 전류가 메모리 셀에 공급되지 않도록 제 1 드라이버(281)가 구성될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
앞서의 설명에 따르면, 최상위 상태(ST3)에 대응하는 '11'의 2-비트 데이터를 메모리 셀에 저장하는 경우, 선택된 메모리 셀에는 포스트-쓰기 전류가 공급된다. 이에 반해서, 도 10에 도시된 바와 같이, 본 발명의 멀티-레벨 상변환 메모리 장치는 '11'의 2-비트 데이터를 메모리 셀에 저장할 때 선택된 메모리 셀에 포스트-쓰기 전류가 공급되지 않도록 구성될 수 있다.
멀티-레벨 상변환 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 상변환 메모리 장치는 랜덤 데이터 액세스를 지원하며, 빠른 데이터 읽기 및 처리를 제공한다. 이는 상변환 메모리 장치가 코드 스토리지에 이상적임을 의미한다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘 솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 상변환 메모리 장치는 코드 스토리지 뿐만아니라 데이터 스토리지로서 보다 널리 사용된다. 상변환 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용된다. 본 발명에 따른 멀티-레벨 상변환 메모리 장치를 포함한 시스템이 도 11에 개략적으로 도시되어 있다. 컴퓨팅 시스템, 모바일 장치, 등과 같은 본 발명에 따른 시스템(1000)은 버스(1001)에 전기적으로 연결된 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 그리고 상변환 메모리 장치(1400) (도면에는 "PRAM"으로 표기됨)를 포함하며, 상변환 메모리 장치(1400)는 도 6에서 설명된 것과 동일한 멀티-레벨 상변환 메모리 장치로 구현될 것이다. 멀티-레벨 상변환 메모리 장치(1400)는 마이크로프로세서(1100)에 의해서 처리된/처리될 N-비트 데이터(N은 2 또는 그 보다 큰 정수)를 저장할 것이다. 본 발명에 따른 시스템(1000)이 모바일 장치인 경우, 시스템(1000)의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템(1000)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 낸드 플래시 메모리 장치, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 예시적인 실시예에 있어서, 칼코게나이드 물질(chalcogenide material)은 Te, Se, S, 이들의 혼합물, 또는 이들의 합금으로 이루어질 것이다. 또는, 칼코게나이드 물질은 Te, Se, S, 이들의 혼합물, 또는 이들의 합금에 불순 물(예를 들면, Bi, Sr, Si, C, N, O, 등)을 첨가하여 얻어진 물질로 이루어질 것이다. 또는, 칼코게나이드 물질은 Ge, Sb, Sn, As, Si, Pb, Te, Se, S, 이들의 혼합물, 그리고 이들의 합금 중 선택된 어느 하나로 이루어질 것이다. 또는, 칼코게나이드 물질은 Ge, Sb, Sn, As, Si, Pb, Te, Se, S, 이들의 혼합물, 또는 이들의 합금에 불순물(예를 들면, Bi, Sr, Si, C, N, O, 등)을 첨가하여 얻어진 물질로 이루어질 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 선택된 메모리 셀에 연속적으로 쓰기 전류 및 포스트-쓰기 전류(쓰기 전류보다 양적으로 적음)를 인가함으로써 인접한 상태들 사이의 읽기 마진을 충분히 확보하는 것이 가능하다.

Claims (23)

  1. 멀티-레벨 상변환 메모리 장치의 쓰기 방법에 있어서:
    프로그램될 데이터에 따라 선택된 메모리 셀에 제 1 쓰기 전류를 공급하는 단계와; 그리고
    상기 프로그램될 데이터에 따라 상기 선택된 메모리 셀로 제 2 쓰기 전류를 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 쓰기 전류들 각각의 양은 상기 프로그램될 데이터에 따라 가변적으로 결정되고, 상기 제 2 쓰기 전류는 상기 제 1 쓰기 전류보다 양적으로 적은 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 상기 제 1 쓰기 전류의 공급시 제 1 저항값을 갖도록 프로그램되고, 상기 제 2 쓰기 전류의 공급시 상기 제 1 저항값보다 큰 제 2 저항값을 갖도록 프로그램되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 제 1 내지 제 4 데이터 상태들 중 어느 하나를 갖 도록 프로그램되며, 상기 제 2 쓰기 전류는 상기 프로그램될 데이터가 상기 제 2 내지 제 4 데이터 상태들 중 어느 하나에 대응할 때 상기 선택된 메모리 셀로 공급되는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 제 2 쓰기 전류는 상기 프로그램될 데이터가 상기 제 1 데이터 상태에 대응할 때 상기 선택된 메모리 셀로 공급되지 않는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 제 1 내지 제 4 데이터 상태들 중 어느 하나를 갖도록 프로그램되며, 상기 제 2 쓰기 전류는 상기 프로그램될 데이터가 상기 제 2 및 제 3 데이터 상태들 중 어느 하나에 대응할 때 상기 선택된 메모리 셀로 공급되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 제 2 쓰기 전류는 상기 프로그램될 데이터가 상기 제 1 및 제 4 데이터 상태들 중 하나에 대응할 때 상기 선택된 메모리 셀로 공급되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 제 1 내지 제 4 데이터 상태들 중 어느 하나를 갖도록 프로그램되는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 쓰기 전류를 공급하는 단계는
    상기 프로그램될 데이터가 상기 제 2 내지 제 4 데이터 상태들 중 어느 하나에 대응할 때 제 1 내지 제 3 쓰기 전압들 중 하나를 선택하는 단계와; 그리고
    상기 선택된 쓰기 전압에 따라 결정되는 양을 갖는 상기 제 1 쓰기 전류를 상기 선택된 메모리 셀에 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 제 2 쓰기 전류를 공급하는 단계는
    상기 프로그램될 데이터가 상기 제 2 내지 제 4 데이터 상태들 중 어느 하나에 대응할 때 제 4 내지 제 6 쓰기 전압들 중 하나를 선택하는 단계와; 그리고
    상기 선택된 쓰기 전압에 따라 결정되는 양을 갖는 상기 제 2 쓰기 전류를 상기 선택된 메모리 셀에 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 제 1 쓰기 전압은 상기 제 2 쓰기 전압보다 낮고, 상기 제 3 쓰기 전압은 상기 제 2 쓰기 전압보다 높으며; 그리고
    상기 제 4 쓰기 전압은 상기 제 1 쓰기 전압보다 낮고, 상기 제 5 쓰기 전압은 상기 제 2 쓰기 전압보다 낮고, 상기 제 6 쓰기 전압은 상기 제 3 쓰기 전압보다 낮은 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    상기 선택된 메모리 셀은 N-비트 데이터(N은 2 또는 그 보다 큰 정수)를 저장하는 것을 특징으로 하는 방법.
  13. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    프로그램될 멀티-레벨 데이터에 따라 상기 메모리 셀 어레이의 선택된 메모리 셀들로 쓰기 전류를 공급하도록 구성된 기입 드라이버 회로와; 그리고
    상기 선택된 메모리 셀에 제 1 쓰기 전류 및 제 2 쓰기 전류가 상기 프로그램될 멀티-레벨 데이터에 따라 연속적으로 공급되도록 상기 기입 드라이버 회로를 제어하는 제어 로직을 포함하는 멀티-레벨 상변환 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 1 및 제 2 쓰기 전류들 각각의 양은 상기 프로그램될 데이터에 따라 가변적으로 결정되고, 상기 제 2 쓰기 전류는 상기 제 1 쓰기 전류보다 양적으로 적은 멀티-레벨 상변환 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    상기 선택된 메모리 셀은 상기 제 1 쓰기 전류의 공급시 제 1 저항값을 갖도록 프로그램되고, 상기 제 2 쓰기 전류의 공급시 상기 제 1 저항값보다 큰 제 2 저항값을 갖도록 프로그램되는 멀티-레벨 상변환 메모리 장치.
  16. 제 13 항에 있어서,
    상기 선택된 메모리 셀은 제 1 내지 제 4 데이터 상태들 중 어느 하나를 갖도록 프로그램되는 멀티-레벨 상변환 메모리 장치.
  17. 제 16 항에 있어서,
    상기 기입 드라이버 회로는 상기 프로그램될 데이터가 상기 제 2 내지 제 4 데이터 상태들 중 어느 하나에 대응할 때 상기 선택된 메모리 셀로 상기 제 2 쓰기 전류를 공급하는 멀티-레벨 상변환 메모리 장치.
  18. 제 17 항에 있어서,
    상기 기입 드라이버 회로는 상기 프로그램될 데이터가 상기 제 1 데이터 상태에 대응할 때 상기 선택된 메모리 셀로 상기 제 2 쓰기 전류를 공급하지 않는 멀티-레벨 상변환 메모리 장치.
  19. 제 17 항에 있어서,
    상기 기입 드라이버 회로는 상기 프로그램될 데이터가 상기 제 2 및 제 3 데이터 상태들 중 어느 하나에 대응할 때 상기 선택된 메모리 셀로 상기 제 2 쓰기 전류를 공급하는 멀티-레벨 상변환 메모리 장치.
  20. 제 17 항에 있어서,
    상기 기입 드라이버 회로는 상기 프로그램될 데이터가 상기 제 1 및 제 4 데이터 상태들 중 하나에 대응할 때 상기 선택된 메모리 셀로 상기 제 2 쓰기 전류를 공급하는 멀티-레벨 상변환 메모리 장치.
  21. 제 17 항에 있어서,
    상기 기입 드라이버 회로는 상기 프로그램될 데이터가 상기 제 2 내지 제 4 데이터 상태들 중 어느 하나에 대응할 때 제 1 내지 제 3 쓰기 전압들 중 하나를 선택하도록 그리고 상기 선택된 쓰기 전압에 따라 결정되는 양을 갖는 상기 제 1 쓰기 전류를 상기 선택된 메모리 셀에 공급하도록 구성되는 멀티-레벨 상변환 메모리 장치.
  22. 제 21 항에 있어서,
    상기 기입 드라이버 회로는 상기 프로그램될 데이터가 상기 제 2 내지 제 4 데이터 상태들 중 어느 하나에 대응할 때 제 4 내지 제 6 쓰기 전압들 중 하나를 선택하도록 그리고 상기 선택된 쓰기 전압에 따라 결정되는 양을 갖는 상기 제 2 쓰기 전류를 상기 선택된 메모리 셀에 공급하도록 구성되는 멀티-레벨 상변환 메모리 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 22 항에 있어서,
    상기 제 1 쓰기 전압은 상기 제 2 쓰기 전압보다 낮고, 상기 제 3 쓰기 전압은 상기 제 2 쓰기 전압보다 높으며; 그리고
    상기 제 4 쓰기 전압은 상기 제 1 쓰기 전압보다 낮고, 상기 제 5 쓰기 전압은 상기 제 2 쓰기 전압보다 낮고, 상기 제 6 쓰기 전압은 상기 제 3 쓰기 전압보다 낮은 멀티-레벨 상변환 메모리 장치.
KR1020070070161A 2007-07-12 2007-07-12 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 KR101308549B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070070161A KR101308549B1 (ko) 2007-07-12 2007-07-12 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US12/079,892 US7778079B2 (en) 2007-07-12 2008-03-28 Multiple level cell phase-change memory devices having post-programming operation resistance drift saturation, memory systems employing such devices and methods of reading memory devices
TW097122912A TWI459388B (zh) 2007-07-12 2008-06-19 具有後程式化操作電阻飄移飽和之多重層級單元相位改變記憶體裝置，使用此類裝置之記憶體系統及讀取記憶體裝置之方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070070161A KR101308549B1 (ko) 2007-07-12 2007-07-12 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법

Publications (2)

Publication Number Publication Date
KR20090006634A KR20090006634A (ko) 2009-01-15
KR101308549B1 true KR101308549B1 (ko) 2013-09-13

Family

ID=40252955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070070161A KR101308549B1 (ko) 2007-07-12 2007-07-12 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법

Country Status (3)

Country Link
US (1) US7778079B2 (ko)
KR (1) KR101308549B1 (ko)
TW (1) TWI459388B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099174B2 (en) * 2012-10-09 2015-08-04 Micron Technology, Inc. Drift acceleration in resistance variable memory
US7990761B2 (en) * 2008-03-31 2011-08-02 Ovonyx, Inc. Immunity of phase change material to disturb in the amorphous phase
US7869267B2 (en) * 2008-12-29 2011-01-11 Numonyx B.V. Method for low power accessing a phase change memory device
US8331168B2 (en) 2009-04-30 2012-12-11 International Business Machines Corporation Increased capacity heterogeneous storage elements
KR101097435B1 (ko) 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
US8184491B2 (en) * 2009-08-17 2012-05-22 Industrial Technology Research Institute Method for reading memory cell
US8184469B2 (en) * 2009-11-30 2012-05-22 Micron Technology, Inc. Stored multi-bit data characterized by multiple-dimensional memory states
JP2013525937A (ja) * 2010-04-26 2013-06-20 モサイド・テクノロジーズ・インコーポレーテッド 相変化メモリにおける書き込み方式
US8578246B2 (en) 2010-05-31 2013-11-05 International Business Machines Corporation Data encoding in solid-state storage devices
US8497705B2 (en) * 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8839076B2 (en) 2011-03-31 2014-09-16 International Business Machines Corporation Encoding a data word for writing the encoded data word in a multi-level solid state memory
US9021227B2 (en) * 2011-06-22 2015-04-28 Intel Corporation Drift management in a phase change memory and switch (PCMS) memory device
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US8787065B2 (en) 2011-10-18 2014-07-22 Micron Technology, Inc. Apparatuses and methods for determining stability of a memory cell
US8730708B2 (en) 2011-11-01 2014-05-20 Micron Technology, Inc. Performing forming processes on resistive memory
KR102055375B1 (ko) 2013-01-14 2020-01-22 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US9494647B1 (en) * 2013-12-31 2016-11-15 Gsi Technology, Inc. Systems and methods involving data inversion devices, circuitry, schemes and/or related aspects
KR20160061112A (ko) 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 반도체 메모리용 구동장치 및 그를 포함하는 시스템
US9558823B1 (en) * 2015-09-04 2017-01-31 Macronix International Co., Ltd. Resistance drift recovery method for MLC PCM
US9627055B1 (en) * 2015-12-26 2017-04-18 Intel Corporation Phase change memory devices and systems having reduced voltage threshold drift and associated methods
US10083751B1 (en) 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization
US10916324B2 (en) 2018-09-11 2021-02-09 Micron Technology, Inc. Data state synchronization involving memory cells having an inverted data state written thereto

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520228B1 (ko) 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
KR100564636B1 (ko) 2004-10-26 2006-03-28 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912839A (en) 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
KR100350811B1 (ko) 2000-08-19 2002-09-05 삼성전자 주식회사 반도체 장치의 금속 비아 콘택 및 그 형성방법
US6625054B2 (en) 2001-12-28 2003-09-23 Intel Corporation Method and apparatus to program a phase change memory
US6813177B2 (en) 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
KR100543445B1 (ko) 2003-03-04 2006-01-23 삼성전자주식회사 상변화 기억 소자 및 그 형성방법
KR100498493B1 (ko) 2003-04-04 2005-07-01 삼성전자주식회사 저전류 고속 상변화 메모리 및 그 구동 방식
KR100979710B1 (ko) 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
US7085154B2 (en) 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
KR100564567B1 (ko) 2003-06-03 2006-03-29 삼성전자주식회사 상 변화 메모리의 기입 드라이버 회로
KR100505709B1 (ko) 2003-09-08 2005-08-03 삼성전자주식회사 상 변화 메모리 장치의 파이어링 방법 및 효율적인파이어링을 수행할 수 있는 상 변화 메모리 장치
KR100541816B1 (ko) 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
KR100564577B1 (ko) 2003-09-25 2006-03-28 삼성전자주식회사 리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리장치 및 방법
KR100558548B1 (ko) 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
US20050174841A1 (en) 2004-02-05 2005-08-11 Iota Technology, Inc. Electronic memory with tri-level cell pair
JP4153901B2 (ja) 2004-06-15 2008-09-24 シャープ株式会社 半導体記憶装置
KR100626381B1 (ko) 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100610008B1 (ko) 2004-07-19 2006-08-08 삼성전자주식회사 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법
KR100568543B1 (ko) 2004-08-31 2006-04-07 삼성전자주식회사 작은 접점을 갖는 상변화 기억 소자의 제조방법
KR100610014B1 (ko) 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR100593450B1 (ko) 2004-10-08 2006-06-28 삼성전자주식회사 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들.
US7453716B2 (en) 2004-10-26 2008-11-18 Samsung Electronics Co., Ltd Semiconductor memory device with stacked control transistors
KR100571844B1 (ko) 2004-10-28 2006-04-17 삼성전자주식회사 상전이 메모리 소자 및 그 동작 방법
KR100827653B1 (ko) 2004-12-06 2008-05-07 삼성전자주식회사 상변화 기억 셀들 및 그 제조방법들
KR100618879B1 (ko) 2004-12-27 2006-09-01 삼성전자주식회사 게르마늄 전구체, 이를 이용하여 형성된 ｇｓｔ 박막,상기 박막의 제조 방법 및 상변화 메모리 소자
KR100657944B1 (ko) 2005-01-12 2006-12-14 삼성전자주식회사 상전이 램 동작 방법
KR100688532B1 (ko) 2005-02-14 2007-03-02 삼성전자주식회사 텔루르 전구체, 이를 이용하여 제조된 Ｔｅ-함유 칼코게나이드(ｃｈａｌｃｏｇｅｎｉｄｅ) 박막, 상기 박막의 제조방법 및 상변화 메모리 소자
KR100682937B1 (ko) 2005-02-17 2007-02-15 삼성전자주식회사 상전이 메모리 소자 및 제조방법
KR100663358B1 (ko) 2005-02-24 2007-01-02 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들
KR100668333B1 (ko) 2005-02-25 2007-01-12 삼성전자주식회사 Ｐｒａｍ 소자 및 그 제조방법
KR100657956B1 (ko) 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
KR100682946B1 (ko) 2005-05-31 2007-02-15 삼성전자주식회사 상전이 램 및 그 동작 방법
KR100682948B1 (ko) 2005-07-08 2007-02-15 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
KR100669851B1 (ko) 2005-07-12 2007-01-16 삼성전자주식회사 상변화 메모리 장치의 제조 방법
KR100681266B1 (ko) 2005-07-25 2007-02-09 삼성전자주식회사 가변 저항 구조물의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
KR100682969B1 (ko) 2005-08-04 2007-02-15 삼성전자주식회사 상변화 물질, 이를 포함하는 상변화 램과 이의 제조 및 동작 방법
KR100684904B1 (ko) 2005-08-05 2007-02-20 삼성전자주식회사 온 다이 종단 회로를 포함한 반도체 메모리 장치 및 그것의온 다이 종단 방법
KR100630766B1 (ko) 2005-09-05 2006-10-04 삼성전자주식회사 상변화 물질을 사용한 패턴 형성 방법 및 그 재작업 방법
KR100655443B1 (ko) 2005-09-05 2006-12-08 삼성전자주식회사 상변화 메모리 장치 및 그 동작 방법
KR100695162B1 (ko) 2005-09-13 2007-03-14 삼성전자주식회사 상변화 메모리 및 그 동작 방법
KR100695163B1 (ko) 2005-10-06 2007-03-14 삼성전자주식회사 자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및제조 방법
KR100657972B1 (ko) 2005-10-28 2006-12-14 삼성전자주식회사 상변화 메모리 소자와 그 동작 및 제조 방법
KR100721017B1 (ko) 2005-12-28 2007-05-22 삼성전자주식회사 불휘발성 메모리 소자 및 그의 형성 방법
KR100695166B1 (ko) 2006-01-03 2007-03-14 삼성전자주식회사 플러렌층을 구비한 상변화 메모리 소자의 제조 방법
KR100738092B1 (ko) 2006-01-05 2007-07-12 삼성전자주식회사 상전이 메모리 소자의 멀티-비트 동작 방법
KR100763908B1 (ko) 2006-01-05 2007-10-05 삼성전자주식회사 상전이 물질, 이를 포함하는 상전이 메모리와 이의 동작방법
KR100695168B1 (ko) 2006-01-10 2007-03-14 삼성전자주식회사 상변화 물질 박막의 형성방법, 이를 이용한 상변화 메모리소자의 제조방법
KR100745761B1 (ko) 2006-02-07 2007-08-02 삼성전자주식회사 다이오드겸용 저항소자를 구비하는 상변화 램과 그 제조 및동작 방법
KR100717393B1 (ko) 2006-02-09 2007-05-11 삼성전자주식회사 음성 인식기의 음성 인식에 대한 신뢰도 측정 방법 및 그장치
US7626859B2 (en) 2006-02-16 2009-12-01 Samsung Electronics Co., Ltd. Phase-change random access memory and programming method
KR100713809B1 (ko) 2006-02-21 2007-05-02 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100718156B1 (ko) 2006-02-27 2007-05-14 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
US7515461B2 (en) * 2007-01-05 2009-04-07 Macronix International Co., Ltd. Current compliant sensing architecture for multilevel phase change memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520228B1 (ko) 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
KR100564636B1 (ko) 2004-10-26 2006-03-28 삼성전자주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
TW200907977A (en) 2009-02-16
KR20090006634A (ko) 2009-01-15
TWI459388B (zh) 2014-11-01
US20090016099A1 (en) 2009-01-15
US7778079B2 (en) 2010-08-17

Similar Documents

Publication Publication Date Title
KR101308549B1 (ko) 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
KR101469831B1 (ko) 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
US8134866B2 (en) Phase change memory devices and systems, and related programming methods
KR100764738B1 (ko) 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템
US8116117B2 (en) Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
KR101390337B1 (ko) 멀티-레벨 상변환 메모리 장치, 그것의 프로그램 방법,그리고 그것을 포함한 메모리 시스템
US7830705B2 (en) Multi-level phase change memory device and related methods
KR101311499B1 (ko) 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8031517B2 (en) Memory device, memory system having the same, and programming method of a memory cell
KR101374319B1 (ko) 가변 저항 메모리 장치 및 그것의 동작 방법
US11948631B2 (en) Memory device and operating method thereof
US8279664B2 (en) Phase change memory device, memory system, and programming method using variable verification pulses
US20100080040A1 (en) Nonvolatile memory device and method of driving the same
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
KR102187116B1 (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
US10580488B2 (en) Memory device for generating a compensation current based on a difference between a first read voltage and a second read voltage and a method of operating the same
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
US20090154226A1 (en) Integrated circuit including quench devices

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 6