TWI459388B - 具有後程式化操作電阻飄移飽和之多重層級單元相位改變記憶體裝置，使用此類裝置之記憶體系統及讀取記憶體裝置之方法 - Google Patents

具有後程式化操作電阻飄移飽和之多重層級單元相位改變記憶體裝置，使用此類裝置之記憶體系統及讀取記憶體裝置之方法 Download PDF

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Description

具有後程式化操作電阻飄移飽和之多重層級單元相位改變記憶體裝置，使用此類裝置之記憶體系統及讀取記憶體裝置之方法
本申請案根據35 U.S.C. 119規定主張2007年7月12日申請的韓國專利申請案第10-2007-0070161號之權利，該申請案之內容以全文引用方式併入本文中。
本申請案係關於Chang-Wook Jeong等人之與本案在同一天申請且與本申請案共同擁有的題為"Multiple-Level Cell Phase-Change Memory Devices Having Pre-Reading Operation Resistance Drift Recovery, Memory Systems Employing Such Devices, and Methods of Reading Memory Devices"之美國專利第號(吾人之SAM-1115) ，其內容以引用方式併入本文中。
本申請案係關於Chang-Wook Jeong等人之與本案在同一天申請且與本申請案共同擁有的題為"Multiple-Level Cell Phase-Change Memory Devices Having Controlled Resistance Drift Parameter, Memory Systems Employing Such Devices, and Methods of Reading Memory Devices"之美國專利第號(吾人之SAM-1116) ，其內容以引用方式併入本文中。
本文中引用之相位改變記憶體或相位改變隨機存取記憶體(PRAM)在此項技術中亦稱為雙向通用記憶體(OUM)。OUM單元係基於硫屬化物合金之容體，硫屬化物合金在經加熱及冷卻之後採用兩種穩定但可程式化之相中之一者：結晶或非晶。第一相(亦即，結晶相)之電阻相對較低，且 第二相(亦即，非晶相)之電阻相對較高。單元之狀態至邏輯一(1)或零(0)之程式化取決於可程式化容體之相，且可藉由量測其電阻來判定。通常將晶態或傳導狀態稱為"設定"或"0"狀態；且通常將非晶或電阻性非傳導狀態稱為"重設"或"1"狀態。
為了使得可程式化容體為非晶的，藉由電阻性加熱器在其熔點以上對其進行加熱。為了使得可程式化容體為結晶的，僅於其熔點之下對其進行加熱歷時較短時間週期(例如，50 ns)以使得原子在其結晶位置處對齊。容體在斷開加熱器之後迅速冷卻為穩定非晶態或穩定晶態。以此方式，藉由將單元程式化為晶態或非晶態而將資料寫入單元。藉由量測程式化單元之電阻的感應放大器來執行程式化單元之讀取。
相位改變記憶體之關鍵為硫屬化物材料。在歷史上，裝置包括鍺(Ge)、銻(Sb)及碲(Te)之合金，通常將其稱為GST合金。該材料由於其在被加熱及冷卻時在穩定非晶相與結晶相之間迅速切換之能力而對於併入記憶體裝置中尤為有用。
併有硫屬化物材料之記憶體單元通常包括頂部電極、硫屬化物材料之經圖案化層或容體及充當電阻性加熱元件之下部電極。圖1為說明使用可程式化硫屬化物材料之記憶體單元10的示意圖。單元10包括形成於可程式化相位改變硫屬化物材料14上之傳導性頂部電極12。傳導性底部電極觸點(BEC)16在可程式化材料14下方形成。底部電極觸點 (BEC)由諸如TiAlN、TiN及其類似物之較高電阻率材料形成，以使得其藉由在電流流經BEC時產生熱而作為電阻性加熱器來操作。存取電晶體20(見圖2A及圖2B)連接至底部電極觸點16用於控制穿過單元10之電流的流動。存取電晶體20之閘極通常連接至併有單元10之記憶體裝置的字線WL。
圖2A及圖2B為說明處於兩個程式化狀態中之每一者中的單元10之示意圖。在圖2A中，將單元10展示為處於傳導性設定或"0"狀態中。在此狀態中，可程式化材料14之與BEC接觸之某部分處於晶態中。在圖2B中，將單元10展示為處於電阻性重設或"1"狀態中。在此狀態中，可程式化材料14之與BEC接觸之某部分處於非晶態中。
圖3為示意地說明單元10之電組態的示意圖。字線WL控制在存取電晶體20之閘極處穿過單元10之電流的流動。流經單元10之所得電流ICELL 及連接至單元10之頂部電極12的位元線BL之啟動用以在寫入或程式化操作期間程式化單元10之狀態，且在讀取或感應操作期間充當用於讀取單元10之狀態的參數。
圖4為說明包括可程式化硫屬化物材料(例如，上文結合圖1至圖3而說明並描述之類型)之容體的記憶體單元之程式化之時序圖。圖4之時序圖為溫度相對於時間之曲線圖，其說明在用於將材料程式化為設定(結晶)狀態及重設(非晶)狀態之習知裝置中使用的熱程式化脈衝。標記為22之曲線說明對於重設脈衝(亦即，用以將材料程式化為重 設(非晶)狀態之溫度脈衝)之時間-溫度關係；且標記為24之曲線說明對於設定脈衝(亦即，用以將材料程式化為設定(結晶)狀態之溫度脈衝)之時間-溫度關係。
參看圖4中標記為22之曲線，為了將硫屬化物材料之可程式化容體改變為非晶相(重設狀態)，藉由電阻性加熱器將硫屬化物合金加熱至其熔點(Tm)以上之溫度。施加加熱脈衝歷時相對較短之時間週期，例如，數奈秒。合金在斷開加熱器超過時間週期T1(稱為淬火週期)時迅速冷卻至容體之結晶溫度Tc以下的溫度。在淬火週期之後，硫屬化物材料之容體處於穩定非晶態中。
參看圖4中標記為24之曲線，為了將可程式化容體改變為結晶相(設定狀態)，藉由電阻性加熱器將合金加熱至其熔點Tm以下之溫度，例如，加熱至材料之結晶溫度Tc與熔融溫度Tm之間的溫度。將溫度保持相對長於時間週期T1之時間週期T2以允許合金之部分結晶，亦即，允許材料中之原子在其結晶結構中對準。合金在斷開加熱器時迅速冷卻至低於容體之結晶溫度Tc的溫度。在達成結晶之後，移除設定加熱脈衝，且材料冷卻至穩定晶態。
已針對具有多個可程式化狀態之PRAM裝置之製造進行研究。舉例而言，雖然以上實例論證具有兩個狀態(即，非晶(重設)及結晶(設定))之PRAM單元，但其他人已藉由具有多個在非晶態與結晶"最終"狀態之間的所謂"混合"或"中間"狀態之PRAM單元進行實驗。
在中間狀態中，可程式化容體部分非晶且部分結晶，且 藉由控制可程式化材料之非晶與結晶容體的相對百分比，單元之所得電阻可得到控制。以此方式，每一所得PRAM單元可稱為具有多個可程式化狀態或多重層級，每一者對應於一獨特電阻值。在多重層級PRAM之領域中的研究已由Itri等人進行("Analysis of phase-transformation dynamics and estimation of amorphous-chalcogenide fraction in phase-change memories", IEEE第42屆Annual International Reliability Physics Symposium, Phoenix, 2004，第209-215頁，其內容以引用方式併入本文中)。
其他人已判定程式化硫屬化物容體之電阻值可隨時間而變化。見(例如)Pirovano等人之"Low-Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials", IEEE Transactions on Electron Devices，第51卷，第5號，2004年5月，第714-719頁，其內容以引用方式併入本文中。所得"電阻飄移"在二層級PRAM單元之非晶態中及在多重層級PRAM單元之部分非晶中間狀態及完全非晶態中尤為顯著。
在控制電阻飄移之嘗試中，其他人已研究電阻飄移動力學之行為。見(例如)Ielmini等人之"Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase-Change Memories", IEEE Transactions on Electron Devices，第54卷，第2號，2007年2月，第308-315頁，其內容以引用方式併入本文中。然而，電阻飄移仍為難以解決之問題，尤其在多重層級PRAM裝置中。
本發明之實施例係針對多重層級單元相位改變記憶體裝置、使用此類裝置之記憶體系統及讀取記憶體裝置之方法，其中藉由在單元之寫入操作之後向記憶體單元施加加熱電流之飽和脈衝而控制記憶體裝置之記憶體單元的電阻飄移。飽和脈衝操作以防止或極大地最小化記憶體單元之可程式化容體之相位改變材料中隨時間推移的進一步電阻飄移。在一實例中，在一時間週期內(例如，用以向單元寫入資料之程式化脈衝之小於約1 μs內)向單元施加飽和加熱脈衝。單元在寫入操作之後的此類加熱加速單元之電阻飄移或使其飽和，從而極小或無單元之進一步電阻飄移將發生。
在一態樣中，記憶體裝置包含：複數個記憶體單元，每一記憶體單元包含具有初始電阻之電阻可變材料，該初始電阻係回應於在程式化操作中施加之程式化電流而判定；及一修改電路，其在該記憶體單元之程式化操作之後藉由在飽和操作中施加飽和電流而修改該記憶體單元之電阻以使記憶體單元之電阻自初始電阻變化為第二電阻。每一記憶體單元連接至記憶體裝置之一導線，該導線用以在程式化操作中施加程式化電流以程式化相應記憶體單元之電阻，用以在飽和操作中向相應記憶體單元施加飽和電流且用以在後續讀取操作中施加讀取電流以讀取相應記憶體單元之電阻。
在一實施例中，電阻可變材料包含以硫屬化物為主之材 料。
在另一實施例中，飽和操作穩定化記憶體單元之第二電阻以最小化記憶體單元之電阻飄移，直至執行一在程式化操作之後的讀取操作。
在另一實施例中，每一記憶體單元進一步包含與記憶體單元之相應記憶體單元材料熱連通的加熱元件，該加熱元件接收程式化電流來加熱相應記憶體單元以使得記憶體單元材料具有初始電阻，且接收飽和電流來加熱相應記憶體單元以使得記憶體單元材料具有第二電阻。
在另一實施例中，加熱元件包含與相應記憶體單元材料接觸之電極，該加熱元件包含一電阻性材料，該電阻性材料在電流流經加熱元件時產生熱。
在另一實施例中，每一記憶體單元可藉由程式化操作而經程式化以佔據複數個狀態中之一者，每一狀態包括獨立於相鄰狀態之相鄰電阻範圍的電阻範圍，其中一記憶體單元在程式化操作之後佔據一初始狀態，且其中修改電路將記憶體單元之電阻穩定為處於對應於在由修改電路進行修改之後之最終狀態的電阻範圍內之電阻。
在另一實施例中，記憶體單元藉由程式化操作而經程式化以佔據兩個以上狀態。
在另一實施例中，複數個狀態中之一低狀態對應於具有最低電阻範圍的狀態，複數個狀態中之高狀態對應於具有最高電阻範圍的狀態，且複數個狀態中之至少一中間狀態對應於具有大於低狀態的最低電阻範圍且小於高狀態的最 高電阻範圍之電阻範圍的至少一狀態。
在另一實施例中，該修改電路在記憶體單元藉由程式化操作而程式化至中間狀態時施加飽和電流，且該修改電路在記憶體單元藉由程式化操作而程式化至低狀態或高狀態時不施加飽和電流。
在另一實施例中，第二電阻由於飽和操作而大於初始電阻。
在另一實施例中，該導線包含一位元線，且該修改電路藉由在程式化操作之後於飽和操作期間向記憶體單元之位元線施加呈能量脈衝形式的飽和電流而修改記憶體單元之電阻。
在另一實施例中，該能量脈衝具有小於程式化電流之振幅的振幅。
在另一實施例中，能量脈衝係藉由耦接至記憶體單元之寫入驅動電路在修改電路之控制下經由位元線而施加。
在另一實施例中，複數個記憶體單元包含複數個可定址記憶體單元，且該裝置進一步包含：一解碼器，其自外部源接收一位址，且產生一列信號及一行信號用於在程式化操作及讀取操作期間存取可定址記憶體單元中之至少一者。
在另一態樣中，記憶體系統包含：一記憶體控制器，其產生命令及位址信號；及一記憶體模組，其包含複數個記憶體裝置，該記憶體模組接收命令及位址信號，且作為回應將資料儲存至記憶體裝置中之至少一者且自記憶體裝置 中之至少一者擷取資料，其中每一記憶體裝置包含：複數個可定址記憶體單元；一解碼器，其自外部源接收一位址，且產生一列信號及一行信號用於在程式化操作及讀取操作期間存取可定址記憶體單元中之至少一者；每一記憶體單元包含具有初始電阻之電阻可變材料，該初始電阻係回應於在程式化操作中施加之程式化電流而判定；及一修改電路，其在記憶體單元之程式化操作之後藉由在飽和操作中施加飽和電流而修改記憶體單元之電阻以使記憶體單元之電阻自初始電阻變化為第二電阻，每一記憶體單元連接至記憶體裝置之一導線，該導線用以在程式化操作中施加程式化電流以程式化相應記憶體單元之電阻，用以在飽和操作中向相應記憶體單元施加飽和電流且用以在後續讀取操作中施加讀取電流以讀取相應記憶體單元之電阻。
在一實施例中，電阻可變材料包含以硫屬化物為主之材料。
在另一實施例中，飽和操作穩定化記憶體單元之第二電阻以最小化記憶體單元之電阻飄移，直至執行一在程式化操作之後的讀取操作。
在另一實施例中，每一記憶體單元進一步包含與記憶體單元之相應記憶體單元材料熱連通的加熱元件，該加熱元件接收程式化電流來加熱相應記憶體單元以使得記憶體單元材料具有初始電阻，且接收飽和電流來加熱相應記憶體單元以使得記憶體單元材料具有第二電阻。
在另一實施例中，加熱元件包含與相應記憶體單元材料 接觸之電極，該加熱元件包含一電阻性材料，該電阻性材料在電流流經加熱元件時產生熱。
在另一實施例中，每一記憶體單元可藉由程式化操作而經程式化以佔據複數個狀態中之一者，每一狀態包括獨立於相鄰狀態之相鄰電阻範圍之電阻範圍，其中一記憶體單元在程式化操作之後佔據一初始狀態，且其中修改電路將記憶體單元之電阻穩定為處於對應於在由修改電路進行修改之後之最終狀態的電阻範圍內之電阻。
在另一實施例中，記憶體單元藉由程式化操作而經程式化以佔據兩個以上狀態。
在另一實施例中，複數個狀態中之一低狀態對應於具有最低電阻範圍的狀態，複數個狀態中之一高狀態對應於具有最高電阻範圍的狀態，且複數個狀態中之至少一中間狀態對應於具有大於低狀態的最低電阻範圍且小於高狀態的最高電阻範圍之電阻範圍的至少一狀態。
在另一實施例中，該修改電路在記憶體單元藉由程式化操作而程式化至中間狀態時施加飽和電流，且該修改電路在記憶體單元藉由程式化操作而程式化至低狀態或高狀態時不施加飽和電流。
在另一實施例中，第二電阻由於飽和操作而大於初始電阻。
在另一實施例中，該導線包含一位元線，且該修改電路藉由在程式化操作之後於飽和操作期間向記憶體單元之位元線施加呈能量脈衝形式的飽和電流而修改記憶體單元之 電阻。
在另一實施例中，該能量脈衝具有小於程式化電流之振幅的振幅。
在另一實施例中，能量脈衝係藉由耦接至記憶體單元之寫入驅動電路在修改電路之控制下經由一位元線而施加。
在另一態樣中，電子裝置包括一記憶體系統，該記憶體系統包含：一記憶體控制器，其經配置以連接至一資料匯流排，於該資料匯流排處轉移資料信號；及一記憶體裝置，其連接至儲存並擷取資料信號之記憶體控制器，該記憶體裝置包含：複數個記憶體單元，每一記憶體單元包含具有初始電阻之電阻可變材料，該初始電阻係回應於在程式化操作中施加之程式化電流而判定；及一修改電路，其在記憶體單元之程式化操作之後藉由在飽和操作中施加飽和電流而修改記憶體單元之電阻以使記憶體單元之電阻自初始電阻變化為第二電阻，每一記憶體單元連接至記憶體裝置之一導線，該導線用以在程式化操作中施加程式化電流以程式化相應記憶體單元之電阻，用以在飽和操作中向相應記憶體單元施加飽和電流且用以在後續讀取操作中施加讀取電流以讀取相應記憶體單元之電阻。
在另一態樣中，程式化記憶體裝置之方法(該記憶體裝置包含複數個記憶體單元，每一記憶體單元包含具有初始電阻之電阻可變材料，該初始電阻係回應於在程式化操作中施加之程式化電流而判定)包含：藉由施加程式化電流而執行對記憶體單元之程式化操作，以使得記憶體單元具 有一初始電阻；在程式化操作之後藉由在飽和操作中施加飽和電流而修改記憶體單元之電阻，以使記憶體單元之電阻自初始電阻變化為第二電阻。
在一實施例中，電阻可變材料包含以硫屬化物為主之材料。
在另一實施例中，飽和操作穩定化記憶體單元之第二電阻以最小化記憶體單元之電阻飄移，直至執行一在程式化操作之後的讀取操作。
在另一實施例中，每一記憶體單元進一步包含與記憶體單元之相應記憶體單元材料熱連通的加熱元件，其中程式化操作係藉由向加熱元件施加程式化電流以加熱相應記憶體單元而執行，且記憶體單元之電阻係藉由向加熱元件施加飽和電流以加熱相應記憶體單元而修改。
在另一實施例中，每一記憶體單元可藉由程式化操作而經程式化以佔據複數個狀態中之一者，每一狀態包括獨立於相鄰狀態之相鄰電阻範圍之電阻範圍。
在另一實施例中，記憶體單元藉由程式化操作而經程式化以佔據兩個以上狀態。
在另一實施例中，複數個狀態中之一低狀態對應於具有一最低電阻範圍的狀態，複數個狀態中之一高狀態對應於具有一最高電阻範圍的狀態，且複數個狀態中之至少一中間狀態對應於具有大於低狀態的最低電阻範圍且小於高狀態的最高電阻範圍之電阻範圍的至少一狀態。
在另一實施例中，在記憶體單元藉由程式化操作而程式 化至中間狀態時施加飽和電流，且在記憶體單元藉由程式化操作而程式化至低狀態或高狀態時不施加飽和電流。
在另一實施例中，第二電阻由於飽和操作而大於初始電阻。
在另一實施例中，飽和電流之振幅低於在飽和電流之前的程式化電流之振幅。
本發明之實施例的前述及其他目標、特徵及優勢將自對如隨附圖式中所說明之本發明之較佳實施例的較為詳細描述而為顯而易見的，在該等圖式中，遍及不同視圖，相同參考符號指代相同部分。圖式未必按比例，替代地將重點放於說明本發明之原理上。
現將參看隨附圖式在後文中更充分地描述本發明之實施例，在隨附圖式中展示本發明之較佳實施例。然而，本發明可以不同形式來體現，且不應解釋為限於本文中所陳述之實施例。在整個說明書中，相同數字指代相同元件。
應瞭解，雖然在本文中使用術語第一、第二等等來描述各種元件，但此等元件不應由此等術語限制。此等術語係用於區別一元件與另一元件。舉例而言，在不脫離本發明之範疇的情況下，第一元件可稱作第二元件，且類似地，第二元件可稱作第一元件。在用於本文中時，術語"及/或"包括相關聯之所列項目中之一或多者的任何及所有組合。
應瞭解，當一元件被稱為"處於另一元件之上"或者"連接"或"耦接"至另一元件時，該元件可直接處於另一元件 之上或直接連接或耦接至另一元件，或者可存在介入元件。相反，當一元件被稱為"直接處於另一元件之上"或者"直接連接"或"直接耦接"至另一元件時，不存在介入元件。應以類似方式解釋用以描述元件之間關係之其他詞語(例如，"位於…之間"與"直接位於…之間"、"鄰近於"與"直接鄰近於"等等)。當一元件被稱為"處於另一元件"上方時，其可處於另一元件上方或下方，且直接耦接至另一元件或可存在介入元件，或者該等元件可藉由空隙或間隙而隔開。
本文中所使用之術語之目的在於描述特定實施例，而並不欲限制本發明。在用於本文中時，除非上下文另行明確指示，否則單數形式"一"及"該"意欲同樣包括複數形式。應進一步瞭解，當用於本文中時，術語"包含"及/或"包括"規定所述特徵、整體、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
圖5A為對於二層級相位改變記憶體單元，電阻值分割為兩個不同狀態之概念圖；圖5B為對於多重層級相位改變記憶體單元(在此情況下為四層級單元)，電阻值分割為多個不同狀態之概念圖；且圖5C為對於圖5B之多重層級相位改變記憶體單元，電阻值分割為多個不同狀態之概念圖，其說明電阻飄移之影響。
參看圖5A，描繪標準二層級相位改變記憶體單元之狀態。在此項技術中將此類二層級單元稱為"單層級"單元。 在程式化單元之後，所得電阻值之分布可處於兩個狀態"0"及"1"中之一者中。將程式化單元之處於第一分布曲線32A之範圍中的任何電阻值判定為"0"狀態，且將程式化單元之處於第二分布曲線32B之範圍中的任何電阻值判定為"1"狀態。在此情況下，對應於第一分布曲線32A及第二分布曲線32B之電阻值可藉由邊界電阻值34而容易地分離；亦即，若所判定電阻值小於邊界值34，則將其視為對應於"0"狀態，且若所判定電阻值大於邊界值34，則將其視為對應於"1"狀態。
參看圖5B，描繪四層級相位改變記憶體單元之狀態。在程式化單元之後，所得電阻值可處於四個狀態"00"、"01"、"10"及"11"中之一者中。在本文中將"00"及"11"狀態稱為"最終狀態"，因為其對應於電阻值範圍之下端及上端處的電阻值。"00"最終狀態對應於單元之晶態，且"11"最終狀態對應於單元之非晶態。"01"及"10"狀態對應於單元之中間部分非晶態，其中"01"狀態對應於經程式化為具有相對較少非晶材料之單元，且"10"狀態對應於具有相對較多非晶材料之單元。多重層級單元有益於系統整合，因為可將兩個以上狀態程式化至單一單元中。雖然本文中將"00"及"11"狀態稱為分別對應於"結晶"及"非晶"狀態，但裝置之此類最終狀態未必對應於"完全結晶"及"完全非晶"狀態(其中可程式化材料之容體為完全結晶或完全非晶的)。實際情況為，此類最終狀態可同樣對應於部分結晶及部分非晶之狀態，如處於中間狀態中，其中"00"最終狀 態主要為結晶(亦即，與其他狀態相比含有較多結晶材料)，且"11"最終狀態主要為非晶(亦即，與其他狀態相比含有較多非晶材料)。
將程式化單元之處於第一分布曲線36A之範圍中的任何電阻值判定為"00"狀態，將程式化單元之處於第二分布曲線36B之範圍中的任何電阻值判定為"01"狀態，將程式化單元之處於第三分布曲線36C之範圍中的任何電阻值判定為"10"狀態，且將程式化單元之處於第四分布曲線36D之範圍中的任何電阻值判定為"11"狀態。在此情況下，對應於第一分布曲線36A及第四分布曲線36D之屬於最終狀態"00"及"11"之電阻值易於藉由相應邊界電阻值38A、38C而與相鄰分布曲線36B、36C分離。舉例而言，若所判定電阻值小於邊界值38A，則將其視為對應於"00"狀態，且若所判定電阻值大於邊界值38C，則將其視為對應於"11"狀態。然而，第二分布曲線36B及第三分布曲線36C之屬於中間狀態"01"及"10"的電阻值更易受電阻飄移現象之影響。圖5C中說明此增大之易感性。
參看圖5C，可見電阻飄移對對應於四個狀態"00"、"01"、"10"、"11"之分布曲線36A、36B、36C、36D的影響。在一時間週期之後，對應於飄移前分布曲線36A之電阻值歸因於可程式化容體之化學晶格中的不穩定缺陷而向較為穩定之缺陷的轉變而飄移，使得曲線移位至飄移後分布曲線36A'。類似地，對應於飄移前分布曲線36B之電阻值飄移，使得曲線移位至飄移後分布曲線36B'，對應於飄 移前分布曲線36C之電阻值飄移，使得曲線移位至飄移後分布曲線36C'，且對應於飄移前分布曲線36D之電阻值飄移，使得曲線移位至飄移後分布曲線36D'。
在圖5C中可見，飄移後分布曲線36A'相對於其飄移前分布曲線36A已飄移相對較小之量。此係由於與第一分布曲線36A相關聯之電阻值為含有相對較多結晶材料或完全由結晶材料形成之可程式化容體的結果。由於結晶材料之晶格與非晶材料之相應晶格相比含有相對較少不穩定缺陷，因此結晶材料將經歷相對較小電阻飄移。在圖5C中亦可見，第二飄移後分布曲線36B'、第三飄移後分布曲線36C'及第四飄移後分布曲線36D'相對於其飄移前分布曲線36B、36C、36D已飄移相對較大之量。電阻飄移之量一般隨材料之程式化容體中的非晶含量增加而增大。
在二層級單元之情況下(見圖5A)，可較為易於管理電阻飄移，因為可藉由對適當邊界電阻值34之選擇而使對應於兩個狀態"0"及"1"之電阻值彼此大體上分離，從而即使在發生顯著電阻飄移歷時長時間週期之後，非晶態"1"之所得飄移後電阻值仍處於邊界電阻值34之上，且晶態"0"之所得飄移後電阻值仍處於邊界電阻值34之下。因為僅需要兩個狀態，所以在標準二層級單元中電阻飄移並非主要關注。
在多重層級單元之情況中，具有諸如圖5B及圖5C中所描繪之狀態的狀態，電阻飄移之管理為重要的。對於"00"及"11"最終狀態，可藉由設定適當邊界值38A、38C而易於 管理電阻飄移。舉例而言，若邊界值38A經選擇以清楚地界定對應於第一分布曲線36A之電阻值(已知其較不易於受電阻飄移影響)，則可易於管理對針對最終狀態"00"之電阻飄移的管理。類似地，若將邊界值38C選擇為極大地超出對應於第三分布曲線36C'之預測所得飄移後電阻值中之最高者，則高於此邊界值38C之所有所得電阻值可被判定為對應於最終狀態"11"，而不考慮關於第四飄移後分布曲線36D'之電阻值所經歷的電阻飄移之量。
然而，在此實例中，對於"01"及"10"中間狀態，需要對電阻飄移之管理。舉例而言，第二飄移前分布曲線36B之電阻飄移導致第二飄移後分布曲線36B'跨越分離第二中間狀態"01"與第三中間狀態"10"之預定邊界值38B。類似地，第三飄移前分布曲線36C之電阻飄移導致第三飄移後分布曲線36C'跨越分離第三狀態(即中間狀態"01")與第四狀態(即最終狀態"11")之預定邊界值38C。在無對電阻飄移現象之適當管理的情況下，可見不正確狀態判定可在記憶體單元之後續讀取操作期間發生。
電阻飄移現象背後的機制詳細描述於以上引用的Pirovano等人之論文中。電阻飄移本質上歸因於特定缺陷結構在程式化時於硫屬化物可程式化容體之化學晶格中的存在而發生。隨時間推移，最初不穩定之缺陷(諸如不穩定C3 0 結構，其中C表示硫屬化物原子)根據以下化學關係而轉變為較為穩定之結構(諸如相對穩定之C3 + 及C1 - 結構)： 2 C3 0 →C3 + +C1 - 　　　(1)
不穩定缺陷之密度對可程式化容體之電阻具有直接影響；因此，材料之可程式化容體的所得電阻變化。此類不穩定缺陷在結晶狀態中較不常見，亦即，其具有較低密度，此為電阻飄移對於程式化為結晶狀態之裝置與其對於程式化為具有一定百分比非晶材料之裝置相比較不顯著的原因。
包括多重層級單元相位改變記憶體裝置、使用此類裝置之記憶體系統及讀取記憶體裝置之方法的本發明之實施例藉由在單元之程式化或寫入操作之後向記憶體單元施加加熱電流之飽和脈衝而管理記憶體裝置之記憶體單元的電阻飄移。飽和脈衝操作以防止或極大地最小化記憶體單元之可程式化容體之相位改變材料中隨時間推移的進一步電阻飄移。在一實例中，在一時間週期內(例如，用以向單元寫入資料之程式化脈衝之小於約1 μs內)向單元施加飽和加熱脈衝。在寫入操作之後對單元的此加熱加速單元之電阻飄移，從而極小或無單元之進一步電阻飄移將發生。以此方式，單元之電阻飄移以受控、可預測且加速之方式發生；因此可在稍後可靠地執行單元之讀取操作，其中在進行讀取操作時考慮材料之加速電阻飄移。在一實施例中，藉由裝置之連接至記憶體單元之位元線的寫入驅動電路來執行用以使得加熱單元以加速電阻飄移的加熱電流之飽和脈衝向多重層級記憶體單元之傳遞。
圖6為根據本發明之一實施例之包括含有複數個多重層 級相位改變可程式化記憶體單元之PRAM單元陣列210之記憶體裝置200的方塊圖。根據標準記憶體裝置組態，PRAM單元陣列包括X-選擇器電路220及Y-選擇器電路230。亦稱為列解碼器之X-選擇器電路220接收列位址RA信號，且亦稱為行解碼器之Y-選擇器電路接收行位址CA信號。
參看圖6，根據本發明之相位改變記憶體裝置200包括儲存N位元資料(其中N為2或2以上)之記憶體單元陣列210。複數個記憶體單元在記憶體單元陣列210內排列為列(例如，沿字線)及行(例如，沿位元線)。每一記憶體單元可由開關元件及電阻元件組成。開關元件可由諸如MOS電晶體、二極體及其類似物之各種元件形成。電阻元件可經組態以包括相位改變膜，其包括上文描述之GST材料。每一記憶體單元可為可寫入記憶體單元。例示性電阻元件揭示於美國專利第6,928,022號、第6,967,865號及第6,982,913號中，該等專利中之每一者的內容以全文引用方式併入本文中。
繼續參看圖6，列選擇器電路220經組態以回應於列位址RA信號而選擇列(或字線)中之一者，且行選擇器電路230經組態以回應於行位址CA信號而選擇某些行(或位元線)。控制邏輯240經組態以回應於外部讀取/寫入命今而控制多重層級相位改變記憶體裝置200之整體操作。高電壓產生器電路250由控制邏輯240控制，且經組態以產生用於列選擇器電路220與行選擇器電路230、感應放大器電路260及寫入驅動電路280之高電壓。舉例而言，可藉由使用電荷 泵來實施高電壓產生器電路250。熟習此項技術者將顯而易見，高電壓產生器電路250之實施不限於本文中描述之實施例。
感應放大器電路260由控制邏輯240控制，且經組態以感應由行選擇器電路230經由行(或位元線)選擇之單元資料。所感應資料SAOUT可經由資料輸入/輸出緩衝器電路270而在外部輸出。感應放大器電路260連接至資料匯流排DL，且經組態以在讀取操作時向資料匯流排DL供應感應電流I_SENSE。寫入驅動電路280由控制邏輯240控制，且經組態以根據經由輸入/輸出緩衝器電路270提供之資料向資料線DL供應寫入電流。偏電壓產生器電路290由控制邏輯240控制，且經組態以產生待供應至感應放大器電路260及寫入驅動電路280之偏電壓。
根據多重層級相位改變記憶體裝置，本發明之實施例，特定言之，控制邏輯240可控制寫入驅動電路280以使得以恆定時間間隔順序地向各別選定位元線供應作為第一寫入電流脈衝之程式化電流及作為第二寫入電流脈衝之飽和電流，以最小化PRAM單元陣列210之電阻可變材料之可程式化容體中的電阻飄移。在例示性實施例中，飽和電流具有小於程式化電流位準之電流位準。在此方法下，記憶體單元之電阻值(亦即，初始電阻值Rini)可藉由在記憶體單元被程式化為非晶態中之一者之後向記憶體單元供應飽和電流而經飽和為第二或飽和電阻值Rsat。換言之，有可能藉由施加飽和電流使單元緊於程式化之後經受電阻值之增大 而減輕或消除記憶體單元中之電阻可變材料的進一步電阻飄移。因此，在於稍後時間讀取單元時，將對於單元判定單元之可預測飽和電阻值，以使得可以高可靠性程度來判定單元之狀態。
圖7為根據本發明之例示性實施例之在圖6中說明之寫入驅動電路280的電路圖。參看圖7，根據本發明之例示性實施例之寫入驅動電路280包括第一驅動器281、第二驅動器282、放電單元283、驅動器控制器284、偵測器285及重設電壓選擇器286。
第一驅動器281經組態以回應於來自驅動器控制器284之控制信號CON1及CON3向資料線DL供應寫入電流，例如，設定電流。第一驅動器281包括(例如)如圖7中所說明而連接的PMOS電晶體301、302與303以及NMOS電晶體304與305。可向第一驅動器281中之NMOS電晶體304的閘極施加來自高電壓產生器電路250(見圖6)之偏電壓DCBL_SET(或，VST0)。偏電壓DCBL_SET可經設定以具有恆定位準而無關於待程式化之資料。換言之，可將由偏電壓DCBL_SET判定的寫入電流之量保持於恆定位準而不考慮待程式化之資料。
第二驅動器282經組態以回應於來自驅動器控制器284之控制信號CON2及CON3向資料線DL供應寫入電流，例如，重設電流。第二驅動器282包括(例如)如圖7中所說明而連接的PMOS電晶體306、307與308以及NMOS電晶體309與310。可將由重設電壓選擇器286提供之偏電壓 DCBL_RST供應至第二驅動器282中之NMOS電晶體309的閘極。可將偏電壓DCBL_RST設定為根據待程式化之資料而變化，此將於以下較為充分地描述。放電單元283可經組態以回應於來自驅動器控制器284之控制信號CON3而使資料線DL放電。放電單元283包括(例如)如圖7中所說明而連接之反相器311及NMOS電晶體312。
繼續參看圖7，偵測器285操作以偵測待程式化之資料WD(在此情況下為2位元資料)是否具有對應於結晶最終狀態之值"00"(例如，見圖5B中之結晶最終狀態"00")。當待程式化之資料WD具有對應於晶態之值"00"時，偵測器285在此實例中經組態以輸出低位準之資料信號DS。另一方面，當待程式化之資料WD不具有對應於結晶最終狀態之值"00"時，偵測器285在此實例中經組態以輸出高位準之資料信號DS。
驅動器控制器284經組態以回應於資料信號DS及第一寫入脈衝信號WR_PLS與第二寫入脈衝信號PWR_PLS產生控制信號CON1、CON2及CON3。驅動器控制器284包括(例如)如圖7中所說明而連接之或閘(OR gate)313、及閘(AND gate)314與315、轉移閘極316與317及反相器318。電壓選擇器286被供應以來自高電壓產生器電路250之複數個寫入電壓VST1至VST3及VST1'至VST3'，且回應於待程式化之資料WD及寫入脈衝信號WR_PLS與PWR_PLS輸出輸入電壓VST1至VST3及VST1'至VST3'中之一者作為偏電壓DCBL_RST。
在操作期間，在此實例中假設待程式化之資料WD為對應於圖5C之結晶最終狀態的2位元資料"00"。在此假設下，偵測器285以低位準輸出資料信號DS。藉由低位準之資料信號DS接通驅動器控制器284之第一轉移閘極316，同時藉此斷開第二轉移閘極317。此使得或閘313之輸出能夠經由轉移閘極316轉移至PMOS電晶體302及307。低位準之資料信號DS可經由反相器318轉移至及閘314。因此，及閘314可在或閘313之輸出被保持於高位準之週期期間回應於資料信號DS而以高位準輸出控制信號CON1。此時，控制信號CON3將具有與或閘313之輸出相同的波形。又，及閘315之輸出將以低位準輸出控制信號CON2，因為資料信號DS處於低位準。
在本文中，向或閘313供應第一寫入脈衝信號WR_PLS及第二寫入脈衝信號PWR_PLS，其中每一者在此實例中為高有效脈衝信號。可在寫入操作期間自控制邏輯240(見圖6)以某些時間間隔順序地供應第一寫入脈衝信號WR_PLS及第二寫入脈衝信號PWR_PLS。
以高位準之控制信號CON1接通第一驅動器281之NMOS電晶體305，同時以控制信號CON3斷開第一驅動器281之PMOS電晶體302。同時，向第一驅動器281之NMOS電晶體304施加偏電壓DCBL_SET。在此偏壓條件下，PMOS電晶體301及304作為電流反射鏡而操作，以使得寫入電流經由PMOS電晶體303而供應至資料線DL。換言之，當待寫入之資料WD對應於結晶最終狀態"00"時，經由第一驅動 器281向資料線DL供應對應於偏電壓DCBL_SET之寫入電流或"設定電流"。
由於在待寫入之資料WD對應於"00"晶態時將控制信號CON2設定為低位準，因此將斷開第二驅動器282之NMOS電晶體310。此意謂第二驅動器282不操作，而無關於電壓選擇器286之輸出，亦即，偏電壓DCBL_RST。在經由第一驅動器281將寫入電流供應至資料線DL的同時，藉由經由轉移閘極316轉移的或閘313之輸出來斷開放電單元283之NMOS電晶體312。
在待程式化之資料WD為對應於圖5C之中間狀態"01"、"10"或非晶最終狀態"11"的2位元資料之情況下，偵測器285將輸出高位準之資料信號DS。藉由處於高位準之資料信號DS接通驅動器控制器284之第二轉移閘極317，同時藉此斷開第一轉移閘極316。此使得或閘313之輸出能夠經由轉移閘極317轉移至PMOS電晶體302及307。及閘315在或閘313之輸出被保持於高位準之週期期間回應於高位準之資料信號DS而以高位準輸出控制信號CON2。此時，控制信號CON3可具有與或閘313之輸出相同的波形。及閘314基於處於高位準且經由反相器318轉移至及閘314之資料信號DS而以低位準輸出控制信號CON1。
以高位準之控制信號CON2接通第二驅動器282之NMOS電晶體310，同時以控制信號CON3斷開第二驅動器282之PMOS電晶體307。此時，電壓選擇器286將回應於資料WD及第一寫入脈衝信號WR_PLS與第二寫入脈衝信號 PWR_PLS輸出輸入電壓VST1至VST3及VST1'至VST3'中之一者作為偏電壓DCBL_RST。舉例而言，在將第一寫入脈衝信號WR_PLS保持於高位準的同時，重設電壓選擇器286將根據待程式化之資料WD元件的值輸出輸入電壓VST1至VST3中之一者作為偏電壓DCBL_RST。另一方面，在將第二寫入脈衝信號PWR_PLS保持於高位準的同時，電壓選擇器286將根據待程式化之資料WD元件的值輸出輸入電壓VST1'至VST3'中之一者作為偏電壓DCBL_RST。在此偏壓條件下，PMOS電晶體306及308作為電流反射鏡而操作，以使得由偏電壓DCBL_RST判定之寫入電流或"重設電流"經由PMOS電晶體308而供應至資料線DL。換言之，當待寫入之資料WD具有對應於包括中間狀態及非晶最終狀態"11"的狀態"01"、"10"、"11"(亦即，除結晶最終狀態"00"外之狀態)中之一者之值時，經由第二驅動器282將對應於偏電壓DCBL_RST之寫入電流或重設電流供應至資料線DL。由於偏電壓DCBL_RST根據待程式化之資料值WD而變化，因此寫入電流或重設電流之量亦變化，此將於下文中得到較為充分的描述。
當待寫入之資料WD不處於"00"值且具有"01"、"10"或"11"值中之一者時，由於控制信號CON1經設定為低位準，因此第一驅動器281之NMOS電晶體305斷開。此意謂第一驅動器281不操作，而無關於偏電壓DCBL_SET。在經由第二驅動器282將寫入電流供應至資料線DL的同時，藉由經由轉移閘極316轉移的或閘313之輸出來斷開放電單 元283之NMOS電晶體312。
根據本發明之實施例之寫入驅動電路280因此可經組態以在待程式化之資料WD具有對應於結晶最終狀態"00"之值時經由第一驅動器281向資料線DL供應寫入電流，且在待程式化之資料WD具有對應於其餘中間狀態"01"、"10"或非晶最終狀態"11"中之一者的值時經由第二驅動器282向資料線DL供應寫入電流。
圖8為根據本發明之例示性實施例之在圖7中說明之電壓選擇器的方塊圖。
參看圖8，電壓選擇器286包括複數個位準移位器320、321、322、323、324、325及解碼器326。解碼器326解碼待程式化之資料WD且啟動選擇信號SEL1、SEL2及SEL3中之一者。舉例而言，當待程式化之資料WD具有對應於第一中間狀態之值"01"時，解碼器326啟動選擇信號SEL1。當待程式化之資料WD具有對應於第二中間狀態之值"10"時，解碼器326啟動選擇信號SEL2，且當待程式化之資料WD具有對應於非晶最終狀態之值"11"時，解碼器326啟動選擇信號SEL3。
位準移位器320、321、322分別由選擇信號SEL1、SEL2、SEL3啟動，且在第一寫入脈衝信號WR_PLS之活動週期期間輸出相應輸入電壓VST1、VST2及VST3作為偏電壓DCBL_RST。舉例而言，當啟動選擇信號SEL1時，位準移位器320在第一寫入脈衝信號WR_PLS之活動週期期間輸出輸入電壓VST1作為偏電壓DCBL_RST。當啟動選擇信號 SEL2時，位準移位器321在第一寫入脈衝信號WR_PLS之活動週期期間輸出輸入電壓VST2作為偏電壓DCBL_RST。當啟動選擇信號SEL3時，位準移位器322在第一寫入脈衝信號WR_PLS之活動週期期間輸出輸入電壓VST3作為偏電壓DCBL_RST。
在本文中，在此說明性實施例中(見圖9A)，寫入電壓VST1在電壓位準上低於寫入電壓VST2，且寫入電壓VST2在電壓位準上低於寫入電壓VST3。
位準移位器323、324、325分別由選擇信號SEL1、SEL2、SEL3啟動，且在第二寫入脈衝信號PWR_PLS之活動週期期間輸出相應輸入電壓VST1'、VST2'及VST3'作為偏電壓DCBL_RST。舉例而言，當啟動選擇信號SEL1時，位準移位器323在第二寫入脈衝信號PWR_PLS之活動週期期間輸出輸入電壓VST1'作為偏電壓DCBL_RST。當啟動選擇信號SEL2時，位準移位器324在第二寫入脈衝信號PWR_PLS之活動週期期間輸出輸入電壓VST2'作為偏電壓DCBL_RST。當啟動選擇信號SEL3時，位準移位器325在第二寫入脈衝信號PWR_PLS之活動週期期間輸出輸入電壓VST3'作為偏電壓DCBL_RST。
在本文中，在此說明性實施例中(見圖9A)，寫入電壓VST1在電壓位準上高於寫入電壓VST1'，寫入電壓VST2在電壓位準上高於寫入電壓VST2'，且寫入電壓VST3在電壓位準上高於寫入電壓VST3'。
圖9A至圖9C為根據本發明之實施例之用於描述多重層 級相位改變記憶體裝置之寫入操作的概念圖。現將參看隨附圖式較為充分地描述根據本發明之一實施例的多重層級相位改變記憶體裝置之寫入操作。
參看圖6，當寫入操作開始時，可將待程式化之資料載入至輸入/輸出資料緩衝器電路270上。行選擇器電路230在控制邏輯240之控制下選擇對應於輸入行位址之位元線，且列選擇器電路220在控制邏輯240之控制下選擇對應於輸入列位址之字線。同時，高電壓產生器電路250操作以回應於控制邏輯240之控制而產生寫入操作所需的高電壓。為了描述之便利，將關於單一記憶體單元來描述寫入操作。
假設待儲存於選定記憶體單元中之資料WD對應於中間狀態"01"(或ST1狀態)，參看圖7，寫入驅動電路280之偵測器285以高位準輸出資料信號DS。當資料信號DS處於高位準時，斷開第一轉移閘極316且接通轉移閘極317，且經由反相器318向及閘314之輸入施加高位準之資料信號DS。如上文所描述，此意謂將控制信號CON1保持於低位準，而無關於或閘313之輸出。因此，第一驅動器281不操作。
控制邏輯240(見圖6)產生經由或閘313發送至及閘315之第一寫入脈衝信號WR_PLS。在第一寫入脈衝信號WR_PLS之脈衝週期期間將及閘315之輸出(亦即，控制信號CON2)啟動為高。因此，藉由高位準之控制信號CON2接通第二驅動器282之NMOS電晶體310。同時，電壓選擇器286回應於第一寫入脈衝信號WR_PLS及待程式化之資料 WD而輸出寫入電壓VST1至VST3中之一者作為偏電壓DCBL_RST。詳言之，由於待程式化之資料WD為"01"，因此電壓選擇器286中之解碼器326啟動選擇信號SEL1。在選擇信號SEL1經啟動時，位準移位器320輸出寫入電壓作為偏電壓DCBL_RST(見圖8)。
在第二驅動器282中，在作為偏電壓DCBL_RST之寫入電壓VST1施加至NMOS電晶體309時且在高位準之控制信號CON2施加至NMOS電晶體310時，PMOS電晶體306及308作為電流反射鏡而操作。此意謂將對應於偏電壓DCBL_RST(亦即，寫入電壓VST1)之寫入電流供應至資料線DL。經由位元線將供應至資料線DL之寫入電流施加至記憶體單元。在將對應於寫入電壓VST1之寫入電流供應至記憶體單元時，其經程式化以具有第一中間狀態"01"。亦即，將2位元資料"01"儲存於相應記憶體單元中。此時，如由圖9A之實線分布曲線所示，將記憶體單元中之電阻元件設定為對應於寫入資料"01"(ST1狀態)之初始電阻值。
在如圖9所示將記憶體單元程式化至初始電阻值之後，控制邏輯240(見圖6)接著在第一寫入脈衝信號WR_PLS之後產生第二寫入脈衝信號PWR_PLS，如圖9C所示。此時，如上文所描述，由於經由反相器318將高位準之資料信號DS施加至及閘314，因此控制信號CON1經保持於低位準而無關於或閘313之輸出，且因此，第一驅動器281不操作。
經由或閘313將第二寫入脈衝信號PWR_PLS發送至及閘315。此意謂在第二寫入脈衝信號PWR_PLS之脈衝週期期間將及閘315之輸出(亦即，控制信號CON2)啟動為高。因此，藉由處於高位準之控制信號CON2接通第二驅動器282之NMOS電晶體310。同時，電壓選擇器286回應於第二寫入脈衝信號PWR_PLS及待程式化之資料元件WD輸出寫入電壓VST1'至VST3'中之一者作為偏電壓DCBL_RST。詳言之，在此實例中，由於待程式化之資料WD對應於中間狀態"01"，因此電壓選擇器286中之解碼器326啟動選擇信號SEL1。在選擇信號SEL1經啟動時，位準移位器323輸出寫入電壓VST1'作為偏電壓DCBL_RST。
在第二驅動器282中，在寫入電壓VST1'作為偏電壓DCBL_RST施加至NMOS電晶體309時且在高位準之控制信號CON2施加至NMOS電晶體310時，PMOS電晶體306及308作為電流反射鏡而操作。此意謂將對應於偏電壓DCBL_RST(亦即，寫入電壓VST1')之寫入後電流或飽和電流供應至資料線DL。如在上文描述之第一寫入電流中，經由位元線將供應至資料線DL之飽和電流施加至記憶體單元。在將對應於寫入電壓VST1'之飽和電流供應至記憶體單元時，記憶體單元中之電阻元件的初始電阻值如由圖9A之虛線分布曲線所示變得經飽和為對應於寫入資料"01"(ST1狀態)之飽和電阻值Rsat。
以具有"10"或"11"值(對應於ST2或ST3狀態)之2位元寫入資料程式化選定記憶體單元的方法大體上類似於上文描述 之方法，且因此省略其描述。在每一情況下，施加至NMOS電晶體309之偏電壓DCBL_RST均變化。詳言之，在於選定記憶體單元中寫入2位元資料"10"之情況下，在啟動第一寫入脈衝信號WR_PLS時選擇寫入電壓VST2作為偏電壓DCBL_RST，且在啟動第二寫入脈衝信號PWR_PLS時選擇寫入電壓VST2'作為偏電壓DCBL_RST。在於選定記憶體單元中儲存2位元資料"11"之情況下，在啟動第一寫入脈衝信號WR_PLS時選擇寫入電壓VST3作為偏電壓DCBL_RST，且在啟動第二寫入脈衝信號PWR_PLS時選擇寫入電壓VST3'作為偏電壓DCBL_RST。
在以2位元寫入資料"00"程式化選定記憶體單元之情況下，不向選定記憶體單元供應寫入後飽和電流脈衝，因為在主要為結晶之最終狀態"00"(ST0狀態)中，單元之可程式化容體經歷極小或不經歷電阻飄移。因此，對於此"00"狀態，裝置回應可因不需要第二飽和脈衝電流之施加而增加。假設待儲存於選定記憶體單元中之資料WD對應於"00"狀態，寫入驅動電路280之偵測器285將以低位準輸出資料信號DS。當資料信號DS處於低位準時，接通轉移閘極316且斷開轉移閘極317。由於資料信號DS保持於低位準，因此控制信號CON2保持於低位準而無關於或閘313之輸出。因此，第二驅動器282不操作。換言之，雖然可由控制邏輯產生第二寫入脈衝信號PWR_PLS，但不經由第二驅動器282向資料線DL供應寫入後電流。同時，經由反相器318向及閘314施加高位準之資料信號DS。
控制邏輯240產生經由或閘313發送至及閘314之第一寫入脈衝信號WR_PLS。此意謂在第一寫入脈衝信號WR_PLS之脈衝週期期間將及閘314之輸出(亦即，控制信號CON1)啟動為高。因此，藉由處於高位準之控制信號CON1接通第一驅動器281之NMOS電晶體305。另外，將作為寫入電壓VST0之偏電壓DCBL_SET供應至第一驅動器281之NMOS電晶體304。在第一驅動器281中，在作為寫入電壓VST0之偏電壓DCBL_SET施加至NMOS電晶體304時且在高位準之控制信號CON1施加至NMOS電晶體305時，PMOS電晶體301及303作為電流反射鏡而操作，以使得寫入電流經由PMOS電晶體303供應至資料線DL，其又經由位元線而施加至記憶體單元。因此，記憶體單元可經程式化以具有對應於"00"或ST0狀態之電阻值。
假設控制邏輯240經組態以在第一寫入脈衝信號WR_PLS之後產生第二寫入脈衝信號PWR_PLS(每一者在二位元寫入資料對應於"00"或ST0狀態之狀況期間進行)，在產生第二寫入脈衝信號PWR_PLS時施加至第一驅動器281之NMOS電晶體304的偏電壓DCBL_SET與在產生第一寫入脈衝信號WR_PLS時施加至第一驅動器281之NMOS電晶體304的偏電壓DCBL_SET相同。因此，雖然基於第二寫入脈衝信號PWR_PLS之產生將寫入電流供應至記憶體單元，但在此等條件下，記憶體單元之初始電阻值Rini將不改變。
已判定在一實例實施例中，如由圖7之寫入驅動電路280 施加的第二寫入脈衝PWR_PLS或飽和電流脈衝之施加可經設定以具有小於約500 ns之持續時間，且可在完成第一寫入脈衝WR_PLS於單元之程式化或寫入操作期間之施加後在小於約1 μs內發生。由於飽和脈衝PWR_PLS而供應至記憶體單元之熱能之量可根據脈衝振幅乘以脈衝長度而計算。由飽和脈衝供應之熱能應足以加速材料之電阻飄移而不造成材料中之相位改變。僅作為實例或典型值提供上文提及之脈衝時序及脈衝持續時間值，且其他值同樣適用於本發明之實施例。
已判定第二寫入脈衝PWR_PLS或飽和脈衝在所有待程式化之狀態中均無需在第一寫入脈衝WR_PLS之後施加。舉例而言，如上文所陳述，與最低百分比之非晶化相關聯的最終狀態(例如，結晶最終狀態)將經歷極小或不經歷隨時間推移之電阻飄移。上文結合圖5B及圖5C(或圖9A中之ST0)在四狀態實例中將此最終狀態展示為狀態"00"。飽和脈衝為可選的，且未必需要在記憶體單元至此狀態之程式化之後施加，因為在裝置中由於飽和脈衝而將發生極小電阻飄移或不發生電阻飄移。在無飽和脈衝之情況下，裝置將經歷極小或不經歷隨時間推移之電阻飄移。因此，對於此狀態可易於預測合適邊界值38A，而不考慮飽和脈衝之施加。
另外，對於單元至與最高百分比之非晶化相關聯的最終狀態之程式化操作，可能不必施加飽和脈衝。上文結合圖5B及圖5C(或圖9A中之ST3)之實例將此最終狀態展示為狀 態"11"。如上文所闡述，此最終狀態由具有大於邊界值38C之值的所有電阻值簡單地界定。由於單元中隨時間推移之電阻飄移僅操作以提高可程式化材料之電阻，因此在至此狀態之程式化之後的電阻飄移完全可容許，且將不影響後續讀取操作之結果。假設此情況，飽和脈衝在至此狀態之程式化之後的施加為可選且並非所要求的。
瞭解上文後，可見，可藉由僅在需要時施加飽和脈衝而使得所得記憶體裝置變得更有效。在以上實例中，在單元至中間狀態"01"及"10"之程式化之後施加飽和脈衝，且在單元至最終狀態"00"及"11"之程式化之後不施加飽和脈衝。此可導致裝置之改良的功率效率，因為僅在需要時施加加熱電流，且其可導致單元至最終狀態之程式化的改良之程式化速度，因為不需要對於飽和脈衝所需之額外時間。
應注意，雖然上文描述的本發明之實施例說明藉由寫入驅動電路WD施加飽和脈衝，但可使用可能夠將此類飽和脈衝傳遞至記憶體單元之其他電路。舉例而言，如以上圖6中所示，在典型相位改變記憶體裝置中，寫入驅動電路WD及感應放大器電路SA均經由Y-選擇器230經由資料線DL連接至單元陣列之位元線。在本發明之其他組態中，可替代地使用感應放大器電路SA來經由Y-選擇器230將飽和脈衝傳遞至記憶體單元。
圖10為根據本發明之一實施例之包括含有複數個多重層級相位改變可程式化記憶體單元之半導體裝置PRAM單元 陣列之電子裝置100的方塊圖。在各種實例中，電子裝置100可用作無線通信裝置，亦即，PDA、膝上型電腦、行動電腦、網路平板電腦(web tablet)、行動電話、數位音樂播放器或經組態以在無線環境中傳輸及/或接收資訊之任何裝置。電子裝置100可包括經由匯流排150通信之輸入/輸出裝置120、記憶體130、無線介面140及控制器110。控制器110包含(例如)微處理器、數位信號處理器或微控制器中之至少一者。輸入/輸出裝置120可包括(例如)小鍵盤、鍵盤及顯示單元。記憶體130可用以儲存由控制器110執行之命令，或可用以儲存使用者資料。記憶體130可進一步包含各種類型之記憶體。電子裝置100可使用無線介面140來自無線通信網路接收資料或向該網路傳輸資料(例如，經由RF信號)。無線介面140可包括(例如)天線、無線收發器及用於以無線方式通信之其他必要設備。根據本發明之電子裝置100可用作諸如第三代通信系統之通信介面協定，亦即，CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000。
在例示性實施例中，記憶體單元之可程式化容體可包含(例如)由Te、Se、S、其組合或其合金組成之硫屬化物材料。或者，硫屬化物材料可由藉由向Te、Se、S、其組合或其合金添加雜質(例如，Bi、Sr、Si、C、N、O等等)而獲得之材料組成。或者，硫屬化物材料可由選自Ge、Sb、Sn、As、Si、Pb、Te、Se、S、其組合及其合金之群的材料組成。或者，硫屬化物材料可由藉由向選自Ge、Sb、 Sn、As、Si、Pb、Te、Se、S、其組合及其合金之群中之一者添加雜質(例如，Bi、Sr、Si、C、N、O等等)而獲得之材料組成。
雖然已參考本發明之較佳實施例特定地展示並描述本發明，但熟習此項技術者應瞭解，在不脫離如所附申請專利範圍所界定之本發明之精神及範疇的情況下，可在本文中進行形式及細節上之各種改變。
舉例而言，雖然上文描述之實施例描繪對於每一單元可在兩個或四個狀態中操作之多重層級單元，但其他數目之狀態可構想，且同樣適用於本揭示案之原理。舉例而言，一單元可具有為二之倍數之數目的多重層級狀態，諸如，4、8、16、32等等個狀態。又，一單元可具有不為二之倍數之其他數目的狀態，諸如3、5、6、7等等個狀態。
10‧‧‧記憶體單元
12‧‧‧頂部電極
14‧‧‧可程式化相位改變硫屬化物材料
16‧‧‧底部電極觸點(BEC)
20‧‧‧存取電晶體
22‧‧‧曲線
24‧‧‧曲線
32A‧‧‧第一分布曲線
32B‧‧‧第二分布曲線
34‧‧‧邊界電阻值
36A‧‧‧第一分布曲線/飄移前分布曲線
36A'‧‧‧飄移後分布曲線
36B‧‧‧第二分布曲線/飄移前分布曲線
36B'‧‧‧飄移後分布曲線
36C‧‧‧第三分布曲線/飄移前分布曲線
36C'‧‧‧飄移後分布曲線
36D‧‧‧第四分布曲線/飄移前分布曲線
36D'‧‧‧飄移後分布曲線
38A‧‧‧邊界電阻值
38B‧‧‧預定邊界值
38C‧‧‧邊界電阻值
100‧‧‧電子裝置
110‧‧‧控制器
120‧‧‧輸入/輸出裝置
130‧‧‧記憶體
140‧‧‧無線介面
150‧‧‧匯流排
200‧‧‧記憶體裝置
210‧‧‧PRAM單元陣列
220‧‧‧X-選擇器電路
230‧‧‧Y-選擇器電路
240‧‧‧控制邏輯
250‧‧‧高電壓產生器電路
260‧‧‧感應放大器電路
270‧‧‧資料輸入/輸出緩衝器電路
280‧‧‧寫入驅動電路
281‧‧‧第一驅動器
282‧‧‧第二驅動器
283‧‧‧放電單元
284‧‧‧驅動器控制器
285‧‧‧偵測器
286‧‧‧重設電壓選擇器
290‧‧‧偏電壓產生器電路
301‧‧‧PMOS電晶體
302‧‧‧PMOS電晶體
303‧‧‧PMOS電晶體
304‧‧‧NMOS電晶體
305‧‧‧NMOS電晶體
306‧‧‧PMOS電晶體
307‧‧‧PMOS電晶體
308‧‧‧PMOS電晶體
309‧‧‧NMOS電晶體
310‧‧‧NMOS電晶體
311‧‧‧反相器
312‧‧‧NMOS電晶體
313‧‧‧或閘
314‧‧‧及閘
315‧‧‧及閘
316‧‧‧轉移閘極
317‧‧‧轉移閘極
318‧‧‧反相器
320‧‧‧位準移位器
321‧‧‧位準移位器
322‧‧‧位準移位器
323‧‧‧位準移位器
324‧‧‧位準移位器
325‧‧‧位準移位器
326‧‧‧解碼器
BL‧‧‧位元線
CA‧‧‧行位址
CON1‧‧‧控制信號
CON2‧‧‧控制信號
CON3‧‧‧控制信號
DCBL_RST‧‧‧偏電壓
DCBL_SET‧‧‧偏電壓
DL‧‧‧資料匯流排/資料線
DS‧‧‧資料信號
ICELL ‧‧‧電流
PWR_PLS‧‧‧第二寫入脈衝信號
RA‧‧‧列位址
SEL1‧‧‧選擇信號
SEL2‧‧‧選擇信號
SEL3‧‧‧選擇信號
ST0‧‧‧狀態
ST1‧‧‧狀態
ST2‧‧‧狀態
ST3‧‧‧狀態
T1‧‧‧時間週期
T2‧‧‧時間週期
Tc‧‧‧結晶溫度
Tm‧‧‧熔點
VST0‧‧‧寫入電壓
VST1‧‧‧寫入電壓
VST1'‧‧‧寫入電壓
VST2寫入電壓
VST2'‧‧‧寫入電壓
VST3‧‧‧寫入電壓
VST3'‧‧‧寫入電壓
WD‧‧‧待程式化之資料/寫入驅動電路
WL‧‧‧字線
WR_PLS‧‧‧第一寫入脈衝信號
圖1為說明使用可程式化硫屬化物材料之習知記憶體單元的示意圖；圖2A及圖2B為說明處於兩個程式化狀態中之每一者中的習知記憶體單元之示意圖；圖3為圖1、圖2A及圖2B之習知記憶體單元的等效電路圖；圖4為說明包括可程式化硫屬化物材料之記憶體單元之程式化的時序圖；圖5A為對於二層級單元，電阻值分割為兩個不同狀態之概念圖；圖5B為對於多重層級單元(在此情況下為四層級 單元)，電阻值分割為多個不同狀態之概念圖；且圖5C為對於圖5B之多重層級單元，電阻值分割為多個不同狀態之概念圖，其說明電阻飄移之影響；圖6為根據本發明之一實施例之包括PRAM單元陣列之記憶體裝置的方塊圖。
圖7為根據本發明之一實施例之圖6中所說明之寫入驅動電路的實例電路圖。
圖8為根據本發明之一實施例之圖7中所說明之實例電壓選擇器的方塊圖。
圖9A至圖9C為根據本發明之實施例之用於描述多重層級相位改變記憶體裝置之寫入操作的概念圖及時序圖。
圖10為根據本發明之一實施例之包括含有複數個多重層級相位改變可程式化記憶體單元之半導體裝置PRAM單元陣列之電子裝置的方塊圖。
200‧‧‧記憶體裝置
210‧‧‧PRAM單元陣列
220‧‧‧X-選擇器電路
230‧‧‧Y-選擇器電路
240‧‧‧控制邏輯
250‧‧‧高電壓產生器電路
260‧‧‧感應放大器電路
270‧‧‧資料輸入/輸出緩衝器電路
280‧‧‧寫入驅動電路
290‧‧‧偏電壓產生器電路
CA‧‧‧行位址
DL‧‧‧資料匯流排/資料線
RA‧‧‧列位址
WD‧‧‧待程式化之資料/寫入驅動電路

Claims (26)

  1. 一種記憶體裝置，其包含：複數個記憶體單元，每一記憶體單元包含一具有一初始電阻之電阻可變材料，該初始電阻係回應於一在一程式化操作中施加之程式化電流而判定；及一修改電路，其在該記憶體單元之一程式化操作之後藉由在一飽和操作中施加一飽和電流而修改該記憶體單元之電阻以使該記憶體單元之該電阻自該初始電阻變化為一第二電阻，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該電阻，用以在該飽和操作中向該相應記憶體單元施加該飽和電流且用以在一後續讀取操作中施加一讀取電流以讀取該相應記憶體單元之該電阻。
  2. 如請求項1之記憶體裝置，其中該電阻可變材料包含以硫屬化物為主之材料。
  3. 如請求項1之記憶體裝置，其中該飽和操作穩定化該記憶體單元之該第二電阻以最小化該記憶體單元之電阻飄移，直至執行一在該程式化操作之後的讀取操作。
  4. 如請求項1之記憶體裝置，其中每一記憶體單元進一步包含一與該記憶體單元之該相應記憶體單元材料熱連通的加熱元件，該加熱元件接收該程式化電流來加熱該相應記憶體單元以使得該記憶體單元材料具有該初始電阻，且接收該飽和電流來加熱該相應記憶體單元以使得 該記憶體單元材料具有該第二電阻。
  5. 如請求項4之記憶體裝置，其中該加熱元件包含一與該相應記憶體單元材料接觸之電極，該加熱元件包含一電阻性材料，該電阻性材料在電流流經該加熱元件時產生熱。
  6. 如請求項1之記憶體裝置，其中每一記憶體單元可藉由該程式化操作而經程式化以佔據複數個狀態中之一者，每一狀態包括一獨立於相鄰狀態之相鄰電阻範圍的電阻範圍，其中一記憶體單元在該程式化操作之後佔據一初始狀態，且其中該修改電路將該記憶體單元之該電阻穩定為一處於一對應於一在由該修改電路進行修改之後之最終狀態的電阻範圍內之電阻。
  7. 如請求項6之記憶體裝置，其中該記憶體單元藉由該程式化操作而經程式化以佔據兩個以上狀態。
  8. 如請求項7之記憶體裝置，其中：該複數個狀態中之一低狀態對應於一具有一最低電阻範圍的狀態，該複數個狀態中之一高狀態對應於一具有一最高電阻範圍的狀態，且該複數個狀態中之至少一中間狀態對應於具有一大於該低狀態的該最低電阻範圍且小於該高狀態的該最高電阻範圍之電阻範圍的至少一狀態。
  9. 如請求項8之記憶體裝置，其中該修改電路在該記憶體單元藉由該程式化操作而程式化至該中間狀態時施加該飽和電流，且該修改電路在該記憶體單元藉由該程式化 操作而程式化至該低狀態或該高狀態時不施加該飽和電流。
  10. 如請求項1之記憶體裝置，其中該第二電阻由於該飽和操作而大於該初始電阻。
  11. 如請求項1之記憶體裝置，其中該導線包含一位元線，且其中該修改電路藉由在該程式化操作之後於該飽和操作期間向該記憶體單元之一位元線施加呈一能量脈衝之形式的該飽和電流而修改該記憶體單元之該電阻。
  12. 如請求項11之記憶體裝置，其中該能量脈衝具有一小於該程式化電流之振幅的振幅。
  13. 如請求項11之記憶體裝置，其中該能量脈衝係藉由一耦接至該記憶體單元之寫入驅動電路在該修改電路之控制下經由一位元線而施加。
  14. 如請求項1之記憶體裝置，其中該複數個記憶體單元包含複數個可定址記憶體單元，且該記憶體裝置進一步包含：一解碼器，其自一外部源接收一位址，且產生一列信號及一行信號用於在該程式化操作及該讀取操作期間存取該等可定址記憶體單元中之至少一者。
  15. 一種記憶體系統，其包含：一記憶體控制器，其產生命令及位址信號；及一記憶體模組，其包含複數個記憶體裝置，該記憶體模組接收該命令及該等位址信號，且作為回應將資料儲存至該等記憶體裝置中之至少一者且自該等記憶體裝置 中之至少一者擷取資料，其中每一記憶體裝置包含：複數個可定址記憶體單元；一解碼器，其自一外部源接收一位址，且產生一列信號及一行信號用於在程式化操作及讀取操作期間存取該等可定址記憶體單元中之至少一者；每一記憶體單元包含一具有一初始電阻之電阻可變材料，該初始電阻係回應於一在一程式化操作中施加之程式化電流而判定；及一修改電路，其在該記憶體單元之一程式化操作之後藉由在一飽和操作中施加一飽和電流而修改該記憶體單元之電阻以使該記憶體單元之該電阻自該初始電阻變化為一第二電阻，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該電阻，用以在該飽和操作中向該相應記憶體單元施加該飽和電流且用以在一後續讀取操作中施加一讀取電流以讀取該相應記憶體單元之該電阻。
  16. 一種包括一記憶體系統之電子裝置，該記憶體系統包含：一記憶體控制器，其經配置以連接至一資料匯流排，於該資料匯流排處轉移資料信號；及一記憶體裝置，其連接至儲存並擷取該等資料信號之 該記憶體控制器，該記憶體裝置包含：複數個記憶體單元，每一記憶體單元包含一具有一初始電阻之電阻可變材料，該初始電阻係回應於一在一程式化操作中施加之程式化電流而判定；及一修改電路，其在該記憶體單元之一程式化操作之後藉由在一飽和操作中施加一飽和電流而修改該記憶體單元之電阻以使該記憶體單元之該電阻自該初始電阻變化為一第二電阻，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該電阻，用以在該飽和操作中向該相應記憶體單元施加該飽和電流且用以在一後續讀取操作中施加一讀取電流以讀取該相應記憶體單元之該電阻。
  17. 一種程式化一記憶體裝置之方法，該記憶體裝置包含複數個記憶體單元，每一記憶體單元包含一具有一初始電阻之電阻可變材料，該初始電阻係回應於一在一程式化操作中施加之程式化電流而判定，該方法包含：藉由施加一程式化電流而執行一對該記憶體單元之程式化操作以使得該記憶體單元具有一初始電阻；在該程式化操作之後藉由在一飽和操作中施加一飽和電流而修改該記憶體單元之電阻以使該記憶體單元之該電阻自該初始電阻變化為一第二電阻。
  18. 如請求項17之方法，其中該電阻可變材料包含一以硫屬 化物為主之材料。
  19. 如請求項17之方法，其中該飽和操作穩定化該記憶體單元之該第二電阻以最小化該記憶體單元之電阻飄移，直至執行一在該程式化操作之後的讀取操作。
  20. 如請求項17之方法，其中每一記憶體單元進一步包含一與該記憶體單元之該相應記憶體單元材料熱連通的加熱元件，其中藉由向該加熱元件施加該程式化電流以加熱該相應記憶體單元來執行該程式化操作，且藉由向該加熱元件施加該飽和電流以加熱該相應記憶體單元來修改該記憶體單元之該電阻。
  21. 如請求項17之方法，其中每一記憶體單元可藉由該程式化操作而經程式化以佔據複數個狀態中之一者，每一狀態包括一獨立於相鄰狀態之相鄰電阻範圍的電阻範圍。
  22. 如請求項21之方法，其中該記憶體單元藉由該程式化操作而經程式化以佔據兩個以上狀態。
  23. 如請求項22之方法，其中：該複數個狀態中之一低狀態對應於一具有一最低電阻範圍的狀態，該複數個狀態中之一高狀態對應於一具有一最高電阻範圍的狀態，且該複數個狀態中之至少一中間狀態對應於具有一大於該低狀態的該最低電阻範圍且小於該高狀態的該最高電阻範圍之電阻範圍的至少一狀態。
  24. 如請求項23之方法，其中在該記憶體單元藉由該程式化操作而程式化至該中間狀態時施加該飽和電流，且在該 記憶體單元藉由該程式化操作而程式化至該低狀態或該高狀態時不施加該飽和電流。
  25. 如請求項17之方法，其中該第二電阻由於該飽和操作而大於該初始電阻。
  26. 如請求項17之方法，其中該飽和電流之一振幅低於在該飽和電流之前的該程式化電流之振幅。
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