KR100682937B1 - 상전이 메모리 소자 및 제조방법 - Google Patents

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Abstract

상전이 메모리 소자 및 그 제조방법이 개시된다. 개시된 상전이 메모리 소자는, 제1전극 상에 형성된 유전층; 상기 유전층에 형성된 콘택홀에 형성된 도전성 콘택; 상기 유전층 상에서 상기 콘택을 덮는 상전이 물질막; 상기 상전이 물질막 상에 형성된 제2전극; 및 상기 제1전극에 전기적으로 연결되는 트랜지스터;를 구비한다. 상기 도전성 콘택의 폭은 30 nm 이하로 형성된다.

Description

상전이 메모리 소자 및 제조방법{Phase change memory device and fabricating method of the same}
도 1은 상전이 메모리 소자의 동작 방법을 보여주는 그래프이다.
도 2는 종래의 상전이 메모리 소자의 구조를 보여주는 개략적인 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 상전이 메모리 소자의 단면도이다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따른 상전이 메모리 소자의 제조방법을 단계별로 보여주는 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 상전이 메모리 소자 110,210: 하부전극
120,260: 유전층 122: 콘택홀
130,220: 도전성 콘택 132,250: 상변화 촉진물질
140,270: 상전이 물질막 150,280: 상부전극
230: 제1마스크층 232: 제2마스크층
240: 산화물층
본 발명은 상전이 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전력소모가 적은 상전이 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자들은 전원 공급이 중단되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 메모리 소자 및 비휘발성 메모리 소자로 나눌 수 있다. 휘발성 메모리 소자들의 대표적인 것은 DRAM 소자들 및 SRAM 소자들이며, 비휘발성 메모리 소자들의 대표적인 것은 플래쉬 메모리 소자들이다. 이와 같은 전형적인 메모리 소자들은 저장된 전하의 유무에 따라 논리 "0" 또는 논리 "1"을 나타낸다. 휘발성 메모리 소자인 DRAM은, 주기적인 리프레쉬 동작이 필요하기 때문에, 높은 전하 저장능력이 요구되며, 이로 인해 커패시터 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만, 커패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. 한편, 통상적인 플래쉬 메모리 셀들은 반도체 기판에 차례로 적층된 게이트 절연막, 부유게이트, 유전체막 및 제어게이트로 구성된 게이트 패턴을 갖는다. 플래쉬 메모리 셀에 데이터를 기록 또는 소거하는 원리는 상기 게이트 절연막을 통하여 전하들을 터널링 시키는 방법을 사용한다. 이 때, 전원전압에 비하여 높은 동작전압이 요구된다. 이로 인하여, 상기 플래쉬 메모리 소자들은 기록동작 및 소거동작에 필요한 전압을 형성하기 위하여 승압회로가 요구된다.
따라서, 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 메모리 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상전이 메모리 소자이다. 상전이 메모리 소자는 상전이 물질을 이용한다. 상전이 물질에 제공되는 전류의 크기(즉, 주울 열)에 따 라서, 상전이 물질은 비정질 상태 또는 결정질 상태에 있게 되며, 각각의 상태에서 전기전도도의 차이를 가진다.
도 1은 상전이 메모리 소자의 동작 방법을 보여주는 그래프이다. 상기 그래프에서, 상전이 메모리 셀에 데이터를 기억 및 소거시키는 방법이 설명될 수 있다. 여기서, 가로축은 시간을 나타내고, 세로축은 상전이 물질막에 가해지는 온도를 나타낸다.
도 1을 참조하면, 상전이 물질막을 용융온도(melting temperture: Tm) 보다 높은 온도에서 짧은 시간(T1) 동안 가열한 후에, 빠른 속도로 냉각(quenching)시키면, 상전이 물질막은 비정질 상태(amorphous state)로 변한다(곡선 I 참조). 이에 반하여, 상전이 물질막을 용융온도(Tm) 보다 낮고 결정화 온도(crystallization temperture: Tc) 보다 높은 온도에서 T1시간 보다 긴 T2시간 동안 가열한 후에 서서히 냉각시키면, 상전이 물질막은 결정 상태(crystalline state)로 변한다(곡선 Ⅱ 참조). 비정질 상태의 상전이 물질막의 비저항은 결정질 상태의 상전이 물질막의 비저항 보다 높다. 따라서, 읽기 모드에서 상기 상변화 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상전이 메모리 셀에 저장된 정보가 논리 "1"인지 또는 논리 "0"인지를 판별(discriminate) 할 수 있다. 상기 상전이 물질막으로는 칼코게나이드가 널리 사용된다. 칼코게나이드는 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)을 함유하는 화합물이다.
도 2는 종래의 상전이 메모리 소자의 구조를 보여주는 개략적인 단면도이다.
도 2를 참조하면, 종래의 상전이 메모리 소자는 하부전극(10)과 상부전극(18), 상기 두 전극(10, 18) 사이에 개재되는 박막 형태의 상전이 물질막(16) 및 상기 하부전극(10)과 상전이 물질막(16)을 전기적으로 연결하는 도전성 콘택(14)을포함한다. 상기 하부전극(10) 및 도전성 콘택(14)의 측면은 절연막(12)내에 매립되어 있으며, 상기 하부전극(10)에는 트랜지스터(5)의 드레인 영역(D)과 전기적으로 연결되어 있다. 상부전극(18)은 비트라인(BL)에 전기적으로 접속된다. 게이트 전극(G)은 워드라인(WL)에 전기적으로 연결된다.
이와 같은 상전이 메모리 소자에서, 상기 하부전극(10) 및 상부전극 (18) 사이에 전류가 흐르면, 상기 도전성 콘택(14)을 통과한 전류가 접촉면(20)을 통하여 상기 상전이 물질막(16)으로 유입되며, 전류에 의한 주울열에 따라, 상기 접촉면(20) 주위의 상전이 물질의 결정 상태가 변한다. 상전이 물질의 결정 상태를 변화시키기 위해서 필요한 전류의 세기는 상기 접촉면(20)의 면적이 작을수록 작아진다. 그러나, 종래 박막 형태의 상전이 물질막(16)을 구비하는 상변화 메모리 소자에서, 상기 접촉면(20)의 면적을 감소시키는 데에는 한계가 있다. 왜냐하면, 도전성 콘택(14)의 폭이 포토리소그라피 공정에 의해 결정되기 때문이다. 다시 말하면, 현재 반도체 제조공정의 한계로 도전성 콘택(14)의 폭을 지속적으로 감소시키는 것은 매우 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 낮은 크기의 전류 펄스로 동작되는 상전이 메모리 소자 및 그 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명의 상전이 메모리 소자는:
제1전극 상에 형성된 유전층;
상기 유전층에 형성된 콘택홀에 형성된 도전성 콘택;
상기 유전층 상에서 상기 콘택을 덮는 상전이 물질막;
상기 상전이 물질막 상에 형성된 제2전극; 및
상기 제1전극에 전기적으로 연결되는 트랜지스터;를 구비하며,
상기 도전성 콘택의 폭은 30 nm 이하로 형성된 것을 특징으로 한다.
본 발명의 일 국면에 따르면, 본 발명의 상전이 메모리 소자는,
상기 콘택홀에는 상기 도전성 콘택의 측면과 접촉되며 그 상부가 상기 상전이 물질막과 접촉되는 상변화 촉진물질;을 더 구비한다.
상기 상변화 촉진물질은 ZnS, ZnS + SiO2, 또는 Al2O3 인 것이 바람직하다.
상기의 다른 목적을 달성하기 위하여 본 발명의 상전이 메모리 소자의 제조방법은:
트랜지스터가 형성된 반도체 기판에 상기 트랜지스터에 전기적으로 연결되는 제1전극을 형성하는 제1 단계;
상기 제1전극 상에 제1폭을 가지는 도전성 콘택층과 상기 도전성 콘택층의 측면에 유전층을 형성하는 제2 단계;
상기 도전성 콘택층 상부에 순차적으로 상전이 물질막 및 제2전극을 형성하는 제3 단계; 및
상기 상전이 물질막 및 상기 제2전극을 패터닝하여 메모리셀을 형성하는 제4 단계;를 구비하며,
상기 제1폭은 30 nm 이하인 것을 특징으로 한다.
상기 제2 단계는:
상기 제1전극 상에 제1마스크층, 제2마스크층을 순차적으로 형성하는 단계;
상기 제2마스크층을 제2폭을 가지도록 패터닝하는 단계;
상기 제1전극 상에 상기 제2마스크층을 덮는 산화물층을 형성하는 단계;
상기 산화물층을 식각하여 상기 제2마스크층의 양측에 각각 상기 제1폭을 가지는 산화물층을 형성하는 단계;
상기 제2마스크층을 제거하는 단계;
상기 산화물층을 마스크로 하여 제1마스크층 및 도전성 콘택층을 식각하여 스택을 형성하는 단계;
상기 제1전극 상에 상기 스택을 덮는 유전층을 형성하는 단계; 및
상기 유전층 및 상기 스택을 평탄화하여 상기 도전성 콘택이 노출되게 하는 단계;를 구비하는 것이 바람직하다.
상기 산화물층을 형성하는 단계는, 상기 제1폭의 두께로 CVD 또는 ALD 방법으로 증착할 수 있다.
상기의 다른 목적을 달성하기 위하여 본 발명의 상전이 메모리 소자의 제조 방법은:
트랜지스터가 형성된 반도체 기판에 상기 트랜지스터에 전기적으로 연결되는 제1전극을 형성하는 제1 단계;
상기 제1전극 상에 제1폭을 가지는 도전성 콘택층과 상기 도전성 콘택층의 측면에 상변화 촉진물질과, 상기 상변화 촉진물질의 측면에 유전층을 형성하는 제2 단계;
상기 도전성 콘택층 상부에 순차적으로 상전이 물질막 및 제2전극을 형성하는 제3 단계; 및
상기 상전이 물질막 및 상기 제2전극을 패터닝하여 메모리셀을 형성하는 제4 단계;를 구비하며,
상기 제1폭은 30 nm 이하인 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 상전이 메모리 소자 및 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 3은 본 발명의 제1 실시예에 따른 상전이 메모리 소자의 단면도이다. 도 3을 참조하면, 상전이 메모리 소자(100)는 상전이 메모리 소자의 동작을 위해서 반도체 기판 상에 집적된 트랜지스터(미도시)에 전기적으로 연결되는 하부전극(110)을 포함한다. 하부전극(110) 상에는 절연층(120)이 형성되며, 절연층(120)에는 콘택홀(122)이 형성되어 있다. 상기 콘택홀(122)에는 도전성 콘택(130)이 수직으로 형성된다. 상기 도전성 콘택(130)의 측면에는 상변화 촉진물질(132)이 형성될 수 있다. 상기 절연층(120) 상에는 도전성 콘택(130)과 접촉되는 상전이 물질막(140)이 형성되며, 상기 상전이 물질막(140) 상에는 상부전극(150)이 형성되어 있다.
상기 도전성 콘택(130)은 TiN, TiAlN 으로 형성될 수 있으며, 바람직하게는 그 폭(W)이 30 nm 이하로 형성된다. 본 발명의 일 실시예에서는 상부전극(150) 및 도전성 콘택(130)의 접촉면이 200 nm x 20 nm 로 형성되었다. 콘택 영역(134)을 30 nm 이하로 형성하기 위해서는 반도체 공정에서 일반적인 잘 알려진 패터닝 공정으로는 한정하기가 매우 어렵다. 본 발명에서는 상기 콘택 영역(134)의 폭(W)을 30 nm 이하로 한정하는 공정을 후술하였다.
상기 상전이 물질막(140)은 당업계에서 잘 알려진 칼코게나이드 물질을 사용한다.
상기 상변화 촉진물질(132)은 ZnS, ZnS + SiO2, 또는 Al2O3 를 사용할 수 있으며, 상기 상변화 촉진물질(132)은 상전이 물질막(140)의 상전이 속도를 빠르게 한다.
참조번호 142는 외부로 유입된 전류에 의해서 상전이 물질막(140)의 상태변화가 일어나는 영역을 가리킨다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따른 상전이 메모리 소자의 제조방법을 단계별로 보여주는 단면도들이다.
먼저, 도 4a를 참조하면, 실리콘 기판(미도시) 상에 통상적인 방법으로 트랜지스터(미도시)를 형성하고, 상기 트랜지스터의 드레인 영역에 통전되는 하부전극 (210)을 형성한다. 하부전극(210) 상에 발열층을 형성한다. 발열층(220)은 TiN, TiAlN 등으로 형성한다. 발열층(220) 상에 제1마스크층(230)을 형성한다. 제1마스크층(230)은 Si3N4로 형성될 수 있다. 그리고 제1마스크층(230) 상에는 상기 제1마스크층(230)과 식각 속도가 다른 제2마스크층(232)을 형성한다. 제2마스크층(232)는 SiGe로 형성될 수 있다. 이어서, 상기 제2마스크층(232)을 제2폭(W2)으로 패터닝한다. 상기 제2폭(W2)은 두 개의 메모리 셀 사이의 거리에 해당되게 설정한다.
도 4b를 참조하면, 제1마스크층(230) 상에 상기 제2마스크층(232)을 덮는 산화물층(240)을 20 nm 두께로 증착한다. 상기 산화물층(240)은 SiO2 로 20 nm 두께로 형성할 수 있다.
도 4c를 참조하면, 산화물층(240)을 패터닝하여 제2폭(W2)의 제2마스크층(232)의 마주보는 양측면에 제1폭(W1)을 가지는 산화물층(240a)을 형성한다. 상기 제1폭(W1)은 상기 증착공정에서 한정된다.
도 4d를 참조하면, 제1마스크층(230)과 제2마스크층(232)과의 식각비가 다른 식각액을 사용하여 두 개의 산화물층(240) 사이의 제2마스크층(232)을 제거한다.
도 4e를 참조하면, 산화물층(240)을 마스크로 하여 제1마스크층(230) 및 발열층(220)을 순차적으로 이방성 식각을 한다. 발열층(220a)은 도 3의 도전성 콘택(130)에 해당된다. 이어서, 하부전극(210) 상에 도전성 콘택(220a), 제1마스크층(230a), 산화물층(240a)로 이루어진 스택(242)을 덮는 상변화 촉진물질(250)을 증착한다. 상변화 촉진물질(250)은 ZnS, ZnS + SiO2, 또는 Al2O3 를 스텝 커버리지가 양호한 CVD 또는 ALD 방법으로 증착할 수 있다.
도 4f를 참조하면, 상기 스택(242)의 측면을 제외한 영역의 상변화 촉진물질(250)을 이방성 식각으로 제거한다. 상기 스택(242) 상의 상변화 촉진물질(250)은 제거하지 않아도 된다. 이어서, 하부전극(210) 상에 CVD 또는 ALD 방법으로 상기 스택(242) 및 상변화 촉진물질(250)을 덮는 유전층(260)을 형성한다. 상기 유전층(260)은 대략 20 ~ 50 nm 두께로 Si3N4 또는 TEOS 산화물로 형성할 수 있다. 상기 유전층(260)의 두께는 적어도 도전성 콘택(220a) 보다 높게 형성한다.
도 4g를 참조하면, 도전성 콘택(220a)이 노출되도록 스택(242), 상변화 촉진물질(250), 및 유전층(260)을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여 평탄화한다.
도 4h를 참조하면, 하부전극(210) 상에 도전성 콘택(220a), 상변화 촉진물질(250), 유전층(260)을 덮는 상전이 물질막(270)을 1000 Å 두께로 증착한다. 그리고 상전이 물질막(270) 상에 상부전극(280)을 증착한다.
도 4i를 참조하면, 상기 상부전극(280) 및 상전이 물질막(270)을 순차적으로 패터닝하여 각 도전성 콘택(220a) 상에 상전이 물질막(270a) 및 상부전극(280a)를 형성한다. 상기 하부전극(210) 상에 두 개의 메모리 셀(290)이 형성된다.
본 발명에 따르면, 도전성 콘택의 폭을 30 nm 두께 이하의 증착공정에서 한정할 수 있으며, 도전성 콘택 및 상전이 물질막의 콘택영역이 줄어든다. 콘택영역 의 감소는 콘택영역에서의 전류밀도를 증가시키며, 따라서 메모리 소자에 인가되는 전류의 크기를 작게 할 수 있다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (13)

  1. 제1전극 상에 형성된 유전층;
    상기 유전층에 형성된 콘택홀에 형성된 도전성 콘택;
    상기 유전층 상에서 상기 콘택을 덮는 상전이 물질막;
    상기 상전이 물질막 상에 형성된 제2전극;
    상기 제1전극에 전기적으로 연결되는 트랜지스터;를 구비하며,
    상기 도전성 콘택의 폭은 1 nm 내지 30 nm 로 형성된 것을 특징으로 하는 상전이 메모리 소자.
  2. 제 1 항에 있어서,
    상기 콘택홀에는 상기 도전성 콘택의 측면과 접촉되며 그 상부가 상기 상전이 물질막과 접촉되는 상변화 촉진물질;을 더 구비하는 것을 특징으로 하는 상전이 메모리 소자.
  3. 제 2 항에 있어서,
    상기 상변화 촉진물질은 ZnS, ZnS + SiO2, 또는 Al2O3 인 것을 특징으로 하는 상전이 메모리 소자.
  4. 트랜지스터가 형성된 반도체 기판에 상기 트랜지스터에 전기적으로 연결되는 제1전극을 형성하는 제1 단계;
    상기 제1전극 상에 제1폭을 가지는 도전성 콘택층과 상기 도전성 콘택층의 측면에 유전층을 형성하는 제2 단계;
    상기 도전성 콘택층 상부에 순차적으로 상전이 물질막 및 제2전극을 형성하는 제3 단계; 및
    상기 상전이 물질막 및 상기 제2전극을 패터닝하여 메모리셀을 형성하는 제4 단계;를 구비하며,
    상기 제1폭은 1 nm 내지 30 nm 인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 단계는:
    상기 제1전극 상에 제1마스크층, 제2마스크층을 순차적으로 형성하는 단계;
    상기 제2마스크층을 제2폭을 가지도록 패터닝하는 단계;
    상기 제1전극 상에 상기 제2마스크층을 덮는 산화물층을 형성하는 단계;
    상기 산화물층을 식각하여 상기 제2마스크층의 양측에 각각 상기 제1폭을 가지는 산화물층을 형성하는 단계;
    상기 제2마스크층을 제거하는 단계;
    상기 산화물층을 마스크로 하여 제1마스크층 및 도전성 콘택층을 식각하여 스택을 형성하는 단계;
    상기 제1전극 상에 상기 스택을 덮는 유전층을 형성하는 단계;
    상기 유전층 및 상기 스택을 평탄화하여 상기 도전성 콘택이 노출되게 하는 단계;를 구비하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 산화물층을 형성하는 단계는, 상기 제1폭의 두께로 증착하는 단계;인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 증착단계는 CVD 또는 ALD 방법으로 증착하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  8. 트랜지스터가 형성된 반도체 기판에 상기 트랜지스터에 전기적으로 연결되는 제1전극을 형성하는 제1 단계;
    상기 제1전극 상에 제1폭을 가지는 도전성 콘택층과 상기 도전성 콘택층의 측면에 상변화 촉진물질과, 상기 상변화 촉진물질의 측면에 유전층을 형성하는 제2 단계;
    상기 도전성 콘택층 상부에 순차적으로 상전이 물질막 및 제2전극을 형성하는 제3 단계; 및
    상기 상전이 물질막 및 상기 제2전극을 패터닝하여 메모리셀을 형성하는 제4 단계;를 구비하며,
    상기 제1폭은 1 nm 내지 30 nm 인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 단계는:
    상기 제1전극 상에 제1마스크층, 제2마스크층을 순차적으로 형성하는 단계;
    상기 제2마스크층을 제2폭을 가지도록 패터닝하는 단계;
    상기 제1전극 상에 상기 제2마스크층을 덮는 산화물층을 형성하는 단계;
    상기 산화물층을 식각하여 상기 제2마스크층의 양측에 각각 상기 제1폭을 가지는 산화물층을 형성하는 단계;
    상기 제2마스크층을 제거하는 단계;
    상기 산화물층을 마스크로 하여 제1마스크층 및 도전성 콘택층을 식각하여 스택을 형성하는 단계;
    상기 제1전극 상에 상기 스택을 덮는 상변화 촉진물질층을 형성하는 단계;
    상기 스택의 측면을 제외한 영역의 상기 상변화 촉진물질층을 제거하는 단계;
    상기 제1전극 상에서 상기 스택을 덮는 유전층을 형성하는 단계;
    상기 유전층 및 상기 스택을 평탄화하여 상기 도전성 콘택이 노출되게 하는 단계;를 구비하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 산화물층을 형성하는 단계는, 상기 제1폭의 두께로 증착하는 단계;인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 증착단계는 CVD 또는 ALD 방법으로 증착하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 상변화 촉진물질층을 형성하는 단계는 ZnS, ZnS + SiO2, 또는 Al2O3를 증착하는 단계인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 증착단계는 CVD 또는 ALD 방법으로 증착하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
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