KR970003168B1 - 반도체 메모리장치의 커패시터 제조방법 - Google Patents

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Abstract

내용없음

Description

반도체 메모리장치의 커패시터 제조방법
제1도는 내지 제4도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위한 단면도들.
제5도는 본 발명의 방법에 의해 제조된 반도체 메모리장치의 사시도.
제6도는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 평면도.
제7도 내지 제12도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제1실시예를 설명하기 위한 단면도들.
제13도 내지 제17도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제2실시예를 설명하기 위한 단면도들.
제18도는 본 발명의 다른 실시예에 의해 제조된 반도체 메모리장치 사시도.
제19도 내지 제23도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제3실시예를 설명하기 위한 단면도들.
제24도 내지 제27도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제4실시예를 설명하기 위한 단면도들.
본 발명은 반도체 메모리장치의 커패시터 제조방법에 관한 것으로, 특히 셀커패시턴스 증가를 용이하게 달성할 수 있는 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.
다이나믹 RAM에 있어서, 셀 커패시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 메모리셀의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되고, 이는 결과적으로 셀 커패시터 면적의 감소를 초래하였으므로, 집적도의 증가와 더불어 단위 면적에 확보되는 정전용량이 증가는 필수적이다.
최근, 셀 커패시턴스를 증가시키기 위한 많은 연구 보고들이 계속되어 왔는데, 후지쓰(Fujitsu)사의 핀(Fin)구조, 도시바(Toshiba)사의 박스(Box)구조, 미쯔비시(Mitsubishi) 사의 원통전극(Cylindrical Electrode) 구조 및 샤프(Sharp)사의 링(Ring)구조 등과 같이 스토리지전극의 구조를 개선시키는 방법과, NEC사의 COB셀등과 같이 스토리지전극을 구성하는 물질자체의 특성을 이용하여 셀 커패시턴스를 증가시키고자 하는 방법들이 그 주류를 이루고 있다.
제1도 내지 제4도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위한 단면도들로서, 기출원된 "고집적 반도체 메모리장치의 커패시터 제조방법"(특허번호 92-3339, 우선일 1991. 11. 30, 발명자; 안 지홍)을 참조한 것이다.
필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 드레인영역(16)과 상기 드레인영역과 접촉하는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터가 형성되어 있는 기판 전면에 상기 트랜지스터를 절연시키기 위한 절연층(19)을 형성한다. 이어서, 상기 트랜지스터 제조공정에 의해 그 표면에 단차가 발생한 상기 기판의 표면을 평탄화시킬 목적으로 평탄화층(40)을 형성한 후, 실리콘나이트라이드(Si3N4)를 30Å~300Å 정도의 두께로 상기 평탄화층 전면에 증착하여 식각저지층(42)을 형성한 다음, 계속해서 산화막을 1,000Å 정도의 두께로 증착하여 스페이서층(44)을 형성한다. 다음에, 스토리지전극을 트랜지스터의 소오스영역에 접촉시키기 위한 콘택홀 형성을 위한 마스크패턴(도시되지 않음)을 이용하여 상기 소오스영역 상에 적층되어 있는 절연층(19), 평탄화층(40), 식각저지층(42) 및 스페이서층(44)을 부분적으로 제거해냄으로써 콘택홀을 형성하고, 상기 콘택홀을 완전이 채우며 상기 스페이서층을 기준으로 5,000Å 정도의 두께로 갖는 불순물이 도우프된 다결정실리콘을 침적함으로써 제1도전층(50)을 형성한다. 이어서, 상기 제1도전층(50) 전면에, 500Å 두께의 산화막 및 1,000Å 두께의 다결정실리콘을 차례로 증착하여 산화막(52) 및 제2도전층(54)을 형성한다(제1도).
다음에, 사진식각공정으로 상기 제2도전층을 패터닝함으로써 스토리지전극 형성을 위한 패턴(54a)을 형성하고, 계속해서 상기 산화막을 습식식각하여 기둥전극 형성을 위한 식각마스크(52a)를 형성한다. 이어서, 결과물 전면에 다결정실리콘을 1,000Å 정도의 두께로 증착하여 제3도전층(56)을 형성하고, 상기 제3도전층 전면에 산화막을 1,000Å 정도의 두께로 형성한 후, 상기 산화막을 이방성식각함으로써 상기 제3도전층의 경사부에 스페이서(58)을 형성한다(제2도).
다음에, 상기 스페이서(58) 및 식각마스크(52a)를 마스크로 하고 상기 스페이서층(44)을 식각종료점으로한 이방성식각을 결과물 전면에 행하여 기둥전극(100a) 및 원통전극(100b)으로 구성된 스토리지전극(100)을 형성한다(제3도).
이어서, 상기 스페이서, 식각마스크 및 스페이서층을 습식식각으로 제거한 후, 상기 스토리지전극(100)전면에 고유전물질을 도포하여 유전체막(110)을 형성한 다음, 불순물이 도우프된 다결정실리콘을 상기 유전체막 전면에 증착하여 플레이트전극(120)을 형성함으로써, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 구성된 셀커패시터(C1,C2)를 완성한다(제4도).
상술한 종래방법은 그 제조방법이 간단하고, 공정 마진(margin)이 높은 장점을 지니지만, 후속 금속화 공정에서의 단차문제등으로 인해 상기 스토리지전극의 기둥을 높이는데 제한이 있기 때문에 256Mb급으로 고집적화되는 반도체 메모리장치에서 요구하는 셀커패시터스를 확보하기가 어렵다.
따라서, 본 발명의 목적은 셀커패시턴스 증가를 용이하게 달성할 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.
본 발명의 다른 목적은-사이클(heat-cycle)을 감소시킬 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 일실시예는, 반도체기판 전면에 도전층을 형성하는 단계; 상기 도전층 전면에 포토레지스트를 도포한 후, 패터닝하여 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴을 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제1단차부를 형성하는 단계; 상기 포토레지스트패턴의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제2단차부를 형성하는 단계; 상기 포토레지스트패턴과 제1스페이서를 제거한 후, 결과물 전면에 제1물질층을 형성하는 단계; 상기 제1물질층을 이바성식각하여 상기 도전층의 제1단차부 및 제2단차부의 측벽에 제1물질층으로 된 제2스페이서를 형성하는 단계; 상기 제2스페이서를 마스크로 하여 상기 도전층을 이방성식각함으로써 커패시터의 제1전극을 형성하는 단계; 및 상기 제2스페이서를 제거하는 단계를 구비한 것을 특징으로 한다.
이때, 상기 제1스페이서는 상기 포토레지스트패턴을 플로우(flow)시켜서 형성될 수도 있고, 플라즈마방식의 이방성식각을 행하여 상기 포토레지스트패턴의 측벽에 식각부산물로 형성되는 폴리머(polymer)로서 형성될 수도 있으며, 200℃ 이하의 저온에서 증착가능한 산화막, 예컨대 실란(silane)께 산화막이나 PE-TEOS(Plasma Enhanced -Tetra Ethyl Ortho silicate)계 산화막을 증착한 다음, 이방성식각함으로써 형성될 수도 있다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 다른 실시예는, 반도체기판 전면에 도전층을 형성하는 단계; 상기 도전층 전면에 포토레지스트를 도포한 후, 패터닝하여 제1포토레지스트패턴을 형성하는 단계; 상기 제1포토레지스트패턴을 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제1단차부를 형성하는 단계; 상기 제1포토레지스트패턴을 플로우(flow) 시켜서 제2포토레지스트패턴을 형성하는 단계; 상기 제2포토레지스트패턴을 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에제2단차부를 형성하는 단계; 결과물 전면에 이방성식각을 행하여 상기 제2포토레지스트패턴의 측벽에 식각부산물을 형성하는 단계; 상기 식각부산물을 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제3단차부를 형성하는 단계; 결과물 전면에 제1물질층을 형성한 후, 이방성식각하여 상기 식각부산물의 측벽에 제1물질층으로 된 제1스페이서를 형성하는 단계; 상기 제1스페이서를 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제4단차부를 형성하는 단계; 상기 제1 및 제2포토레지스트패턴, 식각부산물 및 제1스페이서를 제거한 후, 결과물 전면에 제2물질층을 형성하는 단계; 상기 제2물질층을 이방성식각하여 상기 도전층의 제1, 제2, 제3 및 제4단차부의 측벽에 제2물질층으로 된 제2스페이서를 형성하는 단계; 상기 제2스페이서를 마스크로 하여 상기 도전층을 이방성식각함으로써 커패시터의 제1전극을 형성하는 단계; 및 상기 제2스페이서를 제거하는 단계를 구비한 것을 특징으로 한다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 또 다른 실시예는, 반도체기판 전면에 도전층을 형성하는 단계; 상기 도전층 전면에 제1물질층 및 반구모양의 그레인을 갖는 다결정실리콘층을 차례로 형성하는 단계; 상기 다결정실리콘층 전면에 포토레지스트를 도포한 후, 패너닝하여 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴을 마스크로 하여 상기 다결정실리콘층 및 제1물질층을 이방성식각함으로써, 상기 포토레지스트패턴의 하부에만 상기 다결정실리콘층과 제1물질층을 남기는 단계; 상기 포토레지스트패턴의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제1단차부를 형성하는 단계; 상기 포토레지스트패턴 및 제1스페이서를 제거한 후, 결과물 전면에 제2물질층을 형성하는 단계; 상기 제2물질층을 이방성식각함으로써 상기 도전층의 제1단차부의 측벽에 제2물질층으로 된 제2스페이서를 형성함과 동시에, 상기 다결정실리콘층의 하부에만 제1물질층패턴을 형성하는 단계; 상기 제2스페이서 및 제1물질층패턴을 마스크로 하여 상기 도전층을 이방성식각함으로써 커패시터의 제1전극을 형성하는 단계; 및 상기 제2스페이서 및 제1물질층패턴을 제거하는 단계를 구비한 것을 특징으로 한다.
또한, 본 발명의 상기 목적 및 다른 목적은, 반도체기판 전면에 도전층을 형성하는 단계; 상기 도전층 전면에 제1물질층 및 반구모양의 그레인을 갖는 다결정실리콘층을 형성하는 단계; 상기 다결정실리콘층 전면에 포토레지스트를 도포한 후, 패터닝하여 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴을 마스크로 하여 상기 다결정실리콘층, 제1물질층 및 도전층을 이방성식각함으로써 상기 도전층에 제1단차부를 형성하고, 상기 포토레지스트패턴의 하부에만 상기 다결정실리콘층과 제1물질층을 남기는 단계; 상기 포토레지스트패턴의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 마스크로 하여 상기 도전층을 이방성식각함으로써 상기 도전층에 제2단차부를 형성하는 단계; 상기 포토레지스트패턴 및 제1스페이서를 제거한 후, 결과물 전면에 제2물질을 형성하는 단계; 상기 제2물질층을 이방성식각함으로써 상기 도전층의 제1단차부 및 제2단차부의 측벽에 제2물질층으로 된 제2스페이서를 형성함과 동시에, 상기 다결정실리콘층의 하부에만 제1물질층패턴을 형성하는 단계; 상기 제2스페이서 및 제1물질층패턴을 마스크로하여 상기 도전층을 이방성식각함으로써 커패시터의 제1전극을 형성하는 단계; 및 상기 제2스페이서 및 제1물질층패턴을 제거하는 단계를 구비한 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법에 의해 달성될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하고자 한다.
제5도는 본 발명의 방법에 의해 제조된 반도체 메모리장치의 사시도이다.
반도체기판(10)의 필드산화막(12) 사이에는 한쌍의 트랜지스터(T1,T2)가 형성되는데, 상기 한쌍의 트랜지스터는 드레인영역(16)을 서로 공유하고, 각각 소오스영역(14) 및 게이트전극(18)을 구비한다. 이때 상기 게이트전극들은 기둥모양으로 연장되어 워드라인(word line)으로 제공되고, 상기 레인영역(16)에는 비트라인(20)이 연결되며, 상기 트랜지스터(T1,T2)의 각 소오스영역(14)에는 스토리지전극(S1,S2)이 각각 연결된다.
상기 각 스토리지전극은 내부 및 외부원통전극(100a,100b)과 하부전극(100c)으로 이루어지는데, 상기 원통전극은 적어도 두개 이상 형성된다. 상기 하부전극은 상기 원통전극과 연결되며, 트랜지스터를 향한 측의 적어도 일표면에 유전체막이 도포될 수 있는 모양으로 형성된다.
제6도는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 평면도이다. 인용부호 P1은 반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막 형성을 위한 마스크패턴이고, P2는 게이트전극 형성을 위한 마스크패턴이며, P3는 비트라인을 드레인영역에 접촉시키기 위한 콘택홀 형성을 위한 마스크패턴이고, P4는 스토리지전극 형성을 위한 마스크패턴이며, P5는 비트라인 형성을 위한 마스크패턴을 나타낸다.
제7도 내지 제12도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제1실시예를 설명하기 위한 단면도들이다.
먼저 제7도를 참조하면, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 드레인영역(16)과, 상기 드레인영역과 접촉하는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 상기 트랜지스터를 절연시키기 위한 목적으로 절연층(19)을 형성한다. 이어서, 상기 트랜지스터를 제조하는 공정에 의해 그 표면에 단차가 발생한 상기 반도체기판의 표면을 평탄화시킬 목적으로 평탄화층(40)을 형성하고, 식각저지층(42)으로, 예컨대 30Å~300Å 정도의 두께로 실리콘나이트라이드(Si3N4)와 같은 물질을 상기 평탄화층 전면에 도포한 후, 산화막과 같은 물질을, 예컨대 1,00Å 정도의 두께로 도포함으로써 스페이서층(44)을 형성한다. 다음에, 스토리지전극을 트랜지스터의 소오스영역에 접촉시키기 위한 콘택홀 형성을 위한 마스크패턴(도시되지 않음)을 이용하여 상기 소오스영역(14)상에 적층되어 있는 절연층(19), 평탄화층(40), 식각저지층(42) 및 스페이서층(44)을 부분적으로 제거해냄으로써 상기 콘택홀(h)을 형성한다.
제8도를 참조하면, 상기 콘택홀(제7도의 참조부호 h)이 형성되어 있는 반도체기판 전면에, 습식식각에 대해 상기 스페이서층(44)을 구성하는 물질과 식각선택성이 좋은 도전물질, 예컨대 불순물이 도우프된 다결정실리콘과 같은 물질을 2,00Å~4,000Å 정도의 두께로 증착하여 도전층(50)을 형성한다(이때, 상기 도전층은 그 표면이 평탄화되도록 형성되는 것이 좋다). 다음에, 상기 도전층(50) 전면에 포토레지스트를 1.2㎛정도의 두께로 도포한 후, 패터닝함으로써 포토레지스트패턴(60)을 형성한다. 이어서, 상기 포토레지스트패턴(60)을 식각마스크로 하여 도전층(50)을 500Å 정도로 이방성식각함으로써 상기 도전층에 제1단차부(50a)를 형성한다. 이때, 상기 포토레지스트패턴(60)은 그 측벽경사(θ)가 상기 도전층(50) 표면을 기준으로 했을때 네거티브(θ<90°)가 되도록 형성하는 것이 좋다(이에 대해서는 후술한다.)
제9도를 참조하면, 상기 포토레지스트패턴(60)을 50℃~250℃ 정도의 온도에서 플로우(flow)시켜 포토레지스트가 타원모양을 이루면서 측면으로 확산되도록 함으로써, 그 측면에 포토레지스트로 이루어진 제1스페이서(60a)를 형성한다. 이때, 플로우시키는 온도가 높아질수록 포토레지스트의 측면확산 면적이 증가하게 된다. 여기서, 상기 제1스페이서의 폭은 후속공정에서 형성될 원통전극의 두께를 결정하기 때문에, 상기 포토레지스트패턴의 측벽경사를 네거티브하도록 형성할 경우, 그 측벽에 형성되는 제1스페이서의 폭이 증가하게 되므로 결과적으로 원통전극의 두께가 증가하게 되어 커패시턴스를 더욱 증가시킬 수 있게 된다.
상기 제1스페이서를 형성하는 방법은, 상술한 바와 같이 포토레지스트를 플로우시켜 그 측면확산을 이용하는 방법이 있고, 제9a도에 도시한 바와 같이 포토레지스트패턴(60) 및 제1단차부(50a)의 측벽에 폴리머(polymer; 62)를 형성시킴으로써 제1스페이서(제9a도;62)를 형성하는 방법도 있다. 여기서, 상기 폴리머(62)를 형성하는 방법은, Cl2O2가스를 이용한 플라즈마방식으로 상기 도전층을 어느 정도 이방성식각함으로써 폴리머를 형성할 수도 있고, 결과물 전면에 CF4, CHF3및 Ar 가스를 이용한 플라즈마방식으로 이방성식각을 행함으로써 상기 도전층을 식각하지 않고서도 폴리머를 형성할 수도 있다.
또한, 제9b도에 도시한 바와 같이, 결과물 전면에, 200℃ 이하의 저온에서 증착할 수 있는 산화막, 예컨대 PE-TEOS(plasma Enhanced -Tetra Ethly Ortho Silicate) 또는 실란(silane)계 산화막을 증착한 후, 반응성이온식각(Reactive Ion Etching)방식으로 이방성식각함으로써 포토레지스트패턴(60) 및 제1단차부(50a)의 측벽에 상기 제1스페이서(제9b도; 64)를 형성할 수 있다.
상술한 포토레지스트 플로우방법 및 PE-TEOS 증착방법은 모두 250℃ 이하의 저온에서 형성시키는 것이고, 폴리머 형성방법은-사이클(heat-cycle)이 필요없기 때문에, 어느 방법을 사용하더라도-사이클을 상당이 감소시키게 되므로 고집적화되는 반도체장치에서의 트랜지스터 특성을 향상시킬 수 있다. 또한, 상술한 방법들을 적어도 1회 이상 반복함으로써 복수개의 원통전극을 용이하게 형성할 수 있다.
이어서, 제9도나 제9a도 또는 제9b도에서 설명한 방법과 같이 제1스페이서를 형성한 후, 상기 제1스페이서를 식각마스크로 하여 제1단차부(50a)를 갖는 상기 도전층을 500Å 정도로 이방성식각함으로써 상기 도전층에 제2단차부(50b)를 형성한다.
제10도를 참조하면, 상기 포토레지스트패턴(제9도의 참조부호 60) 및 제1스페이서(제9도의 60a, 제9a도의 62, 제9b도의 64)를 모두 제거한 후, 결과물 전면에, 예컨대 이산화실리콘(SiO2), 고온산화막(HTO)과 같은 산화막이나 실리콘나이트라이드(Si3N4)와 같은 질화막을 200Å~1,000Å 정도의 두께로 증착하여 제1물질층(점선으로 표시)을 형성한다.
여기서, 상기 제1물질층을 구성하는 물질은, 임의의 이방성식각에 대해 상기 도전층을 구성하는 물질과는 식각선택성(etchselectivity)이 좋은 물질로 사용하며, 그 두께는 상기 제1단차부의 높이(l) 및 폭(w) 보다 작은 두께로 형성하는 것이 공정 마진을 증가시킬 수 있다. 다음에, 상기 제1물질층을 이방성식각함으로써 상기 도전층의 제1단차부(50a) 및 제2단차부(50b)의 측벽에 제1물질층으로 된 제2스페이서(66)를 형성한다.
제11도를 참조하면, 상기 제2스페이서(66)를 식각마스크로 하여, 상기 도전층을, 가장 작은 도전층 두께(제10도의 참조부호 R) 만큼 이방성식각함으로써 내부(100a) 및 외부원통전극(100b)으로 이루어진 스토리지전극(100)을 형성한다.
제12도를 참조하면, 상기 제2스페이서(제11도의 참조부호 66) 및 스페이서층(제11도의 참조부호 44)을 제거하고, 결과물 전면에 ONO(Oxide/Nitride/Oxide) 또는 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 도포함으로써 유전체막(110)을 형성한다.
이어서, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 유전체막 전면에 증착하여 플레이트전극(120)을 형성함으로써, 상기 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 구성된 셀커패시터(C1,C2)를 완성한다.
이때, 상기 스페이서층은, 스토리지전극의 하부면까지 유효커패시터 면적으로 이용할 수 있도록 하기 위해 제공되었음을 알 수 있다.
상술한 제1실시예에 의하면, 고정단순화를 도모할 수 있고,-사이클이 상당히 감소하기 때문에 256Mb급으로 고집적화되는 반도체 메모리장치에 효과적으로 사용될 수 있다.
제13도 내지 제17도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제2실시예를 설명하기 위한 단면도들로서, 원통전극을 네겹으로 형성하는 방법을 제시하고 있다.
제13도를 참조하면, 제7도 내지 제9도에서 설명한 방법에 의해, 2,00Å~4000Å 정도의 두께를 갖는 도전층(제8도의 참조부호 50)이 형성된 결과물 전면에, 포토레지스트를 도포한 후 패터닝하여 제1포토레지스트패턴(60)을 형성하고, 상기 제1포토레지스트패턴을 식각마스크로 하여 도전층을 500Å 정도로 이방성식각함으로써 상기 도전층에 제1단차부(50a)를 형성한다.
이때, 상기 제1포토레지스트패턴(60)은, 상기 제1실시예에서와 같이, 그 측벽경사가 네거티브 하도록 형성되는 것이 바람직하다.
다음에, 상기 제1포토레지스트패턴(60)을 50℃~250℃ 정도의 온도에서 플루우(flow)시켜 포토레지스트가 타원모양을 이루면서 측면으로 확산되도록 함으로써 제2포토레지스트패턴(60a)를 형성한다. 이어서, 상기 제2포토스트 패턴을 식각마스크로 하여 도전층을 다시 500Å 정도로 이방성식각함으로써 상기 도전층에 제2단차부(50b)를 형성한다.
제14도를 참조하면, Cl2O2가스를 이용한 플라즈마방식으로 상기 도전층을 이방성식각함으로써 상기 제2포토레지스트패턴(60a) 및 제2단차부(50b)의 측벽에 식각부산물인 폴리머(62)를 형성한다. 이때, 상기 폴리머는, 결과물 전면에 CF4, CHF3및 Ar가스를 이용한 플라즈마방식으로 이방성식각을 행함으로써 상기 도전층을 식각하지 않고서도 형성할 수도 있다.
이어서, 상기 폴리머(62)를 식각마스크로 하여 상기 도전층을 다시 500Å 정도로 이방성식각함으로써 상기 도전층에 제3단차부(50c)를 형성한다.
제15도를 참조하면, 결과물 전면에, 예컨대 PE-TEOS(plasma Enhanced -Tetra Ethly Ortho Silicate) 또는 실란(silane)계 산화막을 200℃ 이하의 저온에서 증착하여 제1물질층(도시되지 않음)을 형성한 다음, 상기 제1물질층을 반응성이온식각(Reactive Ion Etching)방식으로 식각함으로써 상기 폴리머(62) 및 제3단차부(50c)의 측벽에 제1물질층으로 된 제1스페이서(64)를 형성한다. 이어서, 상기 제1스페이서(64)를 식각마스크로 하여 도전층을 다시 500Å 정도로 이방성식각함으로써 상기 도전층에 제4단차부(50d)를 형성한다.
제16도를 참조하면, 상기 제2포토레지스트패턴, 폴리머 및 제1스페이서를 모두 제거한 후, 결과물 전면에, 예컨대 산화막이나 질화막을 200Å~1,000Å 정도의 두께로 증착하여 제2물질층(도시되지 않음)을 형성한다. 여기서, 상기 제2물질층을 구성하는 물질은, 임의의 이방성식각에 대해 상기 도전층을 구성하는 물질과는 식각선택성이 좋은 물질로 사용한다. 다음에, 상기 제2물질층을 이방성식각함으로써 상기 도전층의 제1, 제2, 제3 및 제4단차부(50a, 50b, 50c, 50d)의 측벽에 제2물질층으로 된 제2스페이서(66)를 형성한다. 이어서, 상기 제2스페이서(66)를 식각마스크로 하여, 상기 도전층을, 가장 작은 도전층 두께만큼 이방성식각함으로써 네겹의 원통전극으로 이루어진 스토리지전극(100)을 형성한다.
제17도를 참조하면, 상기 제2스페이서 및 스페이서층을 제거하고, 결과물 전면에 ONO(Oxide/Nitride/Oxide) 또는 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 도포함으로써 유전체막(110)을 형성한다. 이어서, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 유전체막 전면에 증착함으로써 플레이트전극(120)을 형성한다.
상술한 제2실시예에 의하면, 용이한 공정으로 네겹으로 된 원통전극을 형성할 수 있으므로 상기 제1실시예에서 보다 더 큰 셀커패시턴스를 얻을 수 있다.
제18도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 다른 실시예에 의해 제조된 반도체 메모리장치의 사시도로서, 이중원통전극(100a,100b)의 내부에 여러개의 미세 트랜치(micro trench; 100d)들이 형성되어 있고, 상기 이중원통전극 및 트랜치는 하부전극(100c)에 의해 연결됨으로써 스토리지전극(S)을 구성하고 있다. 여기서, 상기 원통전극은 단일원통전극으로 형성될 수도 있음은 물론이다.
제19도 내지 제23도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제3실시예를 설명하기 위한 단면도들로서, 그 원통 내부에 여러개의 미세 트랜치가 형성되어 있는 단일원통형 스토리지전극을 형성함으로써 셀커패시턴스를 더욱 증가시킨 경우이다.
먼저 제19도를 참조하면, 제7도 내지 제8도에서 설명한 방법에 의해 소오스영역(14), 드레인영역(16) 및 게이트전극(18)을 구비한 트랜지스터와, 트랜지스터의 상기 소오스영역을 노출시키기 위한 콘택홀(제7도의 참조부호 h)을 형성한 후, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 2,000Å~4,000Å 정도의 두께로 증착하여 도전층(50)을 형성한다. 이어서, 임의의 이방성식각에 대해 상기 도전층을 구성하는 물질과는 식각선택성이 좋은 물질, 예컨대 산화물과 같은 물질을 상기 도전층 전면에 300Å~1,000Å 정도 이 두께로 도포하여 제1물질층(53)을 형성하고, 상기 제1물질층 전면에 반구모양의 그레인(Hemi-Spherical Grain)을 갖는 다결정실리콘층(이하 HSG층이라 칭함; 참조부호 55)을 형성한다.
이때, 상기 HSG층은 550℃, 1.0torr의 조건 또는 590℃, 1.0torr의 조건에서 형성될 수 있으며, 산화막 위에 HSG층을 형성할때 상기 HSG층을 구성하는 각 그레인들은 그 사이가 약간씩 벌어진 상태로 형성되기 때문에, 상기 HSG층(55) 사이로 상기 제1물질층(53)이 부분적으로 노출되게 된다.
이어서, 결과물 전면에 포토레지스트를 1.2㎛ 정도의 두께로 도포한 후, 패터닝함으로써 포토레지스터패턴(60)을 형성한다. 이때, 상기 포토레지스트패턴은 그 측벽경사가 네거티브하도록 형성되는 것이 바람직하다.
제20도를 참조하면, 상기 포토레지스트패턴(60)을 식각마스크로 하여 상기 HSG층(55) 및 제1물질층(53)을 차례로 이방성식각함으로써 상기 포토레지스트패턴(60)의 하부에만 상기 HSG층(55) 및 제1물질층(53)을 남긴다. 이어서, 결과물 전면에 CF4, CHF3및 Ar 가스를 이용한 플라즈마방식으로 이방성식각을 행함으로써 상기 포토레지스트패턴(60)의 측벽에 폴리머로 이루어진 제1스페이서(62)를 형성한다. 이때, 상기 제1스페이서를 형성하는 방법은, 제20a도에 도시한 바와 같이, 상기 포토레지스트패턴(60)을 50℃~250℃ 정도의 온도에서 플로우(flow)시켜 포토레지스트가 타원모양을 이루면서 측면으로 확산되도록 함으로써, 그 측면에 포토레지스트로 이루어진 제1스페이서(60a)를 형성할 수도 있다.
다음에, 상기 제1스페이서를 식각마스크로 하여 상기 도전층(50)을 500Å~1,000Å 정도로 이방성식각함으로써 도전층에 제1단차부(50a)를 형성한다.
제21도를 참조하면, 상기 포토레지스트패턴(제20도의 참조부호 60) 및 제1스페이서(제20도의 참조부호 62 또는 제20a도의 참조부호 60a)를 모두 제거한 다음, 결과물 전면에, 예컨대 산화막을 상기 제1단차부의 높이보다 작은 두께로 증착하여 제2물질층(점선으로 표시)을 형성한다. 여기서, 상기 제2물질층은 임의의 이방성식각에 대해 상기 제1물질층을 구성하는 물질과는 식각율이 비슷하고, 상기 도전층을 구성하는 물질과는 식각선택성이 좋은 물질로 사용한다. 이어서, 상기 제2물질층을 이방성식각함으로써 상기 도전층(50)의 제1단차부(50a)의 측벽에 제2물질층으로 된 제2스페이서(66)를 형성한다. 이때, 상기 제1물질층(53)은 제2물질층과 비슷한 식각율을 가지기 때문에, 상기 이방성식각시 HSG층을 통해 그 표면이 부분적으로 노출되어 있는 영역이 제거됨으로써 상기 HSG층 하부에 제1물질층패턴(53a)이 형성된다.
제22도를 참조하면, 상기 제2스페이서(66) 및 제1물질층패턴(53a)를 식각마스크로 하여, 상기 도전층을 가장 작은 도전층 두께(제21도의 참조부호 R)만큼 이방성식각하여 상기 도전층 및 HSG층을 식각함으로써 그 내부에 여러개의 미세 트랜치(100d)들을 갖는 단일원통전극(100a)으로 구성된 스토리지전극을 완성한다.
제23도를 참조하면, 상기 제2스페이서(제22도의 참조부호 66) 및 스페이서층(제22도의 참조부호 44)을 제거하고, 결과물 전면에 ONO(Oxide/Nitride/Oxide) 또는 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 도포함으로써 유전체막(110)을 형성한다.
이어서, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 유전체막 전면에 증착하여 플레이트전극(120)을 형성함으로써, 상기 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 구성된 셀커패시터(C1,C2)를 완성한다.
상술한 제3실시예에 의하면, 원통형 전극의 내부에 여러개의 미세 트랜치기 형성되어 있으므로 셀커패시턴스를 더욱 증가시킬 수 있다. 또한, 상기 제1스페이서를 형성하는 방법을 적어도 1회 이상 반복함으로써 원통전극 갯수를 용이하게 증가시킬 수 있다.
제24도 내지 제27도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법의 제4실시예를 설명하기 위한 단면도들로서, 그 원통 내부에 여러개의 미세 트랜치가 형성되어 있는 이중원통형 스토리지전극을 형성함으로써 셀커패시턴스를 더욱 증가시킨 경우이다.
제24도를 참조하면, 제19도에서 설명한 방법에 의해 상기 포토레지스트패턴(60)을 형성한 다음, 상기 포토레지스트패턴(60)을 식각마스크로 하여 상기 HSG층(55)을 이방성식각한 후, 계속해서 제1물질층(53) 및 도전층을 500Å 정도로 이방성식각함으로써 상기 도전층에 제1단차부(50a)를 형성하고, 상기 포토레지스트패턴(60)이 하부에만 상기 HSG층(55) 및 제1물질층(53)을 남긴다. 이어서, Cl2O2가스를 이용한 플라즈마방식으로 상기 도전층을 이방성식각함으로써 상기 포토레지스트패턴(60) 및 제1단차부(50b)의 측벽에 제1스페이서(62)를 형성한다. 이때, 상기 폴리머는, 제20도에서 설명한 방법과 같이, 결과물 전면에 CF4, CHF3및 Al 가스를 이용한 플라즈마방식으로 이방성식각을 행함으로써 상기 도전층을 식각하지 않고서도 형성할 수도 있다. 또한, 상기 제1스페이서는, 상기 포토레지스트패턴(60)을 50℃∼250℃ 정도의 온도에서 플로우(flow)시켜 포토레지스트가 타원모양을 이루면서 측면으로 확산되도록 함으로써 형성될 수도 있다.
다음에, 상기 제1스페이서(62)를 식각마스크로 하여 상기 도전층을 500Å 정도로 이방성식각함으로써 도전층에 제2단차부(50b)를 형성한다.
제25도를 참조하면, 상기 포토레지스트패턴(제24도의 참조부호 60) 및 제1스페이서(제24도의 참조부호 62)를 모두 제거한 다음, 결과물 전면에, 예컨대 산화막을 증착하여 제2물질층(점선으로 표시)을 형성한다. 여기서, 상기 제2물질층은 임의의 이방성식각에 대해 상기 제1물질층을 구성하는 물질과는 식각율이 비슷하고, 상기 도전층을 구성하는 물질과는 식각선택성이 좋은 물질로 사용하며, 그 두께는 상기 제1단차부의 높이(l) 및 폭(w)보다 작은 두께로 형성되어야 한다. 이어서, 상기 제2물질층을 이방성식각함으로써 상기 도전층의 제1 및 제2단차부(50a,50b)의 측벽에 제2물질층으로 된 제2스페이서(66)를 형성한다. 이때, 상기 제1물질층(53)은 제2물질층과 비슷한 식각율을 가지기 때문에, 상기 이방성식각시 HSG층을 통해 그 표면이 부분적으로 노출되어 있는 영역이 제검됨으로써 상기 HSG층 하부에 제1물질층패턴(53a)이 형성된다.
제26도를 참조하면, 상기 제2스페이서(66) 및 제1물질층패턴(53a)를 식각마스크로 하여, 상기 도전층을 가장 작은 도전층 두께만큼 이방성식각하여 상기 도전층 및 HSG층을 식각함으로써 그 내부에 여러개의 미세 트랜치(100d)를 갖는 이중원통전극(100a,100b)으로 구성된 스토리지전극을 완성한다.
제27도를 참조하면, 상기 제2스페이서 및 스페이서층을 제거하고, 결과물 전면에 ONO(Oxide/Nitride/Oxide) 또는 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 도포함으로써 유전체막(110)을 형성한다. 이어서, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 유전체막 전면에 증착함으로써 플레이트전극(120)을 형성한다.
상술한 제4실시예에 의하면, 그 내부에 여러개의 미세 트랜치가 형성되어 있는 이중원통형 전극을 형성함으로써 상술한 제3실시예의 방법보다 셀커패시턴스를 더욱 증가시킬 수 있다.
또한, 상기 제1스페이서를 형성하는 방법을 적어도 1회 이상 반복함으로써 외부의 원통전극 갯수를 용이하게 증가시킬 수 있다.
따라서, 본 발명의 방법에 의한 커패시터 제조방법에 의하면, 간단한 공정으로 고용량의 셀커패시턴스를 확보할 수 있으며, 힐-사이클을 크게 감소시키게 되므로 256Mb급으로 고집적화되는 반도체 메모리장치에 적용가능하다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함을 명백하다.

Claims (22)

  1. 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층을 이방성식각하여 상기 도전층에 적어도 둘 이상의 단차부를, 단위 셀의 중심으로부터 가장자리로 갈수록 점차 낮아지는 모양으로 형성하는 단계; 상기 단차부의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로하여 가장 작은 도전층의 두께만큼 상기 도전층을 이방성식각함으로써, 둘 이상의 실린더를 갖는 제1전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 스페이서는 상기 단차부의 높이 및 폭보다 작은 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  3. 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 제1물질층 및 반구모양의 그레인을 갖는 다결정실리콘층을 차례로 형성하는 단계; 다결정실리콘층이 형성된 결과물 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 하부에만 상기 다결정실리콘층과 제1물질층을 남기는 단계; 상기 도전층을 이방성식각하여 상기 도전층에 적어도 둘 이상의 단차부를 , 단위 셀의 중심으로부터 가장자리로 갈수록 점차 낮아지는 모양으로 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 단차부의 측벽에 스페이서를 형성함과 동시에, 상기 다결정실리콘층 하부에만 상기 제1물질층이 남도록 하는 단계; 상기 제1물질층 및 스페이서를 마스크로하여 가장 작은 도전층 두께만큼 상기 도전층을 이방성식각함으로써 둘 이상의 실린더를 갖는 제1전극을 형성하는 단계; 및 상기 스페이서 및 제1물질층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  4. 제3항에 있어서, 상기 포토레지스트 패턴은 그 측벽경사가 네거티브 하도록 형성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  5. 제3항에 있어서, 상기 스페이서는 상기 단차부의 높이 및 폭보다 작은 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 단차부를 형성하는 단계는, 상기 도전층 상에 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 마스크로 상기 도전층을 일정깊이 식각하여 제1단차부를 형성하는 단계; 상기 제1포토레지스트 패턴의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 마스크로하여 상기 도전층을 다시 이방성식각함으로써 상기 도전층에 제2단차부를 형성하는 단계; 및 상기 제1포토레지스트 패턴 및 제1스페이서를 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  7. 제1항에 있어서, 상기 단차부를 형성하는 단계는, 상기 도전층 상에 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 마스크로 하여 상기 도전층을 일정깊이 식각하여 상기 도전층에 제1단차부를 형성하는 단계; 상기 제1포토레지스트 패턴을 플로우시켜 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트패턴을 마스크로하여 상기 도전층을 일정깊이 식각하여 상기 도전층에 제2단차부를 형성하는 단계; 결과물 전면에 이방성식각을 행하여 상기 제2포토레지스트 패턴의 측벽에 식각부산물을 형성하는 단계; 상기 제2포토레지스트패턴 및 식각부산물을 마스크로하여 상기 도전층을 일정깊이 식각하여 제3단차부를 형성하는 단계; 상기 식각부산물의 측벽에 제2스페이서를 형성하는 단계; 상기 제2포토레지스트 패턴, 식각부산물 및 제2스페이서를 마스크로 상기 도전층을 일정깊이 식각하여 제4단차부를 형성하는 단계; 및 상기 제2포토레지스트 패턴, 식각 부산물 및 제2스페이서를 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  8. 제3항에 있어서, 상기 단차부를 형성하는 단계는, 상기 포토레지스트 패턴의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 마스크로하여 상기 도전층을 일정깊이 이방성식각하여 상기 도전층에 제1단차부를 형성하는 단계; 및 상기 제1스페이서를 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  9. 제3항에 있어서, 상기 단차부를 형성하는 단계는, 상기 포토레지스트 패턴을 마스크로하여 상기 다결정실리콘층, 제1물질층 및 도전층을 이방성식각하여 상기 도전층에 제1단차부를 형성함과 동시에, 상기 포토레지스트 패턴의 하부에만 상기 다결정실리콘과 제1물질층을 남기는 단계; 상기 포토레지스트 패턴의 측벽에 제2스페이서를 형성하는 단계; 상기 제2스페이서를 마스크로하여 상기 도전층을 일정깊이 식각하여 상기 도전층에 제2단차부를 형성하는 단계; 및 상기 제2스페이서를 제거하는 단계로 이루어진 것을 특징으로 하는 하는 반도체 메모리장치의 커패시터 제조방법.
  10. 제6항에 있어서, 상기 제1스페이서를 형성하는 단계를 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  11. 제6항 및 제7항 중의 어느 한 항에 있어서, 상기 제1포토레지스트 패턴은 그 측벽경사가 네거티브하도로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  12. 제6항에 있어서, 상기 제1스페이서를 형성하는 방법은 상기 제1포토레지스트 패턴을 플로우시켜 그 측면으로 확산되도록 함으로써 제1포토레지스트로 된 제1스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  13. 제12항에 있어서, 상기 제1포토레지스트 패턴을 플로우시키는 온도는 50℃~250℃ 정도인 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  14. 제6항에 있어서, 상기 제1스페이서를 형성하는 방법은, 상기 결과물 전면에 이방성식각을 행하여 제1포토레지스트 패턴 및 제1단차부의 측벽에 식각 부산물을 형성함으로써 상기 제1스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  15. 제14항에 있어서, 상기 식각부산물을 형성하는 이방성식각은 CF4,CHF3및 Ar 가스를 이용한 플라즈마 방식에 의해 행하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 식각부산물을 형성하는 이방성식각은 Cl2O2가스를 이용한 플라즈마 방식에 의해 행하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  17. 제6항 및 제7항 중의 어느 한항에 있어서, 상기 제1 및 제2스페이서를 형성하는 방법은, 결과물 전면에 제1물질층을 형성한 후 이방성식각함으로써 제1물질층으로 된 상기 제1 및 제2스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  18. 제17항에 있어서, 상기 제1물질층을 구성하는 물질로, 저온증착이 가능한 산화막을 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  19. 제18항에 있어서, 상기 산화막으로 PE-TEOS계 산화막 및 실란계 산화막 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  20. 제8항 및 제9항 중의 어느 한항에 있어서, 상기 제1 및 제2스페이서를 형성하는 단계를 적어도 1회 이상 실시하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  21. 제8 및 제9항 중의 어느 한항에 있어서, 상기 제1 및 제2스페이서를 형성하는 방법은, 결과물에 대해 이방성식각을 행하여 상기 포토레지스트 패턴 및 제1단차부의 측벽에 식각부산물을 형성함으로써 상기 제1 및 제2스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  22. 제8항 및 제9항 중의 어느 한항에 있어서, 상기 제1 및 제2스페이서를 형성하는 방법은, 상기 포토레지스트 패턴을 플로우시켜 그 측면으로 확산되도록 함으로써 포토레지스트로 된 상기 제1 및 제2스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
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