KR100674970B1 - 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 - Google Patents

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Abstract

이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 패터닝 대상층 및 이격 거리에 비해 선폭이 작은 라인(line) 패턴의 제1하드 마스크들을 형성한다. 제1하드 마스크들의 측부를 덮는 제1스페이서층 및 제2스페이서층을 형성하고, 스페이서 식각하여 제1하드 마스크의 측부에 스페이서 패턴 형태의 제2하드 마스크를 형성한다. 제1하드 마스크와 상기 제2하드 마스크 사이에 존재하는 제1스페이서층 부분을 선택적으로 제거한다. 제1 및 제2하드 마스크를 식각 마스크로 패터닝 대상층을 선택적으로 식각하여 미세 패턴을 형성한다.
미세 패턴, 이중 스페이서, 하드 마스크, 라인 및 스페이스 패턴, 트리밍

Description

이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법{Method for fabricating small pitch patterns by using double spacers}
도 1 내지 도 8은 본 발명의 실시예에 따른 이중 스페이서들을 이용한 미세 피치의 패턴을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9 및 도 10은 본 발명의 실시예에 따른 미세 선폭의 포토레지스트 패턴을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11 및 도 12는 본 발명의 실시예에 따른 미세 선폭의 제1하드 마스크를 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13 및 도 14는 본 발명의 실시예에 따른 미세 선폭의 제1하드 마스크를 형성하는 다른 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 15 내지 도 17은 본 발명의 실시예에 따른 미세 선폭의 제1하드 마스크를 다마신 기법을 이용하여 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 18 내지 도 20은 본 발명의 실시예에 따른 식각 종료층을 도입하는 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 21 내지 도 23은 본 발명의 실시예에 따른 미세 피치 패턴 형성 방법의 평탄화 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 24 내지 도 30은 본 발명의 실시예에 따른 이중층 구조의 하드 마스크들을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 31 및 32는 본 발명의 실시예에 따른 제2하드 마스크 트리밍 과정을 설명하기 위해서 개략적으로 도시한 평면도 및 단면도이다.
도 33 및 도 34는 본 발명의 실시예에 따른 다양한 피치의 패턴들을 함께 형성하는 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 이중 스페이서들(double spacers)을 이용한 미세 피치의 패턴(small pitch patterns) 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소함에 따라, 반도체 소자를 구성하는 데 요구되는 패턴의 최소 피치(minimum pitch)도 크게 감소하고 있다. 그런데, 이러한 디자인 룰의 감소에 비해, 패턴을 구현하는 데 사용될 리소그래피(lithography) 과정의 해상도의 증가는 크게 증가되지 못하고 있다.
대략 50㎚급의 미세 피치 패턴 형성을 위한 리소그래피 과정으로, 193㎚ 파장대의 ArF 광원을 이용하는 ArF 이머전 리소그래피(immersion lithography) 과정이 고려될 수 있다. 또한, 파장이 더 짧은 153㎚ 파장대의 F2 엑사이머 레이저 (excimer laser)를 사용하는 리소그래피 과정이 고려될 수 있다. 그러나, 이러한 리소그래피 과정은 아직 개발 중이며, 실제 패턴 형성에 이용되기는 아직 어렵다.
따라서, 보다 긴 파장대의 광원을 이용하는 리소그래피 기술, 예컨대, 248㎚ 파장대의 KrF 엑사이머 레이저를 광원으로 이용하는 리소그래피 기술을 이용하면서도, 보다 미세한 피치의 패턴, 예컨대, 대략 50㎚ 이하 피치의 패턴을 형성하는 기술의 개발이 요구되고 있다. 특히, 라인 및 스페이스(line & space) 형태의 반복되는 미세 패턴들을 현재 일반화된 248㎚ 파장대의 KrF 엑사이머 레이저를 광원으로 이용하는 리소그래피 기술을 이용하여 형성할 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자를 제조할 때, 보다 긴 파장대의 광원을 이용하는 리소그래피 기술을 이용하면서도, 보다 미세한 피치의 패턴들을 형성할 수 있는 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 패터닝 대상층을 형성하는 단계, 상기 패터닝 대상층 상에 이격 거리에 비해 선폭이 작은 라인(line) 패턴의 제1하드 마스크들을 형성하는 단계, 상기 제1하드 마스크들의 측부를 덮는 제1스페이서층을 형성하는 단계, 상기 제1스페이서층 상에 상기 제1스페이서층과 식각 선택비를 가지는 제2스페이서층을 형성하는 단계, 상기 제2스페이서층을 스페이서 식각하여 상기 제1하드 마스크의 측부에 스페이서 패턴 형태의 제2하드 마스크를 형성하는 단계, 상기 제1하드 마스크와 상기 제2하드 마스크 사이에 존재하는 상기 제1스페이서층 부분을 선택적으로 제거하는 단계, 및 상기 제1 및 제2하드 마스크를 식각 마스크로 상기 패터닝 대상층을 선택적으로 식각하여 미세 패턴을 형성하는 단계를 포함하는 미세 피치의 패턴 형성 방법을 제시한다.
여기서, 상기 제1 및 제2스페이서층들을 형성하는 단계를 다수 번 더 반복하는 단계를 더 수행할 수 있다.
본 발명에 따르면, 반도체 소자를 제조할 때, 보다 긴 파장대의 광원을 이용하는 리소그래피 기술을 이용하면서도, 보다 미세한 피치의 패턴들을 형성할 수 있는 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예들에서는 미세 라인 패턴(small line pattern)에 이중 스페이서(double spacers)를 위한 이중층들을 미세 라인 패턴의 측벽을 덮게 증착한 후, 제2스페이서층에 제1스페이서 식각(spacer etch) 공정을 진행하여 측벽 스페이서를 형성하는 기술을 제시한다. 이중층들은 미세 라인 패턴의 측벽을 덮게 연장되어 측방향으로 마치 스페이서가 부착된 형태가 되도록 증착된다.
그리고, 제1스페이서에 의해 노출된 하부의 제2스페이서층을 하부의 미세 라인패턴 및 제1스페이서를 마스크로 에치 백(etch-back) 또는 스페이서 식각 공정을 진행하여, 3개의 라인 패턴들을 형성한다. 이에 따라, 초기의 미세 라인 패턴의 피치에 비해 1/3 피치의 패턴들을 형성하게 된다.
이러한 본 발명의 실시예들은 상대적으로 긴 248㎚ 파장대의 KrF 엑사이머 레이저를 광원으로 이용하여, 대략 45㎚ 피치의 라인 및 스페이스 패턴(line & space pattern)을 제조할 수 있다. 즉, 보다 열악한 해상도의 리소그래피 기술을 이용하여 보다 미세한 피치의 패턴들을 형성할 수 있다. 따라서, 대략 45㎚ 피치의 라인 및 스페이스 패턴을 형성하는 데 요구될 것으로 예측되는 대략 153㎚ 파장대의 F2 엑사이머 레이저 광원을 사용하거나 또는 193㎚ ArF 이머전 리소그래피(immersion lithography) 기술을 이용하지 않고서도, 미세한 피치의 패턴의 제조가 가능하다.
도 1 내지 도 8은 본 발명의 실시예에 따른 이중 스페이서들을 이용한 미세 피치의 패턴을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100), 예컨대, 실리콘 기판 상에 하부층(200)을 형성하고, 하부층(200) 상에 패터닝 대상층(300)을 형성한다. 패터닝 대상층(300)은 본 발명의 실시예에서 구현하고자하는 미세 피치의 패턴을 이루는 층으로 이해될 수 있다.
예컨대, 패터닝 대상층(300)은 실제 반도체 소자를 구성하는 게이트(gate) 또는 비트 라인(bit line), 액티브 패턴(active pattern) 등과 같은 패턴을 위한 층일 수 있다. 예컨대, 액티브 패턴을 위한 층일 경우 패터닝 대상층(300)은 반도체 기판 자체일 수 있으며, 게이트를 위한 층일 경우, 도전성 다결정질 실리콘(poly silicon)의 층, 텅스텐(W)층, 또는 텅스텐 실리사이드(tungsten silicide)층과 같은 도전층 또는 금속층일 수 있다. 또는, 비트 라인을 위한 층일 경우, 텅스텐 또는 알루미늄(Al)과 같은 금속층일 수 있다.
또는, 패터닝 대상층(300)은 실제 반도체 소자를 구성하는 패턴을 패터닝하기 위한 하드 마스크(hard mask) 또는 형틀 또는 다마신 패턴(damascene pattern) 등과 같은 패턴을 위한 층일 수 있다. 예컨대, 열산화층(thermal oxide layer), 화학기상증착(CVD: Chemical Vapor Deposition) 산화층, 고밀도 플라즈마(HDP) 산화층, 또는, USG, SOG, Fox 등과 같은 산화물의 층일 수 있다. 또는, SiON, SiN, SiBN, BN 등과 같은 질화물의 층일 수 있다. 또한, 패터닝 대상층(300)은 고 유전 상수 k 물질의 층일 수 있다.
이러한 패터닝 대상층(300)이 하드 마스크를 위해 도입된 층일 경우, 패터닝 대상층(300) 아래에 도입된 하부층(200)은 패터닝 대상층(300)으로부터 패터닝되는 하드 마스크에 의해 형상이 패터닝될 층, 예컨대, 다결정질 실리콘층, 텅스텐층 또는 텅스텐 실리사이드층, 알루미늄층 등과 같은 도전층일 수 있다.
패터닝 대상층(300) 상에 패터닝 대상층(300)과 식각 선택비를 가지는 물질을 포함하는 층으로서 제1하드 마스크층(first hard mask: 400)을 형성한다. 제1하드 마스크층(400)은 실질적으로 하부의 패터닝 대상층(300)을 패터닝하는 식각 과 정에서 하드 마스크의 일부로 이용될 패턴을 형성하기 위한 층으로 이해될 수 있다. 따라서, 제1하드 마스크층(400)은 하부의 패터닝 대상층(300)과 식각 선택비를 가질 수 있는 물질 또는 하부의 패터닝 대상층(300)과 다른 물질로 형성될 수 있다.
제1하드 마스크층(400) 상에 제1하드 마스크층(400)을 패터닝하기 위한 제1포토레지스트 패턴(550)을 리소그래피 과정을 이용하여 형성한다. 예컨대, 제1하드 마스크층(400) 상에 반사 방지층(ARC: 510)을 형성하고, 포토레지스트층을 도포한 후 노광 및 현상하여 제1포토레지스트 패턴(550)을 형성한다. 이때, 제1포토레지스트 패턴(550)은 그 선폭(w)이 이웃하는 다른 제1포토레지스트 패턴(550)과의 이격 거리(d) 보다 작게 형성한다. 실질적으로, 이격 거리(d)는 선폭(w)에 비해 적어도 5배 정도일 수 있다. 경우에 따라 이러한 이격 거리(d)는 선폭(w)과 대등하거나 또는 더 클 수도 있다.
제1포토레지스트 패턴(550)의 선폭(w)은 바람직하게 형성하고자 하는 미세 피치의 패턴의 선폭과 대등한 크기로 형성될 수 있다. 이를 위해, 노광 및 현상 공정이후에 현상된 포토레지스트 패턴을 트리밍(trimming)하는 과정이 수행될 수 있다. 그럼에도 불구하고, 제1포토레지스트 패턴(550)들 간의 이격 거리(d)가 상술한 바와 같이 충분히 크기 때문에, 선폭(w)이 50㎚급 이하 예컨대 대략 20㎚ 내지 30㎚ 정도일지라도, KrF 리소그래피 등과 같이 상대적으로 낮은 해상도의 리소그래피 과정으로도 제1포토레지스트 패턴(550)을 형성하는 것이 가능하다.
도 2를 참조하면, 제1포토레지스트 패턴(550)을 식각 마스크로 하부의 제1하 드 마스크층(400)을 선택적으로 이방성 식각하여 패터닝한다. 이에 따라, 제1포토레지스트 패턴(550)의 선폭(w)과 대등한 선폭을 가지는 패턴의 제1하드 마스크(401)가 형성된다.
이때, 선택적 식각은 제1하드 마스크(401)의 선폭이 제1포토레지스트 패턴(550)의 선폭(w)에 비해 좁은 선폭을 가지도록 습식 식각 또는 등방성 식각이 포함되도록 수행될 수도 있다. 또한, 도 1 및 도 2에서 제시된 바와 같은 제1포토레지스트 패턴(550)을 이용하지 않고 다마신 기법을 이용하여 좁은 선폭, 예컨대, 대략 50㎚급 이하의 선폭을 가지도록 제1하드 마스크(401)를 패터닝할 수도 있다.
도 3을 참조하면, 제1하드 마스크(401)들 상을 덮고 측벽을 덮게 연장되는 스페이서층들(600, 700)을 순차적으로 증착한다. 이때, 하부의 제1스페이서층(600)과 상부의 제2스페이서층(700)은 상호간에 식각 선택비를 가지도록 서로 다른 물질로 형성될 수 있다. 예컨대, 제1스페이서층(600)은 실리콘 산화물 계열로 형성될 수 있으며, 제2스페이서층(700)은 실리콘 질화물 계열 또는 다결정질 실리콘 계열로 형성될 수 있다.
이때, 제1스페이서층(600)과 제2스페이서층(700)은 상호 간에 대등한 두께를 가지게 형성될 수 있다. 또한, 제1스페이서층(600)과 제2스페이서층(700)은 제1하드 마스크(401)의 측벽에 부착되는 부분의 폭이 제1하드 마스크(401)의 폭과 대등한 폭을 가지도록 형성될 수 있다.
이때, 제2스페이서층(700)은 후속 과정에서 패터닝 대상층(300)에 대해서 하드 마스크 역할을 하는 패턴을 위한 층이므로, 제2스페이서층(700)은 패터닝 대상 층(300)과 식각 선택비를 구현할 수 있는 물질로 형성될 수 있다. 이때, 제2스페이서층(700)은 제1하드 마스크(401)와 대등한 물질로 형성될 수 있다. 한편, 제1스페이서층(600)은 패터닝 대상층(300)과 대등한 물질로 형성되어도 무방하다. 그럼에도 불구하고, 제1스페이서층(600)은 패터닝 대상층(300)과 식각 선택비를 구현할 수 있는 물질로 형성될 경우, 후속되는 식각 과정에서 패터닝 대상층(300)에의 침해를 보다 더 방지할 수 있는 장점이 있다.
도 4를 참조하면, 제2스페이서층(700)을 스페이서 식각, 예컨대, 이방성 건식 식각하여 제1하드 마스크(401)의 측부에 제1스페이서층(600)을 사이에 개재하며 부착되는 스페이서 형태로 패터닝된 제2하드 마스크(701)를 형성한다. 이때, 스페이서 식각은 하부의 제1스페이서층(600)에 대해 식각 선택비를 가지게 수행되는 것이 바람직하다. 이러한 스페이서 식각은 하부의 제1스페이서층(600)의 일부가 노출되어 스페이서 형태의 제2하드 마스크(701)들이 제1하드 마스크(401)와 제1스페이서층(600)을 사이에 두고 병립되도록 수행된다.
이러한 스페이서 식각에 의해 스페이서 형태로 패터닝된 제2하드 마스크(701)는 마주보는 두 제2하드 마스크(701)들 사이의 이격 간격이 제2하드 마스크(701)의 선폭과 대등하거나 또는 제1스페이서층(600)의 제1하드 마스크(401)의 측벽에 부착된 부분의 선폭과 대등한 것이 바람직하다.
도 5 및 도 6을 참조하면, 노출된 제1스페이서층(600)을 스페이서 식각, 예컨대, 이방성 건식 식각하여 선택적으로 식각 제거한다. 선택적 식각이 수행됨에 따라, 제1스페이서층(600) 하부의 제1하드 마스크(401)가 도 5에 제시된 바와 같이 노출되게 된다. 제1 및 제2하드 마스크들(401, 701)은 바람직하게 제1스페이서층(600)과 식각 선택비를 가지게 구성되었으므로, 선택적 식각 시 식각 마스크로 작용하게 된다.
선택적 식각이 계속됨에 따라, 제1 및 제2하드 마스크들(401, 701) 사이에 위치하는 제1스페이서층(600) 부분은 선택적으로 식각 제거되고, 하부의 패터닝 대상층(300)의 표면이 노출되게 된다. 이러한 선택적 식각은 바람직하게 이방성 건식 식각으로 진행될 수 있으므로, 도 6에 제시된 바와 같이 제2하드 마스크(701)의 하부에 제1스페이서층 패턴(601)이 잔류할 수 있다.
이와 같이 패터닝 대상층(300) 상에는 제1하드 마스크(401)들 사이에 두 개의 제2하드 마스크(701)가 형성되게 된다. 이때, 제1하드 마스크(401)와 제2하드 마스크(701)는 상호 간에 대등한 선폭으로 형성될 수 있고, 하드 마스크들(401, 701) 사이의 이격 간격 또한 대등한 선폭으로 형성될 수 있다. 하드 마스크들(401, 701)의 최소 피치는 도 2에 제시된 바와 같은 초기의 제1하드 마스크(401)의 피치에 비해 대략 1/3배 정도로 미세하게 축소되게 된다.
이러한 결과는 일반적인 리소그래피 과정에 의해 형성될 수 있는 패턴의 피치에 비해 적어도 1/3배 정도 축소된 피치의 패턴들을 구현할 수 있는 것으로 해석될 수 있다. 따라서, 보다 값싼 공정 또는 상대적으로 낮은 해상도의 리소그래피 공정을 채용하면서도, 보다 비싼 공정 또는 상대적으로 높은 해상도의 리소그래피 공정을 채용할 경우 얻어질 수 있는 미세한 피치의 패턴들을 패터닝할 수 있다. 예컨대, KrF 리소그래피 과정으로도 ArF 리소그래피 과정에서 얻어지는 효과를 구현 할 수 있다.
도 7을 참조하면, 하드 마스크들(401, 701)에 의해 노출된 하부의 패터닝 대상층(300) 부분을 선택적으로 식각한다. 이에 따라, 미세 패턴(301)이 형성되게 된다. 이러한 미세 패턴(301)은 라인 및 스페이스 형태의 반복된 패턴일 수 있다.
도 8을 참조하면, 하드 마스크들(401, 701) 및 하부의 제1스페이서층 패턴(601)을 선택적으로 제거하여 패터닝 대상층의 미세 패턴(301)을 완성한다. 미세 패턴(301)은 반도체 소자를 구성하는 게이트 또는 비트 라인일 수 있고, 또는 이러한 반도체 소자를 구성하는 패턴을 패터닝하기 위한 다른 하드 마스크 또는 형틀, 다마신 패턴 등으로 사용될 패턴일 수 있다.
이제까지 설명한 실시예에서 제1하드 마스크(401)는 도 1에 제시된 바와 같이 미세한 선폭(w)을 가지는 제1포토레지스트 패턴(550)에 의해 패터닝되고 있다. 이러한 제1하드 마스크(401)는 이러한 방법 이외에 여러 다양한 방법으로 미세한 패턴으로 형성될 수 있다.
도 9 및 도 10은 본 발명의 실시예에 따른 미세 선폭의 포토레지스트 패턴을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9 및 도 10을 참조하면, 도 1에 제시된 바와 같은 미세 선폭의 제1포토레지스트 패턴(550)은 노광 및 현상 과정에 의해 직접적으로 형성될 수도 있으나, 보다 미세한 선폭을 가지도록 하기 위해 포토레지스트(PR) 트리밍(trimming)이 추가될 수 있다.
도 9를 참조하면, 제1하드 마스크층(400) 상에 리소그래피 과정을 수행하여, 예컨대, PR을 도포하고 PR을 노광 및 현상하여 제1포토레지스트 제1패턴(551)을 형성할 수 있다. 이후에, 도 10에 제시된 바와 같이 형성된 제1포토레지스트 제1패턴(551)을 PR 트리밍하여 제1포토레지스트 제1패턴(551)의 선폭을 보다 미세하게 줄여 제1포토레지스트 패턴(550)을 형성할 수 있다. 예컨대, 제1포토레지스트 제1패턴(551)에 자외선을 조사하거나 또는 가열 또는 등방성 식각하여 상기 제1포토레지스트 제1패턴(551)의 선폭이 보다 더 줄어들게 할 수 있다.
이와 같이 형성된 제1포토레지스트 패턴(550)을 이용하여 도 2에 제시된 바와 같은 제1하드 마스크(401)의 패터닝을 수행할 수 있다.
한편, 제1하드 마스크(401)의 산화(oxidation) 과정을 도입하여 제1하드 마스크(401)의 선폭을 보다 더 줄일 수 있다.
도 11 및 도 12는 본 발명의 실시예에 따른 미세 선폭의 제1하드 마스크를 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11을 참조하면, 리소그래피 과정 및 식각 과정을 통해 제1하드 마스크 제1패턴(410)을 형성한다. 이후에, 도 12에 제시된 바와 같이 제1하드 마스크 제1패턴(410) 상에 제1스페이서층(610)을 형성하되, 제1스페이서층(610)을 형성하는 과정 중에 제1하드 마스크 제1패턴(410)이 산화되도록 한다. 이에 따라, 제1하드 마스크 제1패턴(410)에 비해 선폭이 줄어든 제1하드 마스크(401)를 형성하며, 제1하드 마스크(401) 상에 바람직하게 산화물을 포함하는 제1스페이서층(610)이 형성된다.
이러한 과정은 제1스페이서층(610)을 예컨대 실리콘 산화물과 같은 산화물 계열의 층으로 형성할 때, 제1하드 마스크 제1패턴(410)에 산화가 발생할 수 있도록 고온 산화 조건으로 제1스페이서층(610)을 형성함으로써 수행될 수 있다. 따라서, 제1하드 마스크 제1패턴(410)은 산화될 수 있는 물질, 예컨대, 다결정질 실리콘이나 또는 실리콘 질화물 등을 포함하여 형성될 수 있다.
한편, 제1하드 마스크(도 2의 401)를 패터닝하는 식각 과정에서 등방성 식각을 이용함으로써, 패터닝되는 제1하드 마스크(401)의 선폭을 보다 더 줄일 수 있다. 실질적으로 제1스페이서층(610)은 제1하드 마스크 제1패턴(410)의 일부가 산화된 산화층(411)을 포함하게 형성되게 된다.
도 13 및 도 14는 본 발명의 실시예에 따른 미세 선폭의 제1하드 마스크를 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13 및 도 14를 참조하면, 제1하드 마스크층(400) 상에 제2포토레지스트 패턴(560)을 마치 도 1에서와 같이 형성한다. 이후에, 제2포토레지스트 패턴(560)을 식각 마스크로 이용하여 노출된 제1하드 마스크층(400) 부분을 선택적으로 식각하되, 등방성 식각이 포함되도록 하여 패터닝되는 제1하드 마스크(401)의 선폭이 제2포토레지스트 패턴(560)의 선폭보다 작아지도록 할 수 있다.
한편, 제1하드 마스크(도 2의 401)는 다마신 패턴을 이용한 다마신 기법으로 패터닝될 수 있다.
도 15 내지 도 17은 본 발명의 실시예에 따른 미세 선폭의 제1하드 마스크를 다마신 기법을 이용하여 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 15를 참조하면, 패터닝 대상층(300) 상에 다마신 패턴을 위한 형틀층(800)을 형성한다. 이러한 형틀층(800)은 실리콘 산화물 등과 같은 절연 물질을 포함하여 형성될 수 있다. 이후에, 형틀층(800) 상에 제3포토레지스트 패턴(570)을 형성한다.
도 16을 참조하면, 제3포토레지스트 패턴(570)을 식각 마스크로 형틀층(800)을 패턴닝하여 다마신 패턴으로서의 형틀(801)을 형성한다. 형틀(801)은 라인 형태의 홈(803)을 가지게 형성될 수 있다.
도 17을 참조하면, 형틀(801)의 홈(803)을 채우든 층을 증착한 후, 전면 에치-백 또는 화학기계적연마(CMP)하여 홈(803)에 의해 패턴 형상이 부여되는 제1하드 마스크(401)를 형성한다. 이때, 홈(803)의 측벽에 스페이서 등을 더 부착함으로써, 홈(803)의 열린 선폭을 줄일 수 있고, 이에 따라, 홈(803)을 채우는 제1하드 마스크(401)의 선폭 또한 더 미세하게 줄일 수 있다.
한편, 본 발명의 실시예에서 도 5 및 도 6에 제시된 바와 같이 제1스페이서층(601)을 식각하여 패터닝 대상층(300)을 노출하는 식각 과정이나, 도 7에 제시된 바와 같은 미세 패턴(301) 형성 과정에서 하부층의 침해를 방지하기 위해 식각을 종료할 식각 종료층을 도입할 수 있다.
도 18 내지 도 20은 본 발명의 실시예에 따른 식각 종료층을 도입하는 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 18을 참조하면, 하부층(200)과 패터닝 대상층(300) 사이의 계면에 제1식각 종료층(910)을 더 도입할 수 있다. 이러한 제1식각 종료층(910)은 패터닝 대상 층(300)과 식각 선택비를 가지는 물질로 형성될 수 있다.
또한, 패터닝 대상층(300) 상에 제2식각 종료층(950)을 더 도입할 수 있다. 이러한 제2식각 종료층(950)은 제1하드 마스크(401)를 위한 제1하드 마스크층(도 1의 400)과 식각 선택비를 가지는 물질로 형성될 수 있으며, 또한, 제1스페이서층(600)과 식각 선택비를 가지는 물질로 형성될 수 있다.
이에 따라, 도 2에 제시된 바와 같이 제1하드 마스크층(400)이 제1하드 마스크(401)로 패터닝될 때 수행되는 식각 과정에서, 이러한 식각 과정은 제2식각 종료층(950) 상에서 종료될 수 있다. 이에 따라, 패터닝 대상층(300)이 이러한 식각 과정에 의해 침해되는 것을 효과적으로 방지할 수 있다.
또한, 도 18 및 도 19에 제시된 바와 같이 제1스페이서층(600)이 선택적으로 식각되어 제거될 때, 이러한 선택적 식각은 제2식각 종료층(950) 상에서 종료될 수 있다. 이에 따라, 이러한 선택적 식각에 의해 하부의 패터닝 대상층(300)에 침해가 발생되는 것을 효과적으로 방지할 수 있다.
도 20을 참조하면, 하드 마스크들(401, 701)을 식각 마스크로 이용하여 패터닝 대상층(300)을 패터닝하는 선택적 식각 과정은 제1식각 종료층(910)에 의해 종료될 수 있다. 이에 따라, 제1식각 종료층(910) 하부의 하부층(200)이 미세 패턴(301)의 형성을 위해 수행되는 식각 과정으로부터 보호될 수 있다.
이러한 제1 또는 제2식각 종료층들(910, 950)은 실리콘산질화막(SiON layer)을 포함하여 형성될 수 있다.
한편, 본 발명의 실시예에 따른 미세 피치 패턴 형성 방법은 평탄화 과정을 포함하여 수행될 수 있다.
도 21 내지 도 23은 본 발명의 실시예에 따른 미세 피치 패턴 형성 방법의 평탄화 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 21을 참조하면, 도 4에 제시된 바와 같이 제2하드 마스크(701)를 위한 스페이서 식각을 수행한 후, 스페이서 형태의 제2하드 마스크(701)들 사이의 갭(gap)을 메우는 희생층(650)을 형성할 수 있다. 이러한 희생층(650)은 제1스페이서층(600)을 이루는 물질과 대등한 물질을 포함하여 형성되거나 또는 제1스페이서층(600)과 함께 식각될 수 있는 물질로 형성될 수 있다. 이러한 희생층(650)은 제2하드 마스크(701)와는 식각 선택비를 가지는 물질, 예컨대, SOG, Fox, TOSZ 등과 같은 산화물 계열의 절연물을 증착하여 형성될 수 있다.
도 22를 참조하면, 희생층(650)을 증착한 후 희생층(650)의 전면을 에치-백하거나 또는 CMP하여 평탄화한다. 이러한 평탄화 과정은 적어도 제2하드 마스크(701)의 상측 표면이 노출되도록 수행될 수 있다. 그럼에도 불구하고, 이러한 평탄화하는 과정은 하부의 제1하드 마스크(401)의 상측 표면을 노출할 때까지 또는 그 이하에까지 평탄화가 진행되게 수행될 수도 있다. 또는 제1하드 마스크(401)이 일부 평탄화되도록 평탄화 과정을 수행할 수 있다. 이에 따라, 제2하드 마스크(701)의 높이와 제1하드 마스크(401)의 높이가 대등한 수준으로 될 수 있다.
도 23을 참조하면, 도 5 및 도 6을 참조하여 설명한 바와 마찬가지로, 하드 마스크들(401, 701)을 식각 마스크로 이용하여 그들 사이의 제1스페이서층(600) 및 희생층(650) 부분을 선택적으로 식각 제거한다.
이와 같이 희생층(650)을 도입하고 평탄화 과정을 도입할 경우, 도 5에 제시된 바와 같이 제2하드 마스크(701) 사이에 노출되는 하부의 패터닝 대상층(300) 부분이 제1스페이서층(600)을 제거하는 과정에서 침해되는 것을 효과적으로 방지할 수 있다.
한편, 도 6에 제시된 바와 같은 제1하드 마스크(401)의 하부에 별도의 다른 하부층 패턴이 더 포함되게 할 수 있다. 즉, 제1하드 마스크(401)가 실질적으로 제2하드 마스크(701) 및 제1스페이서층 패턴(601)의 구조와 같이 이중층 구조를 가지도록 형성되도록 할 수 있다.
도 24 내지 도 30은 본 발명의 실시예에 따른 이중층 구조의 하드 마스크들을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 24를 참조하면, 도 1을 인용하여 설명한 바와 마찬가지로 형성된 패터닝 대상층(300)과 제1하드 마스크층(400)의 계면에 제1하드 마스크층(400)과 다른 제3하드 마스크층(670)을 도입할 수 있다. 제3하드 마스크층(670)은 도 3에 제시된 바와 같이 형성되는 제1스페이서층(600)과 대등한 물질 또는 대등한 계열의 절연 물질을 포함하여 형성될 수 있다. 이때, 제3하드 마스크층(670)은 제1스페이서층(600)과 대등한 두께로 형성될 수 있다. 이후에, 도 1에 제시된 바와 마찬가지로 제1포토레지스트 패턴(550)을 제1하드 마스크층(400) 상에 형성한다.
도 25를 참조하면, 도 2를 인용하여 설명한 바와 마찬가지로 패터닝 과정을 수행하여 제1하드 마스크(401)를 형성한다. 이때, 패터닝 과정에 수행되는 선택적 식각 과정은 제1하드 마스크(401) 하부의 제3하드 마스크층(670) 또한 패터닝되도 록 수행된다. 따라서, 제1하드 마스크(401)에 정렬되고 동일한 형태로 형성되는 제3하드 마스크(671)가 제1하드 마스크(401) 하부에 패터닝된다. 이러한 제3하드 마스크(671) 및 제1하드 마스크(401)의 적층된 이중층 구조는 실질적으로 도 2의 제1하드 마스크(401)와 대등한 하드 마스크의 역할을 하는 것으로 이해될 수 있다.
도 26을 참조하면, 도 3을 인용하여 설명한 바와 마찬가지로 제1스페이서층(600) 및 제2하드 마스크층으로서의 제2스페이서층(700)을 형성한다. 이때, 패터닝 대상층(300)에 접촉하는 제2스페이서층(700) 부분은 제3하드 마스크(671)와 같은 높이 수준이 되게 제2스페이서층(700)이 증착된다.
도 27을 참조하면, 도 4를 인용하여 설명한 바와 마찬가지로, 제1하드 마스크(401)에 이격되어 병립되는 제2하드 마스크(701)를 패터닝한다.
도 28 및 도 29를 참조하면, 도 5 및 도 6을 인용하여 설명한 바와 마찬가지로, 제1하드 마스크(401) 및 제2하드 마스크(701) 사이의 제1스페이서층(600) 부분을 선택적으로 제거하여 하부의 패터닝 대상층(300)의 일부를 선택적으로 노출시킨다.
도 30을 참조하면, 도 7 및 도 8을 인용하여 설명한 바와 마찬가지로, 하부에 제3하드 마스크(671)를 수반하는 제1하드 마스크(401)의 이중층 하드 마스크 구조 및 제1스페이서층 패턴(601)을 하부에 수반하는 제2하드 마스크(701)의 이중층 하드 마스크 구조를 식각 마스크로 이용하여, 하부의 패터닝 대상층(300)의 노출된 부분을 선택적으로 식각한다. 이에 따라, 미세 패턴(301)이 형성된다.
이와 같이 제1하드 마스크(401)의 하부에 제3하드 마스크(671)가 중첩 정렬 되게 함으로써, 제3하드 마스크(671)를 수반하는 제1하드 마스크(401)의 이중층 하드 마스크 구조 및 제1스페이서층 패턴(601)을 하부에 수반하는 제2하드 마스크(701)의 이중층 하드 마스크 구조가 공정 결과로서 상호 간에 높이가 차이가 나는 것을 완화시킬 수 있다.
한편, 본 발명의 실시예에서 제시한 바와 같이 스페이서 형태의 제2하드 마스크(701)를 도입할 때, 제2하드 마스크(701)의 가장 자리 부분을 트리밍(trimming)하여 제2하드 마스크(701)가 제1하드 마스크(401) 양쪽으로 분리되도록 하는 선택적 식각 과정이 추가로 수행될 수 있다.
도 31 및 32는 본 발명의 실시예에 따른 제2하드 마스크 트리밍 과정을 설명하기 위해서 개략적으로 도시한 평면도 및 단면도이다.
도 31을 참조하면, 도 4 또는 도 7을 인용하여 설명한 바와 같이 제2하드 마스크(701)를 스페이서 형태로 패터닝할 경우, 라인 패턴(line pattern) 형태로 패터닝된 제1하드 마스크(401)의 끝단 부분 바깥의 제2하드 마스크(701)의 끝단 부분(703)은 이어진 형태가 되게 된다. 라인 및 스페이스 형태의 반복된 패턴들을 형성할 때, 이러한 제2하드 마스크의 끝단 부분(703)은 선택적으로 제거되는 것이 바람직하다.
따라서, 제2하드 마스크(701)를 스페이서 형태로 패터닝한 후 별도의 제4포토레지스트 패턴(590)을 이러한 제2하드 마스크의 끝단 부분(703)을 선택적으로 노출하는 식각 마스크로 형성하여, 이러한 제2하드 마스크의 끝단 부분(703)을 선택적으로 식각 제거하는 스페이서 트리밍 과정을 수행할 수 있다. 이에 따라, 도 32 에 제시된 바와 같은 제2하드 마스크(701)가 완성되게 된다.
한편, 이제까지 설명한 본 발명의 실시예에 따라 형성되는 라인 및 스페이스 형태의 미세 패턴(도 8의 301)들은 반도체 소자를 구현하고자 하는 웨이퍼 상의 패턴 밀집 영역(A)에 형성되게 된다. 반도체 소자를 구현할 때 이러한 상대적으로 작은 피치의 밀집된 패턴들의 주위에는 상대적으로 큰 패턴들이 형성되어야 하는 상대적으로 큰 패턴이 형성될 영역(B)이 위치하는 경우가 있다.
예컨대, 반도체 소자의 주변 회로 영역(peripherical region)이나 코어 영역(core region)에는 이러한 상대적으로 큰 선폭의 라인 패턴(도 32의 305)이 요구될 수 있다. 또는, 플래시 메모리 소자(flash memory device)의 경우 반복되는 상대적으로 작은 피치의 패턴들 중간 중간에 상대적으로 큰 피치의 패턴들이 형성되는 것이 요구될 수 있다.
이러한 경우, 도 31에 제시된 바와 같이 제2하드 마스크(701)의 끝단 부분(703)을 선택적으로 식각 제거하여 상호 분리하는 스페이서 트리밍 과정에서, 이러한 상대적으로 큰 피치의 패턴들을 패터닝할 수 있다. 예컨대, 도 31에 제시된 바와 같이 제4포토레지스트 패턴(590)을 형성할 때, 큰 패턴이 형성될 영역(B)에 존재하는 제1하드 마스크층 제2부분(405) 상에 제5포토레지스트 패턴(591)이 제4포토레지스트 패턴(590)과 함께 형성되게 할 수 있다.
이때, 이러한 큰 패턴이 형성될 영역(B)에서는 제1하드 마스크층 제2부분(405)은 이전 단계에서 패터닝되지 않은 상태로 유지된 상태일 수 있다. 제5포토레지스트 패턴(591)은 라인 패턴 형태의 패턴을 위한 식각 마스크로 이용될 수 있으 며, 스페이서 트리밍을 위한 식각 과정에서 식각 마스크로 사용되어 하부의 제1하드 마스크층 제2부분(405)의 노출된 부분이 선택적으로 식각 제거될 수 있다. 이에 따라, 도 32에 제시된 바와 같이 상대적으로 큰 피치의 패턴(305)을 위한 별도의 제4하드 마스크가 제1하드 마스크층 제2부분(405)의 패터닝에 의해 형성될 수 있다.
한편, 이러한 상대적으로 큰 피치의 패턴(305)은 이와 같이 스페이서 트리밍 과정에서 패터닝될 수도 있으나, 제1하드 마스크(401)가 형성되는 과정에서 함께 패터닝될 수도 있다.
도 33 및 도 34는 본 발명의 실시예에 따른 다양한 피치의 패턴들을 함께 형성하는 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 33을 참조하면, 도 25 내지 도 27을 인용하여 설명한 바와 마찬가지로 제1 및 제2하드 마스크들(401, 701)을 형성할 때, 제1하드 마스크(401)와 선폭 또는/및 이웃하는 패턴과의 피치가 다른 제5하드 마스크(404) 및 제6하드 마스크(406) 등과 같은 하드 마스크 패턴들을 제1하드 마스크층(도 24의 400)으로부터 패터닝할 수 있다.
이러한 경우, 제6하드 마스크(406)들 사이 또는 제5하드 마스크(404)와 제6하드 마스크(406) 간의 이격 간격을 달리 조정함에 따라, 제2하드 마스크(701)가 패터닝될 수도 있고 또한 제2하드 마스크(701) 보다 넓은 선폭의 제7하드 마스크(705)가 패터닝될 수도 있다.
또한, 제6하드 마스크(406)들 사이의 이격 간격이 상당히 좁아지면, 예컨대, 제1스페이서층(600)의 두께의 2배에 비해 이격 간격이 좁게 되면, 제1스페이서층(600)이 제6하드 마스크(406)들 사이에 보이드(void: 707)를 유발하며 메울 수 있게 된다. 따라서, 이러한 부분에서는 제2하드 마스크(701)가 생성되지 않게 된다.
이와 같이 다양한 선폭 또는 피치의 하드 마스크들(401, 404, 406, 701, 707)을 대등한 높이 수준에 상호 간에 병립되게 패터닝할 수 있어, 하드 마스크들(401, 404, 406, 701, 707)을 이용하여 하부의 패터닝 대상층(300)을 패터닝할 경우, 도 34에 제시된 바와 같이, 다양한 선폭 또는/ 및 피치를 가지는 패턴들(301, 303, 305, 307)을 함께 형성할 수 있다. 즉, 상대적으로 미세한 피치의 미세 패턴(301)들, 상대적으로 큰 패턴(305), 중간 크기의 패턴(303) 및 상대적으로 큰 피치의 미세 패턴(307) 등과 같은 다양한 패턴들을 한번에 형성할 수 있다.
한편, 이제까지 본 발명의 실시예들에서는 이중 스페이서층(600, 700)을 순차적으로 형성하고 스페이서 식각하여, 제1하드 마스크(401)들 사이에 상호 간에 이격된 2개의 스페이서 형태의 제2하드 마스크(701)들이 형성되는 경우를 설명하였으나, 스페이서층들을 더 많은 다수 개로 형성함으로써, 제2하드 마스크(701)들과 같은 스페이서 형태의 하드 마스크 패턴들을 제1하드 마스크(401)들 사이에 더 형성할 수 있다. 이에 따라, 더 미세한 피치의 미세 패턴(301)들을 형성할 수 있다.
상술한 본 발명에 따르면, 현재 개발되거나 또는 개발되고 있는 스캐너(scanner)와 같은 포토 리소그래피(photo lithography) 장비를 이용하여 50㎚ 급 이하의 라인 및 스페이스 패턴 제작의 가능하다.
본 발명에 따르면, 초기에 형성되는 패턴의 피치에 비해 최종 패턴의 피치를 적어도 33% 이하로 줄일 수 있다. 이때, 보다 낮은 해상도의 값싼 공정, 예컨대, KrF 광원을 이용하는 포토 리소그래피 과정을 이용하여 ArF 광원을 이용하는 포토 리소그래피 공정 이상의 효과를 구현할 수 있다.
45㎚급 피치의 라인 및 스페이스 패턴을 제조하기 위해서는, 보다 파장이 짧은 153㎚ 파장대의 F2 엑사이머 레이저 광원을 이용하거나 193㎚ 파장대의 ArF 이머전 리소그래피 기술을 사용해야 하는데, 본 발명을 이용하면 248㎚ KrF 엑사이머 레이저 광원을 사용하는 포토 리소그래피 기술로도 미세 피치의 패턴을 제조할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (20)

  1. 반도체 기판 상에 패터닝 대상층을 형성하는 단계;
    상기 패터닝 대상층 상에 이격 거리에 비해 선폭이 작은 라인(line) 패턴의 제1하드 마스크들을 형성하는 단계;
    상기 제1하드 마스크들의 측부를 덮는 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 상기 제1스페이서층과 식각 선택비를 가지는 제2스페이서층을 형성하는 단계;
    상기 제2스페이서층을 스페이서 식각하여 상기 제1하드 마스크의 측부에 스페이서 패턴 형태의 제2하드 마스크를 형성하는 단계;
    상기 제1하드 마스크와 상기 제2하드 마스크 사이에 존재하는 상기 제1스페이서층 부분을 선택적으로 제거하는 단계; 및
    상기 제1 및 제2하드 마스크를 식각 마스크로 상기 패터닝 대상층을 선택적으로 식각하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1하드 마스크를 형성하는 단계는
    상기 패터닝 대상층 상에 식각 선택비를 가지는 제1하드 마스크층을 형성하는 단계;
    상기 제1하드 마스크층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 제1하드 마스크층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 포토레지스트 패턴의 선폭을 줄이기 위해 상기 포토레지스트 패턴을 트리밍(trimming)하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  4. 제2항에 있어서,
    상기 제1하드 마스크층을 패터닝할 때 상기 제1하드 마스크층을 등방성 식각하여 상기 제1하드 마스크의 선폭이 상기 포토레지스트 패턴 보다 줄어들게 유도하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  5. 제2항에 있어서,
    상기 제1하드 마스크층은 서로 다른 이중층을 포함하여 형성되며 상기 이중층의 하부층은 상기 제1스페이서층과 대등한 두께로 형성되는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 제1하드 마스크를 형성하는 단계는
    상기 패터닝 대상층 상에 라인 패턴의 홈을 가지는 형틀을 형성하는 단계;
    상기 홈을 채우는 제1하드 마스크층을 형성하는 단계; 및
    상기 형틀을 선택적으로 제거하여 상기 홈의 형상에 의해 패터닝되는 상기 제1하드 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 제1하드 마스크를 형성할 때 상기 제1하드 마스크와 선폭 또는 피치가 다른 제3하드 마스크를 함께 형성하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 제1스페이서층을 형성하는 단계는
    상기 제1하드 마스크를 표면으로부터 일부 깊이로 산화시키는 산화 과정을 포함하여 상기 제1하드 마스크의 선폭을 줄이는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 제1하드 마스크는 상기 제2하드 마스크와 동일한 물질을 포함하여 형성 되는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 제1스페이서층의 상기 제1하드 마스크의 측부를 덮는 부분의 선폭은 상기 제1하드 마스크의 선폭과 대등하도록 상기 제1스페이서층은 형성되는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 제2스페이서층의 상기 제1하드 마스크의 측부를 덮는 부분의 선폭은 상기 제1하드 마스크의 선폭과 대등하도록 상기 제2스페이서층은 형성되는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  12. 제1항에 있어서,
    상기 제2하드 마스크의 선폭이 상기 제1하드 마스크의 선폭과 대등하게 상기 제2하드 마스크층은 형성되는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  13. 제1항에 있어서,
    상기 제2스페이서층을 스페이서 식각하는 단계에서 상기 제1하드 마스크들 상호 간의 이격 거리에 의존하여 상기 제2하드 마스크와 선폭 또는 피치가 다른 제4하드 마스크들이 상기 제2스페이서층으로부터 패터닝되는 것을 특징으로 하는 미 세 피치의 패턴 형성 방법.
  14. 제1항에 있어서,
    상기 제1스페이서층은 상기 패터닝 대상층과 동일한 물질로 형성되는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  15. 제1항에 있어서,
    상기 스페이서 식각의 종료를 위해 제1식각 종료층을 상기 패터닝 대상층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  16. 제1항에 있어서,
    상기 패터닝 대상층의 식각을 종료하기 위해 제2식각 종료층을 상기 패터닝 대상층 하부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  17. 제1항에 있어서,
    상기 제2하드 마스크를 형성하는 단계 이후에
    상기 제2하드 마스크들 상호 간의 갭(gap)을 메우는 희생층을 상기 제1스페이서층 상에 형성하는 단계; 및
    상기 희생층을 평탄화하는 단계를 더 포함하고,
    상기 제1스페이서층 부분을 선택적으로 제거하는 단계는 상기 평탄화 후 잔류하는 상기 희생층 부분 및 상기 제1스페이서층의 노출된 부분을 선택적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  18. 제1항에 있어서,
    상기 제1 및 제2스페이서층들을 형성하는 단계를 다수 번 더 반복하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  19. 제1항에 있어서,
    상기 제2하드 마스크를 스페이서 형태 패턴으로 형성한 후 상기 제1하드 마스크의 양측으로 상기 제2하드 마스크를 분리하는 스페이서 트리밍 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
  20. 제1항에 있어서,
    상기 스페이서 트리밍 단계에서 함께 상기 미세 패턴과 다른 선폭 또는 피치의 패턴을 형성하기 위해 상기 패터닝 대상층의 다른 부분을 제2패터닝 과정을 더 수행하는 단계를 더 포함하는 것을 특징으로 하는 미세 피치의 패턴 형성 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976663B1 (ko) 2008-09-19 2010-08-18 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR100983711B1 (ko) 2008-08-29 2010-09-24 주식회사 하이닉스반도체 반도체소자의 형성방법
KR101016826B1 (ko) 2009-02-13 2011-02-21 주식회사 하이닉스반도체 반도체 소자의 패턴 및 이의 형성 방법
KR101346294B1 (ko) * 2007-03-12 2014-01-02 삼성전자주식회사 반도체 소자의 형성 방법

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256126B1 (en) * 2004-02-03 2007-08-14 Macronix International Co., Ltd. Pitch reduction integrating formation of memory array and peripheral circuitry
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
KR100695434B1 (ko) * 2006-02-28 2007-03-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100816210B1 (ko) * 2006-08-24 2008-03-21 동부일렉트로닉스 주식회사 반도체 장치 형성 방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US20080121616A1 (en) * 2006-11-02 2008-05-29 Yijian Chen Spatial-frequency tripling and quadrupling processes for lithographic application
KR100834440B1 (ko) * 2006-11-10 2008-06-04 삼성전자주식회사 반도체 소자의 형성방법
US7943452B2 (en) * 2006-12-12 2011-05-17 International Business Machines Corporation Gate conductor structure
KR100823847B1 (ko) * 2006-12-20 2008-04-21 동부일렉트로닉스 주식회사 반도체 소자의 패턴 형성방법
KR100827526B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100796644B1 (ko) 2007-02-22 2008-01-22 삼성전자주식회사 디램 소자 및 그 형성 방법
KR100817089B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
US7790360B2 (en) * 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
KR100843239B1 (ko) 2007-03-08 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100822592B1 (ko) * 2007-03-23 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100822622B1 (ko) * 2007-04-20 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100834266B1 (ko) * 2007-04-25 2008-05-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR20080099994A (ko) * 2007-05-11 2008-11-14 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성방법
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
US7846849B2 (en) * 2007-06-01 2010-12-07 Applied Materials, Inc. Frequency tripling using spacer mask having interposed regions
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100886219B1 (ko) 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
US7939451B2 (en) * 2007-06-07 2011-05-10 Macronix International Co., Ltd. Method for fabricating a pattern
US8143156B2 (en) * 2007-06-20 2012-03-27 Sandisk Technologies Inc. Methods of forming high density semiconductor devices using recursive spacer technique
KR100886004B1 (ko) 2007-07-02 2009-03-03 삼성전자주식회사 반도체 소자 제조 방법
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7919413B2 (en) * 2007-08-06 2011-04-05 Industrial Technology Research Institute Methods for forming patterns
KR100858877B1 (ko) * 2007-08-13 2008-09-17 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100924015B1 (ko) * 2007-11-02 2009-10-28 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US20090124084A1 (en) * 2007-11-14 2009-05-14 Elliot Tan Fabrication of sub-resolution features for an integrated circuit
KR100932334B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
KR100948093B1 (ko) * 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20090067531A (ko) * 2007-12-21 2009-06-25 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100942078B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7927928B2 (en) * 2008-01-16 2011-04-19 Cadence Design Systems, Inc. Spacer double patterning for lithography operations
US7666800B2 (en) * 2008-02-13 2010-02-23 Infineon Technologies Ag Feature patterning methods
KR100961203B1 (ko) * 2008-04-29 2010-06-09 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
KR101389518B1 (ko) 2008-05-19 2014-05-26 삼성전자주식회사 반도체 소자의 제조방법
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009289974A (ja) 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
US8173549B2 (en) * 2008-06-03 2012-05-08 Samsung Electronics Co., Ltd. Methods of forming semiconductor device patterns
KR101497544B1 (ko) * 2008-06-03 2015-03-03 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8404600B2 (en) * 2008-06-17 2013-03-26 Micron Technology, Inc. Method for forming fine pitch structures
US9236448B2 (en) * 2008-09-02 2016-01-12 Cypress Semiconductor Corporation Method for achieving very small feature size in semiconductor device by undertaking silicide sidewall growth and etching
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
JP5330004B2 (ja) * 2009-02-03 2013-10-30 株式会社東芝 半導体装置の製造方法
KR101618749B1 (ko) 2009-02-27 2016-05-09 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR20100098843A (ko) 2009-03-02 2010-09-10 삼성전자주식회사 패턴 형성 방법
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR101087835B1 (ko) * 2009-11-26 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR101096263B1 (ko) * 2009-12-29 2011-12-22 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법
JP4982582B2 (ja) * 2010-03-31 2012-07-25 株式会社東芝 マスクの製造方法
FR2960700B1 (fr) * 2010-06-01 2012-05-18 Commissariat Energie Atomique Procede de lithographie pour la realisation de reseaux de conducteurs relies par des vias
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US20120085733A1 (en) * 2010-10-07 2012-04-12 Applied Materials, Inc. Self aligned triple patterning
KR101169164B1 (ko) * 2010-10-27 2012-07-30 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR20130005463A (ko) * 2011-07-06 2013-01-16 삼성전자주식회사 미세 패턴 형성 방법, 다마센 배선 형성 방법, 이를 이용하여 제조된 반도체 소자 및 반도체 메모리 장치
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9054156B2 (en) 2012-07-30 2015-06-09 International Business Machines Corporation Non-lithographic hole pattern formation
US9059254B2 (en) 2012-09-06 2015-06-16 International Business Machines Corporation Overlay-tolerant via mask and reactive ion etch (RIE) technique
US9318498B2 (en) 2013-01-07 2016-04-19 Cypress Semiconductor Corporation Buried hard mask for embedded semiconductor device patterning
CN103928303A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 多重图形的形成方法
US9029230B2 (en) 2013-01-31 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive line routing for multi-patterning technology
US8932957B2 (en) * 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9318412B2 (en) * 2013-07-26 2016-04-19 Nanya Technology Corporation Method for semiconductor self-aligned patterning
US9165770B2 (en) * 2013-09-26 2015-10-20 GlobalFoundries, Inc. Methods for fabricating integrated circuits using improved masks
US9425049B2 (en) * 2014-01-14 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
JP2016033968A (ja) 2014-07-31 2016-03-10 マイクロン テクノロジー， インク． 半導体装置の製造方法
KR102325201B1 (ko) 2015-04-22 2021-11-11 삼성전자주식회사 반도체 소자의 제조 방법
TWI627704B (zh) * 2015-09-03 2018-06-21 東京威力科創股份有限公司 間隔件輪廓之修整方法
KR102491694B1 (ko) * 2016-01-11 2023-01-26 삼성전자주식회사 반도체 소자의 제조 방법
US10115726B2 (en) * 2016-01-29 2018-10-30 Tokyo Electron Limited Method and system for forming memory fin patterns
KR102463922B1 (ko) * 2016-03-21 2022-11-08 에스케이하이닉스 주식회사 미세 패턴 형성 방법
TWI661466B (zh) * 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
TWI721231B (zh) * 2016-11-16 2021-03-11 日商東京威力科創股份有限公司 次解析度基板圖案化方法
CN108735585B (zh) * 2017-04-17 2019-06-28 联华电子股份有限公司 掩模图案的制作方法
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US10147611B1 (en) * 2017-08-28 2018-12-04 Nanya Technology Corporation Method for preparing semiconductor structures
US10991584B2 (en) 2017-12-19 2021-04-27 International Business Machines Corporation Methods and structures for cutting lines or spaces in a tight pitch structure
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US10763118B2 (en) * 2018-07-11 2020-09-01 International Business Machines Corporation Cyclic selective deposition for tight pitch patterning
KR102608900B1 (ko) * 2018-07-30 2023-12-07 삼성전자주식회사 반도체 소자 제조 방법
CN110707082B (zh) * 2018-10-09 2022-04-12 联华电子股份有限公司 形成半导体装置布局的方法
CN112908837A (zh) * 2019-11-19 2021-06-04 长鑫存储技术有限公司 半导体器件及半导体器件的制备方法
US11201056B2 (en) 2020-03-18 2021-12-14 International Business Machines Corporation Pitch multiplication with high pattern fidelity
US11908693B2 (en) * 2022-02-11 2024-02-20 Nanya Technology Corporation Method for preparing semiconductor device structure with lining layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002145A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 반도체소자의 패턴 형성 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050965B2 (ja) 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
KR960008865B1 (en) * 1992-07-15 1996-07-05 Samsung Electronics Co Ltd Method for manufacturing a capacitor in semiconductor memory device
KR970003168B1 (ko) * 1993-05-19 1997-03-14 삼성전자 주식회사 반도체 메모리장치의 커패시터 제조방법
US5484744A (en) * 1995-04-14 1996-01-16 United Microelectronics Corporation Method for fabricating a stacked capacitor for dynamic random access memory cell
KR0155880B1 (ko) 1995-09-13 1998-12-01 김광호 반도체 소자의 미세패턴 형성방법
KR100214468B1 (ko) * 1995-12-29 1999-08-02 구본준 씨모스 소자 제조방법
US5861343A (en) * 1996-08-07 1999-01-19 Vanguard International Semiconductor Corporation Method for fabricating an aligned opening using a photoresist polymer as a side wall spacer
TW324074B (en) * 1997-02-14 1998-01-01 United Microelectronics Corp Manufacturing method of phase shifting mask
JP2962272B2 (ja) * 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
TW330326B (en) * 1997-07-18 1998-04-21 Nanya Technology Co Ltd The manufacturing method for semiconductor capacitor electrode plate
TW399301B (en) * 1998-04-18 2000-07-21 United Microelectronics Corp Manufacturing method of bit line
US6277727B1 (en) * 1999-10-20 2001-08-21 United Microelectronics Corp. Method of forming a landing pad on a semiconductor wafer
JP3943320B2 (ja) * 1999-10-27 2007-07-11 富士通株式会社 半導体装置及びその製造方法
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
KR20020046040A (ko) 2000-12-12 2002-06-20 박종섭 반도체소자의 미세패턴 제조방법
JP2002217377A (ja) * 2001-01-18 2002-08-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
TWI222160B (en) * 2003-04-08 2004-10-11 Nanya Technology Corp Method of reducing trench aspect ratio
KR100525960B1 (ko) * 2004-02-05 2005-11-02 삼성전자주식회사 반도체 소자 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002145A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 반도체소자의 패턴 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346294B1 (ko) * 2007-03-12 2014-01-02 삼성전자주식회사 반도체 소자의 형성 방법
KR100983711B1 (ko) 2008-08-29 2010-09-24 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100976663B1 (ko) 2008-09-19 2010-08-18 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR101016826B1 (ko) 2009-02-13 2011-02-21 주식회사 하이닉스반도체 반도체 소자의 패턴 및 이의 형성 방법

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