JP3050965B2 - レジストパタンの形成方法 - Google Patents
レジストパタンの形成方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造に
おけるシリル化２層レジスト法によるパタン形成方法に
関するものである。
おけるシリル化２層レジスト法によるパタン形成方法に
関するものである。
【０００２】
【従来の技術】半導体装置の製造における微細なレジス
トパタン形成方法には、例えば特開昭６２−２５４２４
号公報に開示されるようなシリル化によるパタン形成方
法があり、以下に図７（ａ）〜（ｃ）（いずれも断面図
である。）を参照して説明する。
トパタン形成方法には、例えば特開昭６２−２５４２４
号公報に開示されるようなシリル化によるパタン形成方
法があり、以下に図７（ａ）〜（ｃ）（いずれも断面図
である。）を参照して説明する。
【０００３】図７（ａ）に示すように、半導体基板（以
下単に基板と称す）１上に下層レジスト膜２を塗布・形
成し、その下層レジスト膜２上に、シリル化の可能な上
層レジスト膜３を塗布・形成後、その上層レジスト膜３
を露光・現像し、パターニングする。しかる後に図７
（ｂ）に示すように、上層レジストパタンの表面４をシ
リル化し、図７（ｃ）に示すように、Ｏ2 ＲＩＥ（Ｏ2
ガスによる反応性イオンエッチング）法で下層レジスト
膜２をエッチングすることにより、レジストパタンが得
られる。
下単に基板と称す）１上に下層レジスト膜２を塗布・形
成し、その下層レジスト膜２上に、シリル化の可能な上
層レジスト膜３を塗布・形成後、その上層レジスト膜３
を露光・現像し、パターニングする。しかる後に図７
（ｂ）に示すように、上層レジストパタンの表面４をシ
リル化し、図７（ｃ）に示すように、Ｏ2 ＲＩＥ（Ｏ2
ガスによる反応性イオンエッチング）法で下層レジスト
膜２をエッチングすることにより、レジストパタンが得
られる。
【０００４】
【発明が解決しようとする課題】しかしながら、以上述
べたシリル化２層レジストプロセスにおいては、得られ
るレジストパタンの寸法は、シリル化を行う前の上層レ
ジスト膜の露光・現像後のパタン寸法に依存するため、
光学的に解像限界を越えた寸法のレジストパタンの形成
は不可能であるといった問題点があった。
べたシリル化２層レジストプロセスにおいては、得られ
るレジストパタンの寸法は、シリル化を行う前の上層レ
ジスト膜の露光・現像後のパタン寸法に依存するため、
光学的に解像限界を越えた寸法のレジストパタンの形成
は不可能であるといった問題点があった。
【０００５】この発明は、以上述べたシリル化によるレ
ジストパタン形成方法が、シリル化を行う前の上層レジ
スト膜の露光・現像後のパタン寸法に依存し、光学的に
解像限界を越えた寸法のレジストパタンの形成ができな
いといった問題点を除去するため、シリル化された上層
レジストパタンの側壁部を利用することにより、光学的
に解像限界を越えた寸法のパタンを形成できるレジスト
の微細パタン形成方法を提供することを目的とする。
ジストパタン形成方法が、シリル化を行う前の上層レジ
スト膜の露光・現像後のパタン寸法に依存し、光学的に
解像限界を越えた寸法のレジストパタンの形成ができな
いといった問題点を除去するため、シリル化された上層
レジストパタンの側壁部を利用することにより、光学的
に解像限界を越えた寸法のパタンを形成できるレジスト
の微細パタン形成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は前述の目的の
ため、シリル化２層レジスト法における微細レジストパ
タン形成方法において、半導体基体主表面上に第１のレ
ジスト層を形成する工程と、上記第１のレジスト層の上
にシリル化される第２のレジスト層を形成する工程と、
上記第２のレジスト層をパターニングすることにより、
上記第２のレジスト層で第１のパタンを、この第１のパ
タン幅方向に上記第１のパタン幅の略（３／５）の寸法
間隔に、複数形成する工程と、次に、上記第１のパタン
のシリル化処理により、上記第１のパタンの側壁に、上
記第１のパタン幅方向に対して上記第１のパタン幅の略
（１／５）の寸法のシリル化された第１の側壁部を形成
する工程と、その後、エッチング及び露光、現像処理に
より、上記第１のレジスト層の上に上記第１の側壁部を
残す工程と、次に、上記第１の側壁部及び露出した上記
第１のレジスト層を被覆するように、シリル化される第
３のレジスト層を形成する工程と、その後、上記第３の
レジスト層をパターニングすることにより、上記第１の
パタン幅方向に対して上記第１のパタン幅と略同一寸法
及び略同一間隔で、かつ、上記第１のパタン幅方向に対
して上記第１の側壁部の一つおきに上記第１の側壁部の
略中心になるように、上記第３のレジスト層で上記第２
のパタンを複数形成する工程と、次に、上記第２のパタ
ンのシリル化処理により、上記第２のパタンの側壁に、
上記第１のパタン幅方向に対して上記第１の側壁部と略
同一寸法のシリル化された第２の側壁部を形成する工程
と、その後、エッチング及び露光、現像処理により、上
記第１のレジスト層の上に上記第１の側壁部及び上記第
２の側壁部を残す工程と、さらに、上記第１の側壁部及
び上記第２の側壁部をマスクとして、上記第１のレジス
ト層までエッチングする工程とを設けたものである。
ため、シリル化２層レジスト法における微細レジストパ
タン形成方法において、半導体基体主表面上に第１のレ
ジスト層を形成する工程と、上記第１のレジスト層の上
にシリル化される第２のレジスト層を形成する工程と、
上記第２のレジスト層をパターニングすることにより、
上記第２のレジスト層で第１のパタンを、この第１のパ
タン幅方向に上記第１のパタン幅の略（３／５）の寸法
間隔に、複数形成する工程と、次に、上記第１のパタン
のシリル化処理により、上記第１のパタンの側壁に、上
記第１のパタン幅方向に対して上記第１のパタン幅の略
（１／５）の寸法のシリル化された第１の側壁部を形成
する工程と、その後、エッチング及び露光、現像処理に
より、上記第１のレジスト層の上に上記第１の側壁部を
残す工程と、次に、上記第１の側壁部及び露出した上記
第１のレジスト層を被覆するように、シリル化される第
３のレジスト層を形成する工程と、その後、上記第３の
レジスト層をパターニングすることにより、上記第１の
パタン幅方向に対して上記第１のパタン幅と略同一寸法
及び略同一間隔で、かつ、上記第１のパタン幅方向に対
して上記第１の側壁部の一つおきに上記第１の側壁部の
略中心になるように、上記第３のレジスト層で上記第２
のパタンを複数形成する工程と、次に、上記第２のパタ
ンのシリル化処理により、上記第２のパタンの側壁に、
上記第１のパタン幅方向に対して上記第１の側壁部と略
同一寸法のシリル化された第２の側壁部を形成する工程
と、その後、エッチング及び露光、現像処理により、上
記第１のレジスト層の上に上記第１の側壁部及び上記第
２の側壁部を残す工程と、さらに、上記第１の側壁部及
び上記第２の側壁部をマスクとして、上記第１のレジス
ト層までエッチングする工程とを設けたものである。
【０００７】また、シリル化１層レジスト法における微
細レジストパタン形成方法において、半導体基体主表面
上にシリル化されるレジスト層を形成する工程と、次
に、上記シリル化されるレジスト層をパターニングする
ことにより、上記シリル化されるレジスト層で所定のパ
タンを、この所定のパタン幅方向に解像限界の寸法間隔
で、複数形成する工程と、その後、上記所定のパタンの
側壁をシリル化することにより、上記所定のパタン幅方
向に対して上記所定のパタンでシリル化されない領域の
幅寸法を上記間隔と略同一になるように、シリル化され
た側壁部を形成する工程と、さらに、エッチング処理に
より、上記基体主表面上に上記側壁部を残す工程とを設
けたものである。
細レジストパタン形成方法において、半導体基体主表面
上にシリル化されるレジスト層を形成する工程と、次
に、上記シリル化されるレジスト層をパターニングする
ことにより、上記シリル化されるレジスト層で所定のパ
タンを、この所定のパタン幅方向に解像限界の寸法間隔
で、複数形成する工程と、その後、上記所定のパタンの
側壁をシリル化することにより、上記所定のパタン幅方
向に対して上記所定のパタンでシリル化されない領域の
幅寸法を上記間隔と略同一になるように、シリル化され
た側壁部を形成する工程と、さらに、エッチング処理に
より、上記基体主表面上に上記側壁部を残す工程とを設
けたものである。
【０００８】
【作用】本発明は前述したように、上層レジストパタン
の上面、側壁をシリル化して、そのシリル化した側壁部
を残し、それをマスクにして下層レジストをエッチング
（Ｏ2 ＲＩＥ）するようにしたので、光学的に解像限界
以下のレジストパタンが形成できる。
の上面、側壁をシリル化して、そのシリル化した側壁部
を残し、それをマスクにして下層レジストをエッチング
（Ｏ2 ＲＩＥ）するようにしたので、光学的に解像限界
以下のレジストパタンが形成できる。
【０００９】さらに、微細なライン＆スペースレジスト
パタンの形成において、前述のようにラインの寸法だけ
でなく、スペースの寸法も制御できるようにしたので、
より微細なライン＆スペースパタンの形成ができる。
パタンの形成において、前述のようにラインの寸法だけ
でなく、スペースの寸法も制御できるようにしたので、
より微細なライン＆スペースパタンの形成ができる。
【００１０】
【実施例】本発明の第１の実施例を図１〜図３に示す。
【００１１】まず、図１（ａ）において、基板５上にシ
リル化されないレジスト、例えばポリイミドを１．０〜
１．５μｍ程度塗布して、下層膜６を形成後、約２００
℃の温度で１時間程度ベーク処理を行った後、その下層
膜６上に、遠紫外光（３００nm以下の光）照射によって
シリル化する紫外線感光レジスト、例えばＡＺ−１３５
０Ｊ（ヘキスト社製）を０．６〜０．８μｍ程度塗布し
て上層膜７を形成し、１００℃で１００秒間ベーク処理
を行う。
リル化されないレジスト、例えばポリイミドを１．０〜
１．５μｍ程度塗布して、下層膜６を形成後、約２００
℃の温度で１時間程度ベーク処理を行った後、その下層
膜６上に、遠紫外光（３００nm以下の光）照射によって
シリル化する紫外線感光レジスト、例えばＡＺ−１３５
０Ｊ（ヘキスト社製）を０．６〜０．８μｍ程度塗布し
て上層膜７を形成し、１００℃で１００秒間ベーク処理
を行う。
【００１２】しかる後に、図１（ｂ）に示すように、ウ
エハーステッパを用いて、露光により上層膜７に所望の
パタン９の潜像を形成し、現像液で現像し、続けて水で
リンスすると、図１（ｃ）に示した上層レジストパタン
９が得られる。なお、この上層レジストパタン９は、
０．６μｍ程度の微細パタンまで再現性よく形成可能で
ある。
エハーステッパを用いて、露光により上層膜７に所望の
パタン９の潜像を形成し、現像液で現像し、続けて水で
リンスすると、図１（ｃ）に示した上層レジストパタン
９が得られる。なお、この上層レジストパタン９は、
０．６μｍ程度の微細パタンまで再現性よく形成可能で
ある。
【００１３】その後、ＨＭＤＳ（ヘキサメチルジシラザ
ン）の蒸気中で波長３００nm以下の遠紫外線源（Ｘｅ−
Ｈｇランプ，５００Ｗ，２０ｍＷ／ｃｍ2 ）で約１０分
間照射すると、図１（ｄ）に示すように、上層レジスト
パタン９の表層部の約２００nmの厚さの部分にシリル化
層１０が形成される。
ン）の蒸気中で波長３００nm以下の遠紫外線源（Ｘｅ−
Ｈｇランプ，５００Ｗ，２０ｍＷ／ｃｍ2 ）で約１０分
間照射すると、図１（ｄ）に示すように、上層レジスト
パタン９の表層部の約２００nmの厚さの部分にシリル化
層１０が形成される。
【００１４】しかる後に、ＣＦ4 ガス １５０ＳＣＣ
Ｍ，３０ｍＴｏｒｒ，２００Ｗの条件下において約１分
間反応性イオンエッチングにて異方的にエッチバックを
行うことにより、シリル化層１０の上面のみがエッチン
グされ、図１（ｅ）に示すように、シリル化されていな
い上層レジストパタン９と側壁パタン１１が形成され
る。
Ｍ，３０ｍＴｏｒｒ，２００Ｗの条件下において約１分
間反応性イオンエッチングにて異方的にエッチバックを
行うことにより、シリル化層１０の上面のみがエッチン
グされ、図１（ｅ）に示すように、シリル化されていな
い上層レジストパタン９と側壁パタン１１が形成され
る。
【００１５】次いで、Ｏ2 ガス ５０ＳＣＣＭ，１０ｍ
Ｔｏｒｒ，２００Ｗの条件下において、その膜厚に応じ
て２０〜３０分間反応性イオンエッチングを下層レジス
ト６まで行うことにより、図１（ｆ）に示すように、所
望のレジストパタン１２が基板５上に得られる。なお、
得られるレジストパタン１２の寸法は、０．２μｍであ
り、シリル化する条件により、０．１μｍ〜０．３μｍ
程度のレジストパタンが形成可能である。
Ｔｏｒｒ，２００Ｗの条件下において、その膜厚に応じ
て２０〜３０分間反応性イオンエッチングを下層レジス
ト６まで行うことにより、図１（ｆ）に示すように、所
望のレジストパタン１２が基板５上に得られる。なお、
得られるレジストパタン１２の寸法は、０．２μｍであ
り、シリル化する条件により、０．１μｍ〜０．３μｍ
程度のレジストパタンが形成可能である。
【００１６】このようにして得られるレジストパタン１
２は、図２のように立体図で示すと、縁状のパタンとな
る。
２は、図２のように立体図で示すと、縁状のパタンとな
る。
【００１７】次に、側壁パタンの一部（エッジの部分）
を除去し、微細なライン＆スペースパタンの形成方法を
図３（ａ）〜（ｆ）に示す。
を除去し、微細なライン＆スペースパタンの形成方法を
図３（ａ）〜（ｆ）に示す。
【００１８】このライン＆スペースパタンの形成方法で
は、図１（ｅ）のシリル化後の上面をエッチングする工
程までは、同じである。
は、図１（ｅ）のシリル化後の上面をエッチングする工
程までは、同じである。
【００１９】しかる後に図３（ａ）に示すように、紫外
光照射により、シリル化されていない上層レジストパタ
ン９を露光・現像することにより除去し、図３（ｂ）
（左側は断面図、右側は平面図）に示すようにシリル化
された縁状パタン１１を形成する。次に、図３（ｃ）
（左側は断面図、右側は平面図）に示すように、縁状パ
タン１１を形成した下層膜６上にレジストを塗布し、除
去したいエッジの部分を露出するようにレジストパタン
１３を形成する。
光照射により、シリル化されていない上層レジストパタ
ン９を露光・現像することにより除去し、図３（ｂ）
（左側は断面図、右側は平面図）に示すようにシリル化
された縁状パタン１１を形成する。次に、図３（ｃ）
（左側は断面図、右側は平面図）に示すように、縁状パ
タン１１を形成した下層膜６上にレジストを塗布し、除
去したいエッジの部分を露出するようにレジストパタン
１３を形成する。
【００２０】しかる後に、ＣＦ4ガス １５０ＳＣＣＭ，
３０ｍＴｏｒｒ，２００Ｗの条件下において、シリル化
層の厚さ（０．４〜０．６μｍ）に応じて、約２〜３分
反応性イオンエッチングを行うことにより、縁状パタン
１１のエッジの部分がエッチングされ、図３（ｄ）（平
面図）に示すようにシリル化されたライン＆スペースパ
タン１４がエッジ部分をエッチングするためのマスクと
して利用したレジストパタン１３におおわれた状態とな
る。
３０ｍＴｏｒｒ，２００Ｗの条件下において、シリル化
層の厚さ（０．４〜０．６μｍ）に応じて、約２〜３分
反応性イオンエッチングを行うことにより、縁状パタン
１１のエッジの部分がエッチングされ、図３（ｄ）（平
面図）に示すようにシリル化されたライン＆スペースパ
タン１４がエッジ部分をエッチングするためのマスクと
して利用したレジストパタン１３におおわれた状態とな
る。
【００２１】該レジストパタン１３を除去することによ
り、図３（ｅ）に示すようにライン＆スペースのシリル
化パタン１４が形成され、Ｏ2 ガス ５０ＳＣＣＭ，１
０ｍＴｏｒｒ，２００Ｗの条件下で２０〜３０分間反応
性イオンエッチングを行うことにより、図３（ｆ）に示
すように、ライン＆スペースのレジストパタン１５が形
成される。
り、図３（ｅ）に示すようにライン＆スペースのシリル
化パタン１４が形成され、Ｏ2 ガス ５０ＳＣＣＭ，１
０ｍＴｏｒｒ，２００Ｗの条件下で２０〜３０分間反応
性イオンエッチングを行うことにより、図３（ｆ）に示
すように、ライン＆スペースのレジストパタン１５が形
成される。
【００２２】以上述べた実施例１で得られるライン＆ス
ペースの寸法は、ラインがシリル化の条件により、例え
ば０．２μｍと一定にすることができるのに対して、ス
ペースの寸法は、上層膜のレジストパタン形成時のライ
ン＆スペースの寸法によって決まり、例えば、図４
（ａ）に示すように上層レジストパタン９の寸法が、ラ
イン（１．０μｍ）＆スペース（０．６μｍ）で形成さ
れた場合には、シリル化されたレジストパタン１４の寸
法がライン（０．２μｍ）＆スペース（０．６μｍ）と
なり、これ以下の寸法のスペースからなるライン＆スペ
ースの形成は困難である。
ペースの寸法は、ラインがシリル化の条件により、例え
ば０．２μｍと一定にすることができるのに対して、ス
ペースの寸法は、上層膜のレジストパタン形成時のライ
ン＆スペースの寸法によって決まり、例えば、図４
（ａ）に示すように上層レジストパタン９の寸法が、ラ
イン（１．０μｍ）＆スペース（０．６μｍ）で形成さ
れた場合には、シリル化されたレジストパタン１４の寸
法がライン（０．２μｍ）＆スペース（０．６μｍ）と
なり、これ以下の寸法のスペースからなるライン＆スペ
ースの形成は困難である。
【００２３】ここでは第２の実施例として、スペースの
寸法がラインパタンと同等の寸法からなる微細なライン
＆スペースパタンの形成方法を図５（ａ）〜（ｇ）に示
す。本実施例においては、ライン（０．２μｍ）＆スペ
ース（０．２μｍ）のパタンの作成を行った。
寸法がラインパタンと同等の寸法からなる微細なライン
＆スペースパタンの形成方法を図５（ａ）〜（ｇ）に示
す。本実施例においては、ライン（０．２μｍ）＆スペ
ース（０．２μｍ）のパタンの作成を行った。
【００２４】まず、図５（ａ）に示すように、第１実施
例と同様に下層膜６上に０．８μｍ程度の上層膜を塗布
・形成後、紫外光によりライン（１．０μｍ）＆スペー
ス（０．６μｍ）のパタン９を形成し、図５（ｂ）に示
すようにシリル化層が０．２μｍ程度になるまでシリル
化を行い、シリル化層の上面のみをＣＦ4 ガスによる反
応性イオンエッチングを行い、図５（ｃ）に示すように
シリル化されなかった部分のレジストパタン９を紫外光
による露光及び現像により除去することにより、シリル
化された膜厚０．６μｍ、ライン（０．２μｍ）＆スペ
ース（０．６μｍ）の側壁パタン１１を形成する。
例と同様に下層膜６上に０．８μｍ程度の上層膜を塗布
・形成後、紫外光によりライン（１．０μｍ）＆スペー
ス（０．６μｍ）のパタン９を形成し、図５（ｂ）に示
すようにシリル化層が０．２μｍ程度になるまでシリル
化を行い、シリル化層の上面のみをＣＦ4 ガスによる反
応性イオンエッチングを行い、図５（ｃ）に示すように
シリル化されなかった部分のレジストパタン９を紫外光
による露光及び現像により除去することにより、シリル
化された膜厚０．６μｍ、ライン（０．２μｍ）＆スペ
ース（０．６μｍ）の側壁パタン１１を形成する。
【００２５】しかる後に、シリル化された側壁パタン１
１を有する下層膜上にレジストを０．６μｍ程度塗布
し、図５（ｄ）に示すように、ライン（１．０μｍ）＆
スペース（０．６μｍ）のレジストパタン１６をスペー
スの中央で１つの側壁パタン１１−ａが露出し、その隣
りの側壁パタン１１−ｂがレジストパタン１６の中央に
なるような位置にパターニングを行い、図５（ｅ）に示
すように、レジストパタン１６の表面から０．２μｍシ
リル化を行う。次いで、ＣＦ4 ガスを用いてシリル化さ
れたパタン１７の上面のみを反応性リアクティブイオン
エッチングにより除去し、以後、第１実施例と同様にシ
リル化された側壁パタンのエッジの部分を除去する工程
とを組み合せることにより、図５（ｆ）に示すように膜
厚０．４μｍ，ライン（０．２μｍ）＆スペース（０．
２μｍ）のシリル化されたパタン１８が形成される。
１を有する下層膜上にレジストを０．６μｍ程度塗布
し、図５（ｄ）に示すように、ライン（１．０μｍ）＆
スペース（０．６μｍ）のレジストパタン１６をスペー
スの中央で１つの側壁パタン１１−ａが露出し、その隣
りの側壁パタン１１−ｂがレジストパタン１６の中央に
なるような位置にパターニングを行い、図５（ｅ）に示
すように、レジストパタン１６の表面から０．２μｍシ
リル化を行う。次いで、ＣＦ4 ガスを用いてシリル化さ
れたパタン１７の上面のみを反応性リアクティブイオン
エッチングにより除去し、以後、第１実施例と同様にシ
リル化された側壁パタンのエッジの部分を除去する工程
とを組み合せることにより、図５（ｆ）に示すように膜
厚０．４μｍ，ライン（０．２μｍ）＆スペース（０．
２μｍ）のシリル化されたパタン１８が形成される。
【００２６】しかる後に、Ｏ2 ガスによる反応性イオン
エッチングを行うことにより、図５（ｇ）に示すよう
に、光学的に解像限界をこえた微細なレジストパタン１
９を形成することができる。上記の方法により形成でき
るレジストパタンのライン＆スペースの寸法は、シリル
化の条件及び上層レジストパタン９の寸法によって決定
され、ライン＆スペースにおいて、０．１５〜０．３０
μｍ程度までのパタンが形成可能である。
エッチングを行うことにより、図５（ｇ）に示すよう
に、光学的に解像限界をこえた微細なレジストパタン１
９を形成することができる。上記の方法により形成でき
るレジストパタンのライン＆スペースの寸法は、シリル
化の条件及び上層レジストパタン９の寸法によって決定
され、ライン＆スペースにおいて、０．１５〜０．３０
μｍ程度までのパタンが形成可能である。
【００２７】実施例１に示したライン＆スペースパタン
形成方法におけるエッジ部分の除去方法について、別の
方法を第３の実施例として図６に示す。図６（ａ）に示
すように、上層レジストパタン９を形成するまでの工程
は、第１実施例と同様である。
形成方法におけるエッジ部分の除去方法について、別の
方法を第３の実施例として図６に示す。図６（ａ）に示
すように、上層レジストパタン９を形成するまでの工程
は、第１実施例と同様である。
【００２８】しかる後に、図６（ｂ）に示すように、紫
外光２０によりレジストパタン９の除去したいエッジの
部分を側面から露光し、現像を行う。レジストパタン９
の表層部は、レジストパタン９の形成時の現像過程で、
現像液と接触し、不溶化層となっているため、側面から
露光後の現像においては、図６（ｃ）に示すように、エ
ッジ部分の側面２１に空洞が形成される。
外光２０によりレジストパタン９の除去したいエッジの
部分を側面から露光し、現像を行う。レジストパタン９
の表層部は、レジストパタン９の形成時の現像過程で、
現像液と接触し、不溶化層となっているため、側面から
露光後の現像においては、図６（ｃ）に示すように、エ
ッジ部分の側面２１に空洞が形成される。
【００２９】しかる後に、シリル化を行えば図６（ｄ）
に示すように、エッジ部分の側面２１が空洞であるシリ
ル化層２２が形成され、ＣＦ4 ガスによる反応性イオン
エッチングによりシリル化層２２の上面のみをエッチン
グすれば、図６（ｅ）に示すようにシリル化されたライ
ン＆スペースパタン２３が形成され、Ｏ2 ガスによる反
応性イオンエッチングにより下層膜６をエッチングする
ことで、図６（ｆ）に示す微細なライン＆スペースレジ
ストパタンが形成できる。
に示すように、エッジ部分の側面２１が空洞であるシリ
ル化層２２が形成され、ＣＦ4 ガスによる反応性イオン
エッチングによりシリル化層２２の上面のみをエッチン
グすれば、図６（ｅ）に示すようにシリル化されたライ
ン＆スペースパタン２３が形成され、Ｏ2 ガスによる反
応性イオンエッチングにより下層膜６をエッチングする
ことで、図６（ｆ）に示す微細なライン＆スペースレジ
ストパタンが形成できる。
【００３０】本実施例の場合には、第１実施例に比べて
工程数が削減できるために、スループットの点では有効
である。
工程数が削減できるために、スループットの点では有効
である。
【００３１】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、シリル化２層レジスト法における微細レジスト
パタンの形成方法において、（１）上層レジストパタン
の上面及び側壁をシリル化する工程と、（２）反応性イ
オンエッチングによりシリル化した側壁部のみを残す工
程と、（３）該側壁パタンをマスクにして下層レジスト
膜をＯ2 ＲＩＥする工程とを設けたので、光学的に解像
限界以下のレジストパタンが形成できるといった効果が
期待できる。
よれば、シリル化２層レジスト法における微細レジスト
パタンの形成方法において、（１）上層レジストパタン
の上面及び側壁をシリル化する工程と、（２）反応性イ
オンエッチングによりシリル化した側壁部のみを残す工
程と、（３）該側壁パタンをマスクにして下層レジスト
膜をＯ2 ＲＩＥする工程とを設けたので、光学的に解像
限界以下のレジストパタンが形成できるといった効果が
期待できる。
【００３２】更に、シリル化したレジストパタンのエッ
ジ部分を除去し、微細なライン＆スペースパタンを形成
する方法において、（１）シリル化した側壁パタン上へ
レジストを塗布し、エッジの部分が露出するように、パ
ターニングを行う工程と、（２）該レジストパタンをマ
スクとして、エッジの部分をエッチングする工程とを設
けたこと、又は、上層レジストパタンのエッジの部分を
紫外光により側面から露光後、現像することにより、エ
ッジの部分の側面に空洞を形成する工程とを設けたこと
により、微細なライン＆スペースパタンの形成が可能で
あるといった効果も期待できる。
ジ部分を除去し、微細なライン＆スペースパタンを形成
する方法において、（１）シリル化した側壁パタン上へ
レジストを塗布し、エッジの部分が露出するように、パ
ターニングを行う工程と、（２）該レジストパタンをマ
スクとして、エッジの部分をエッチングする工程とを設
けたこと、又は、上層レジストパタンのエッジの部分を
紫外光により側面から露光後、現像することにより、エ
ッジの部分の側面に空洞を形成する工程とを設けたこと
により、微細なライン＆スペースパタンの形成が可能で
あるといった効果も期待できる。
【００３３】また、微細なライン＆スペースパタン形成
方法において、最初に形成したシリル化側壁パタン間の
スペースに、レジストパタンを形成し、再度シリル化を
行うことにより第２のシリル化側壁パタンを形成する工
程を設けたことにより、ラインパタンの寸法だけでな
く、スペースの寸法も小さく制御できるといった効果も
期待できる。
方法において、最初に形成したシリル化側壁パタン間の
スペースに、レジストパタンを形成し、再度シリル化を
行うことにより第２のシリル化側壁パタンを形成する工
程を設けたことにより、ラインパタンの寸法だけでな
く、スペースの寸法も小さく制御できるといった効果も
期待できる。
【図１】本発明の第１の実施例（その１）
【図２】第１の実施例のレジストパタン
【図３】本発明の第１の実施例（その２）
【図４】本発明の第１の実施例（その３）
【図５】本発明の第２の実施例
【図６】本発明の第３の実施例
【図７】従来例
５ 基板 ６ 下層レジスト ７ 上層レジスト ９，１２ レジストパタン １０ シリル化層 １１ 側壁
Claims (2)
- 【請求項１】 半導体基体主表面上に第１のレジスト層
を形成する工程と、 前記第１のレジスト層の上にシリル化される第２のレジ
スト層を形成する工程と、 前記第２のレジスト層をパターニングすることにより、
前記第２のレジスト層で第１のパタンを、該第１のパタ
ン幅方向に前記第１のパタン幅の略（３／５）の寸法間
隔に、複数形成する工程と、 前記第１のパタンのシリル化処理により、前記第１のパ
タンの側壁に、前記第１のパタン幅方向に対して前記第
１のパタン幅の略（１／５）の寸法のシリル化された第
１の側壁部を形成する工程と、 エッチング及び露光、現像処理により、前記第１のレジ
スト層の上に前記第１の側壁部を残す工程と、 前記第１の側壁部及び露出した前記第１のレジスト層を
被覆するように、シリル化される第３のレジスト層を形
成する工程と、 前記第３のレジスト層をパターニングすることにより、
前記第１のパタン幅方向に対して前記第１のパタン幅と
略同一寸法及び略同一間隔で、かつ、前記第１のパタン
幅方向に対して前記第１の側壁部の一つおきに前記第１
の側壁部の略中心になるように、前記第３のレジスト層
で前記第２のパタンを複数形成する工程と、 前記第２のパタンのシリル化処理により、前記第２のパ
タンの側壁に、前記第１のパタン幅方向に対して前記第
１の側壁部と略同一寸法のシリル化された第２の側壁部
を形成する工程と、 エッチング及び露光、現像処理により、前記第１のレジ
スト層の上に前記第１の側壁部及び前記第２の側壁部を
残す工程と、 前記第１の側壁部及び前記第２の側壁部をマスクとし
て、前記第１のレジスト層までエッチングする工程とを
順に施すことを特徴とするレジストパタンの形成方法。 - 【請求項２】 半導体基体主表面上にシリル化されるレ
ジスト層を形成する工程と、 前記シリル化されるレジスト層をパターニングすること
により、前記シリル化されるレジスト層で所定のパタン
を、該所定のパタン幅方向に解像限界の寸法間隔で、複
数形成する工程と、 前記所定のパタンの側壁をシリル化することにより、前
記所定のパタン幅方向に対して前記所定のパタンでシリ
ル化されない領域の幅寸法を前記間隔と略同一になるよ
うに、シリル化された側壁部を形成する工程と、 エッチング処理により、前記基体主表面上に前記側壁部
を残す工程とを順に施すことを特徴とするレジストパタ
ンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24936891A JP3050965B2 (ja) | 1991-09-27 | 1991-09-27 | レジストパタンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24936891A JP3050965B2 (ja) | 1991-09-27 | 1991-09-27 | レジストパタンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0588375A JPH0588375A (ja) | 1993-04-09 |
| JP3050965B2 true JP3050965B2 (ja) | 2000-06-12 |
Family
ID=17191988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24936891A Expired - Fee Related JP3050965B2 (ja) | 1991-09-27 | 1991-09-27 | レジストパタンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050965B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11862471B2 (en) | 2021-01-28 | 2024-01-02 | Kioxia Corporation | Manufacturing method for semiconductor device |
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| KR100396137B1 (ko) * | 2001-06-13 | 2003-08-27 | 재단법인서울대학교산학협력재단 | 극미세 다중 패턴의 형성방법 |
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| KR100674970B1 (ko) | 2005-04-21 | 2007-01-26 | 삼성전자주식회사 | 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 |
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| US7271108B2 (en) | 2005-06-28 | 2007-09-18 | Lam Research Corporation | Multiple mask process with etch mask stack |
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| JP2009016444A (ja) | 2007-07-02 | 2009-01-22 | Toshiba Corp | 半導体メモリ |
| JP2009054956A (ja) | 2007-08-29 | 2009-03-12 | Toshiba Corp | 半導体メモリ |
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| JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
-
1991
- 1991-09-27 JP JP24936891A patent/JP3050965B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11862471B2 (en) | 2021-01-28 | 2024-01-02 | Kioxia Corporation | Manufacturing method for semiconductor device |
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|---|---|
| JPH0588375A (ja) | 1993-04-09 |
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