JP2009016444A - 半導体メモリ - Google Patents

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陶子 加藤
Mitsuhiro Noguchi
充宏 野口
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Abstract

【課題】ワード線に対する新規なコンタクトホール構造により信頼性の向上を図る。
【解決手段】本発明の例に係る半導体メモリは、メモリセルを有するメモリセルアレイエリアと、メモリセルアレイエリアに隣接するワード線コンタクトエリアと、メモリセルアレイエリア及びワード線コンタクトエリアに跨って配置されるワード線と、ワード線コンタクトエリア内のワード線１７，１８上に設けられるコンタクトホールＣＳ１（ｎ−１）と、コンタクトホールをＣＳ１（ｎ−１）介してワード線１７，１８に接続されるワード線ドライバとを備える。また、コンタクトホールＣＳ１（ｎ−１）のサイズは、ワード線１７，１８の幅よりも大きく、コンタクトホールＣＳ１（ｎ−１）の最も低い部分は、ワード線１７，１８の上面よりも低く、その下面よりも高い位置に存在する。
【選択図】図５

Description

本発明は、半導体メモリのワード線に対するコンタクトホール構造に関する。
近年、主記憶メモリとしてＮＡＮＤ型フラッシュメモリを使用した電子機器が数多く製品化されている。一方、電子機器の多機能化によってＮＡＮＤ型フラッシュメモリの記憶容量の大容量化が求められ、メモリセルの微細化とそれに伴う製造工程の複雑化が課題となっている（例えば、特許文献１〜３を参照）。
例えば、メモリセルの微細化が顕著に進行しているが、それによる導電線の断線又は短絡、汚染物質の拡散などといった問題を解消し、信頼性の向上を図るためには、導電線及びコンタクトホールに関しては、フォトリソグラフィ時の合わせずれを考慮して、サイズ及びピッチの決定や、加工条件の設定などを行わなければならない。
また、ワード線に関しては、ライン＆スペースのパターンにより最小加工寸法(feature size)で形成したとしても、これとワード線ドライバとを接続するために、例えば、金属から構成される導電線をワード線上に配置し、かつ、この導電線とワード線とをコンタクトホールを介して接続しなければならない。
しかし、このコンタクトホールに関しては、フォトリソグラフィ時の合わせ精度といった横方向のずれに対しての検討は十分に行われているが、エッチング深さといった縦方向のずれについては、十分に検討されていない。
また、実際に、ワード線に対するコンタクトホールの深さが影響したとみられる不良が数多く発生しており、その原因をつきとめて、それを解決するための技術を開発することが必須の課題となっている。
尚、このような課題は、ＮＡＮＤ型フラッシュメモリに限られず、それ以外の記憶容量の大容量化が要求される半導体メモリにも生じる。
特開２００２−１８４８７５号公報 特開平５−８８３７５号公報 特開平８−５５９２０号公報
本発明は、半導体メモリの信頼性を向上させるためのワード線に対するコンタクトホール構造について提案する。
本発明の例に係る半導体メモリは、メモリセルを有するメモリセルアレイエリアと、メモリセルアレイエリアに隣接するワード線コンタクトエリアと、メモリセルアレイエリア及びワード線コンタクトエリアに跨って配置されるワード線と、ワード線コンタクトエリア内のワード線上に設けられるコンタクトホールと、コンタクトホールを介してワード線に接続されるワード線ドライバとを備える。また、コンタクトホールのサイズは、ワード線の幅よりも大きく、コンタクトホールの最も低い部分は、ワード線の上面よりも低く、その下面よりも高い位置に存在する。
本発明によれば、ワード線に対する新規なコンタクトホール構造により半導体メモリの信頼性を向上できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明は、コンタクトホールのサイズがワード線の幅よりも大きい半導体メモリにおいて、コンタクトホールの最も低い部分を、ワード線の上面よりも低く、その下面よりも高い位置に設定したものである。
まず、ワード線に関しては、メモリセルの微細化により、いわゆる側壁加工技術が採用されることが多くなっている。この技術によれば、フォトリソグラフィの最小加工寸法よりも狭い幅を持つワード線を実現できる。一方、ワード線に対するコンタクトホールのサイズに関しては、フォトリソグラフィの最小加工寸法により決定される。このため、コンタクトホールのサイズは、ワード線の幅よりも大きくなる。
この場合、コンタクトホールの最も深い部分がワード線の上面よりも低い位置に落ち込むという現象が生じる。この落ち込みに関し、半導体メモリの不良率との関係を調べたところ、コンタクトホールの最も深い部分がワード線の下面以下になったときに顕著になることが判明した。
また、その原因は、コンタクトホールを形成した後、薬液によりエッチングマスクとなったフォトレジストを剥離する際に、その薬液がワード線の直下のブロッキング絶縁層を溶解し、その溶解物がワード線の周辺を汚染することにある点を突き止めた。
そこで、本発明では、ワード線に対するコンタクトホールの最も低い部分を、ワード線の上面よりも低く、その下面よりも高い位置に設定する。
ところで、従来のプロセスをそのまま採用したのでは、このような構造を得ることが難しい。なぜなら、ワード線に対するコンタクトホールを、それよりも深いコンタクトホール、例えば、ＭＯＳＦＥＴのソース・ドレイン拡散層に対するコンタクトホールと同時に開口すれば、当然に、ワード線に対するコンタクトホールも深くなるからである。
このようなことから、本発明では、ワード線に対するコンタクトホールを、他のコンタクトホールとは独立に開口するプロセスを採用する。
本発明によれば、横方向の加工ばらつきによるワード線の断線又は短絡といった問題を側壁加工技術により解消し、さらに、ワード線に対するコンタクトホールの深さを制御することにより、ブロッキング絶縁層からの汚染物の拡散といった問題も解消する。
これにより、高信頼性の半導体メモリを実現する。
２． 実施の形態
本発明の実施の形態についてＮＡＮＤ型フラッシュメモリを例に説明する。
(1) ＮＡＮＤ型フラッシュメモリ
図１は、ＮＡＮＤ型フラッシュメモリの主要部を示している。
メモリセルアレイエリア１内には、ｙ方向に並ぶｎ（ｎは、複数）個のブロックＢＫ１，ＢＫ２，・・・，ＢＫｎが配置される。ブロックＢＫ１，ＢＫ２，・・・，ＢＫｎは、ｘ方向に並ぶ複数のＮＡＮＤセルユニットを有する。
ワード線ドライバ２は、例えば、読み出し／書き込み時に、選択された１つのブロックＢＫｉ（ｉは、１〜ｎのうちの１つ）内の選択された１つのワード線を駆動する。ワード線ドライバ２は、メモリセルアレイエリア１のｘ方向の両端にそれぞれ配置される。
メモリセルアレイエリア１とワード線ドライバ２との間には、ワード線ドライバ２をメモリセルアレイエリア１内のワード線に接続するためのワード線コンタクトエリア３が配置される。
データラッチ回路４は、例えば、読み出し／書き込み時に、データを一時的にラッチする機能を有する。データラッチ回路４は、メモリセルアレイエリア１のｙ方向の両端にそれぞれ配置される。このレイアウトは、ＡＢＬ(all bit line)センス原理に有効である。
メモリセルアレイエリア１とデータラッチ回路４との間には、データラッチ回路４をメモリセルアレイエリア１内のビット線に接続するためのビット線コンタクトエリア５が配置される。
(2) 第１実施の形態
図２は、第１実施の形態のワード線レイアウトを示している。
メモリセルアレイエリア１、ワード線ドライバ（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）２及びワード線コンタクトエリア３は、それぞれ、図１のメモリセルアレイエリア１、ワード線ドライバ２及びワード線コンタクトエリア３に対応する。
メモリセルアレイエリア１内には、ライン＆スペース構造の複数のアクティブエリアＡＡが配置される。アクティブエリアＡＡは、ｙ方向に延び、それらの間には、例えば、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層からなる素子分離エリアが配置される。
複数のアクティブエリアＡＡのうち、メモリセルアレイエリア１のｘ方向の端部に最も近い１つ又はそれ以上のアクティブエリアは、データの記憶のために使用しないダミーアクティブエリアＡＡ（ＤＵＭＭＹ）である。
また、メモリセルアレイエリア１内には、ライン＆スペース構造の複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・が配置される。ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、メモリセルアレイエリア１内においてｘ方向に延び、それらの両端は、メモリセルアレイエリア１とワード線ドライバ２との間のワード線引き出しエリア３内に存在する。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端は、１つのブロックＢＫｊ（ｊは、１，２，３，４，・・・）のｙ方向の一端に最も近いワード線からｙ方向の他端に最も近いワード線に向かうに従って、順次、メモリセルアレイエリア１のｘ方向の端部から離れていくレイアウトを有する。
また、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端上には、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される。
ワード線ドライバ（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）２は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・を介して、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に接続される。
具体的には、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・上には、導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・が配置される。
導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・の一端は、ワード線ドライバ２に接続され、他端は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・を介して、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に接続される。
導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・の幅は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも広い。
図３は、図２のエリアＰを拡大したものである。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅は、概ね一定で、最小加工寸法よりも狭い。これに対し、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・は、最小加工寸法又はそれよりも大きいサイズとなる。
ここで、コンタクトホールのサイズとは、コンタクトホールが正方形の場合には、一辺の長さ、円形の場合には、その直径、それ以外の形状については、コンタクトホールの最大の幅をいうものとする。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分にフリンジを有しない。
また、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の中心点は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、ｙ方向上側にずれている。
コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分において、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・がずれる方向（ｙ方向上側）には、そのワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・に隣接する他のワード線が存在しない。
図４は、図２及び図３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、及び、Ｅ−Ｅ線に沿う断面図を示している。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が配置される。素子分離絶縁層１２は、例えば、酸化シリコンから構成され、その厚さは、０．１〜０．５μｍの範囲内の値に設定される。
メモリセルアレイエリア内において、素子分離絶縁層１２により取り囲まれたアクティブエリアＡＡ内には、ソース／ドレイン拡散層１３が配置される。ソース／ドレイン拡散層１３間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）１４、浮遊ゲート電極（電荷蓄積層）１５、ゲート間絶縁膜（ブロッキング絶縁層）１６及び制御ゲート電極（ワード線）１７，１８が配置される。
ゲート間絶縁膜１６は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電(high-k)膜などから構成される。ゲート間絶縁膜１６は、浮遊ゲート電極１５及び制御ゲート電極１７がそれぞれ導電性ポリシリコンから構成されるときには、ＩＰＤ(inter polysilicon dielectric)と呼ばれる。
制御ゲート電極１７が導電性ポリシリコンから構成される場合、制御ゲート電極１７の抵抗値を下げるために、制御ゲート電極１８は、金属シリサイド膜から構成される。
ワード線コンタクトエリア内において、素子分離絶縁層１２上には、ゲート間絶縁膜１６を介してワード線（制御ゲート電極）１７，１８が配置される。
ワード線１７，１８は、酸化シリコンなどの層間絶縁膜１９により覆われる。
層間絶縁膜１９上には、絶縁膜２０，２１，２２が配置される。
絶縁膜２１は、例えば、酸化シリコンから構成され、絶縁膜２０，２２は、例えば、窒かシリコンから構成され、ＲＩＥや、ＣＭＰなどのステップにおいてエッチングストッパとして機能する。
絶縁膜２１には、配線溝が設けられ、層間絶縁膜１９には、ワード線１７，１８に達するコンタクトホールＣＳ１（ｎ−２），ＣＳ１（ｎ−１）が設けられる。
コンタクトホールＣＳ１（ｎ−２），ＣＳ１（ｎ−１）の最も低い部分は、ワード線１７，１８の上面よりも低く、その下面よりも高い位置に存在する。即ち、ゲート間絶縁膜１６がコンタクトホールＣＳ１（ｎ−２），ＣＳ１（ｎ−１）内に露出しないため、ゲート間絶縁膜１６の溶解による汚染を防止できる。
そして、配線溝内及びコンタクトホール内には、図２及び図３の導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・に相当する導電線２３が満たされる。
図５乃至図７は、ワード線コンタクトエリア内のワード線とコンタクトホールの位置関係を示している。
図５の例は、ワード線１７，１８とコンタクトホールＣＳ１（ｎ−１）との間にフォトリソグラフィによる合わせずれがない場合である。この場合、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１は、ワード線１７，１８の中心線Ｑ２に対して、ｙ方向左側（図２及び図３のｙ方向上側に相当）にずれている。
ここで、図６に示すように、フォトリソグラフィによる合わせずれにより、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１がさらにｙ方向左側にずれても、そのずれる方向（ｙ方向左側）には、ワード線１７，１８に隣接する他のワード線が存在しないため、ワード線同士の短絡の問題は発生しない。
また、図７に示すように、フォトリソグラフィによる合わせずれにより、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１がｙ方向右側にずれても、合せずれがない状態で、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１は、元々、ワード線１７，１８の中心線Ｑ２に対して、ｙ方向左側にずれているため、ワード線同士の短絡の問題は発生しない。
さらに、コンタクトホールＣＳ１（ｎ−１）の開口に関しては、ワード線に対するコンタクトホール以外のコンタクトホールの開口とは独立に（別工程で）行うため、コンタクトホールＣＳ１（ｎ−１）の最も低い部分を、ワード線１７，１８の上面よりも低く、その下面よりも高い位置に設定できる。
このため、コンタクトホールＣＳ１（ｎ−１）の形成後に、フォトレジストを剥離する薬液でゲート間絶縁膜１６が溶解されることはない。
従って、ゲート間絶縁膜１６の溶解物による汚染がなくなり、ワード線同士の耐圧の確保などによる素子特性の向上を実現できる。
(3) 第２実施の形態
本発明は、ワード線にフリンジが設けられているか否かにかかわらず、全ての半導体メモリに適用可能である。なぜなら、フリンジが存在していても、フォトリソグラフィの合わせずれによりコンタクトホールの落ち込みが発生する場合があるからである。
この実施の形態では、コンタクトホールの直下のワード線にフリンジを有するＮＡＮＤ型フラッシュメモリについて説明する。
図８は、第２実施の形態のワード線レイアウトを示している。
メモリセルアレイエリア１、ワード線ドライバ（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）２及びワード線コンタクトエリア３は、それぞれ、図１のメモリセルアレイエリア１、ワード線ドライバ２及びワード線コンタクトエリア３に対応する。
メモリセルアレイエリア１内には、ライン＆スペース構造の複数のアクティブエリアＡＡが配置される。アクティブエリアＡＡは、ｙ方向に延び、それらの間には、例えば、ＳＴＩ構造の素子分離絶縁層からなる素子分離エリアが配置される。
複数のアクティブエリアＡＡのうち、メモリセルアレイエリア１のｘ方向の端部に最も近い１つ又はそれ以上のアクティブエリアは、データの記憶のために使用しないダミーアクティブエリアＡＡ（ＤＵＭＭＹ）である。
また、メモリセルアレイエリア１内には、ライン＆スペース構造の複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・が配置される。ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、メモリセルアレイエリア１内においてｘ方向に延び、それらの両端は、メモリセルアレイエリア１とワード線ドライバ２との間のワード線引き出しエリア３内に存在する。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端は、１つのブロックＢＫｊ（ｊは、１，２，３，４，・・・）のｙ方向の一端に最も近いワード線からｙ方向の他端に最も近いワード線に向かうに従って、順次、メモリセルアレイエリア１のｘ方向の端部から離れていくレイアウトを有する。
また、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端には、フリンジが設けられ、かつ、そのフリンジ上には、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される。
ワード線ドライバ（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）２は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・を介して、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に接続される。
具体的には、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・上には、導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・が配置される。
導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・の一端は、ワード線ドライバ２に接続され、他端は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・を介して、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に接続される。
導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・の幅は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも広い。
図９は、図８のエリアＰを拡大したものである。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、側壁加工プロセスにより形成され、その幅は、概ね一定で、最小加工寸法よりも狭い。これに対し、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・は、最小加工寸法又はそれよりも大きいサイズとなる。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分にフリンジを有する。
また、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の中心点は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、ｙ方向上側にずれている。
コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分において、フリンジが設けられる方向、即ち、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・がずれる方向（ｙ方向上側）には、そのワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・に隣接する他のワード線が存在しない。
図１０は、図８及び図９のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、及び、Ｅ−Ｅ線に沿う断面図を示している。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が配置される。素子分離絶縁層１２は、例えば、酸化シリコンから構成され、その厚さは、０．１〜０．５μｍの範囲内の値に設定される。
メモリセルアレイエリア内において、素子分離絶縁層１２により取り囲まれたアクティブエリアＡＡ内には、ソース／ドレイン拡散層１３が配置される。ソース／ドレイン拡散層１３間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）１４、浮遊ゲート電極（電荷蓄積層）１５、ゲート間絶縁膜（ブロッキング絶縁層）１６及び制御ゲート電極（ワード線）１７，１８が配置される。
ゲート間絶縁膜１６は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電(high-k)膜などから構成される。ゲート間絶縁膜１６は、浮遊ゲート電極１５及び制御ゲート電極１７がそれぞれ導電性ポリシリコンから構成されるときには、ＩＰＤと呼ばれる。
制御ゲート電極１７が導電性ポリシリコンから構成される場合、制御ゲート電極１７の抵抗値を下げるために、制御ゲート電極１８は、金属シリサイド膜から構成される。
ワード線コンタクトエリア内において、素子分離絶縁層１２上には、ゲート間絶縁膜１６を介してワード線（制御ゲート電極）１７，１８が配置される。
ワード線１７，１８は、酸化シリコンなどの層間絶縁膜１９により覆われる。
層間絶縁膜１９上には、絶縁膜２０，２１，２２が配置される。
絶縁膜２１は、例えば、酸化シリコンから構成され、絶縁膜２０，２２は、例えば、窒かシリコンから構成され、ＲＩＥや、ＣＭＰなどのステップにおいてエッチングストッパとして機能する。
絶縁膜２１には、配線溝が設けられ、層間絶縁膜１９には、ワード線１７，１８に達するコンタクトホールＣＳ１（ｎ−２），ＣＳ１（ｎ−１）が設けられる。
配線溝内及びコンタクトホール内には、図８及び図９の導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・に相当する導電線２３が満たされる。
図１１乃至図１３は、ワード線コンタクトエリア内のワード線とコンタクトホールの位置関係を示している。
図１１の例は、ワード線１７，１８とコンタクトホールＣＳ１（ｎ−１）との間にフォトリソグラフィによる合わせずれがない場合である。この場合、コンタクトホールＣＳ１（ｎ−１）は、ワード線１７，１８のフリンジ上に位置する。
ここで、図１２に示すように、フォトリソグラフィによる合わせずれにより、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１がｙ方向左側にずれると、コンタクトホールＣＳ１（ｎ−１）の落ち込みが発生する。
しかし、コンタクトホールＣＳ１（ｎ−１）の最も低い部分は、ワード線１７，１８の上面よりも低く、その下面よりも高い位置に存在する。即ち、ゲート間絶縁膜１６がコンタクトホールＣＳ１（ｎ−１）内に露出しないため、ゲート間絶縁膜１６の溶解による汚染を防止できる。
また、コンタクトホールＣＳ１（ｎ−１）がずれる方向（ｙ方向左側）には、ワード線１７，１８に隣接する他のワード線が存在しないため、ワード線同士の短絡の問題も発生しない。
次に、図１３に示すように、フォトリソグラフィによる合わせずれにより、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１がｙ方向右側にずれると、同様に、コンタクトホールＣＳ１（ｎ−１）の落ち込みが発生する。
しかし、コンタクトホールＣＳ１（ｎ−１）の最も低い部分は、ワード線１７，１８の上面よりも低く、その下面よりも高い位置に存在する。即ち、ゲート間絶縁膜１６がコンタクトホールＣＳ１（ｎ−１）内に露出しないため、ゲート間絶縁膜１６の溶解による汚染を防止できる。
また、フォトリソグラフィによる合せずれがない状態で、コンタクトホールＣＳ１（ｎ−１）の中心点Ｑ１は、元々、ワード線１７，１８の中心線Ｑ２に対して、ｙ方向左側にずれているため、ワード線同士の短絡の問題も発生しない。
(4) 第３実施の形態
第３実施の形態は、第１実施の形態の変形例である。
この実施の形態の特徴は、コンタクトホールが配置される部分のワード線の幅が、メモリセルアレイエリア内のワード線の幅よりも狭い点にある。
図１４は、第３実施の形態のワード線レイアウトを示している。
メモリセルアレイエリア１、ワード線ドライバ（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）２及びワード線コンタクトエリア３は、それぞれ、図１のメモリセルアレイエリア１、ワード線ドライバ２及びワード線コンタクトエリア３に対応する。
メモリセルアレイエリア１内には、ライン＆スペース構造の複数のアクティブエリアＡＡが配置される。アクティブエリアＡＡは、ｙ方向に延び、それらの間には、例えば、ＳＴＩ構造の素子分離絶縁層からなる素子分離エリアが配置される。
複数のアクティブエリアＡＡのうち、メモリセルアレイエリア１のｘ方向の端部に最も近い１つ又はそれ以上のアクティブエリアは、データの記憶のために使用しないダミーアクティブエリアＡＡ（ＤＵＭＭＹ）である。
また、メモリセルアレイエリア１内には、ライン＆スペース構造の複数のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・が配置される。ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、メモリセルアレイエリア１内においてｘ方向に延び、それらの両端は、メモリセルアレイエリア１とワード線ドライバ２との間のワード線引き出しエリア３内に存在する。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端は、１つのブロックＢＫｊ（ｊは、１，２，３，４，・・・）のｙ方向の一端に最も近いワード線からｙ方向の他端に最も近いワード線に向かうに従って、順次、メモリセルアレイエリア１のｘ方向の端部から離れていくレイアウトを有する。
また、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端上には、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される。
さらに、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅は、メモリセルアレイエリア１内のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも狭い。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・上には、導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・が配置される。
導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・の一端は、ワード線ドライバ２に接続され、他端は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・を介して、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の一端に接続される。
導電線Ｌ１１，Ｌ１２，・・・Ｌ１（ｎ−２），Ｌ１（ｎ−１），Ｌ１ｎ，・・・の幅は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも広い。
図１５は、図１４のエリアＰを拡大したものである。
コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅は、メモリセルアレイエリア１内のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも狭い。
また、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・のサイズは、少なくとも、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分のワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の幅よりも大きい。
ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・は、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分にフリンジを有しない。
また、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・の中心点は、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、ｙ方向上側にずれている。
コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・が配置される部分において、ワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・の中心線に対して、コンタクトホールＣＳ１１，ＣＳ１２，・・・ＣＳ１（ｎ−２），ＣＳ１（ｎ−１），ＣＳ１ｎ，・・・がずれる方向（ｙ方向上側）には、そのワード線ＷＬ１１，ＷＬ１２，・・・ＷＬ１（ｎ−２），ＷＬ１（ｎ−１），ＷＬ１ｎ，・・・に隣接する他のワード線が存在しない。
尚、デバイスの断面構造、及び、ワード線とコンタクトホールとの位置関係については、第１実施の形態（図４〜図７）と同じであるため、ここでは、その説明については、省略する。
(5) まとめ
以上、説明したように、上述の実施の形態によれば、ワード線に対する新規なコンタクトホール構造によりＮＡＮＤ型フラッシュメモリの信頼性を向上できる。
３． 変形例
図１６は、変形例としてのＮＡＮＤ型フラッシュメモリの主要部を示している。
この特徴は、メモリセルアレイエリア１のｘ方向の一端のみに、ワード線ドライバ２及びワード線コンタクトエリア３が配置されている点にある。
ワード線レイアウト及びコンタクトホール構造については、上述の第１乃至第３実施の形態のうちの１つをそのまま適用できる。
但し、ワード線ドライバ２及びワード線コンタクトエリア３は、メモリセルアレイエリア１の一端のみに配置されるため、メモリセルアレイエリア１の他端のワード線のレイアウトについては、自由に設定可能である。
即ち、全てのワード線の先端の位置については、同じ、例えば、メモリセルアレイエリア１からの距離が等しくなるようにしてもよい。
図１７は、変形例としてのメモリセル構造を示している。
このメモリセルは、いわゆるＭＯＮＯＳ型を有している。
ここでは、ＭＯＮＯＳ型とは、電荷蓄積層が絶縁膜から構成される不揮発性半導体メモリセルをいうものとする。
半導体基板（アクティブエリア）２１内には、ソース／ドレイン拡散層２２が配置される。ソース／ドレイン拡散層２２間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）２３、電荷蓄積層２４、ブロッキング絶縁膜２５及び制御ゲート電極（ワード線）２６が配置される。
ブロッキング絶縁膜２５は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電(high-k)膜などから構成される。
この場合も、ワード線コンタクトエリア内において、素子分離絶縁層上には、ブロッキング絶縁膜２５を介してワード線（制御ゲート電極）２６が配置される。
４． 適用例
本発明の半導体メモリが適用されるシステムの例について説明する。
図１８は、メモリシステムの一例を示している。
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。
パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わる半導体メモリである。
図１９は、適用例としての半導体メモリのチップレイアウトを示している。
半導体チップ４０上には、メモリセルアレイ４１Ａ，４１Ｂが配置される。メモリセルアレイ４１Ａ，４１Ｂは、それぞれ、ｙ方向に配置されるブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、ｘ方向に配置される複数のセルユニットＣＵを有する。
セルユニットＣＵは、図２０に示すように、ｙ方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成されるＮＡＮＤストリングである。
メモリセルアレイ４１Ａ，４１Ｂ上には、それぞれ、ｙ方向に延びるビット線ＢＬが配置される。メモリセルアレイ４１Ａ，４１Ｂのｙ方向の両端には、ページバッファ（ＰＢ）４３が配置される。ページバッファ４３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ４３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。
メモリセルアレイ４１Ａ，４１Ｂのｘ方向の一端（半導体チップ４０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）４４が配置される。また、メモリセルアレイ４１Ａ，４１Ｂのｙ方向の一端側には、半導体チップ４０の縁に沿ってパッドエリア４２が配置される。ページバッファ４３とパッドエリア４２との間には、周辺回路４５が配置される。
５． むすび
本発明によれば、ワード線に対する新規なコンタクトホール構造により半導体メモリの信頼性を向上できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ＮＡＮＤ型フラッシュメモリの主要部を示す図。 第１実施の形態のレイアウトを示す図。 図２のエリアＰを拡大して示す図。 デバイスの断面構造を示す図。 ワード線とコンタクトホールとの位置関係を示す図。 ワード線とコンタクトホールとの位置関係を示す図。 ワード線とコンタクトホールとの位置関係を示す図。 第２実施の形態のレイアウトを示す図。 図８のエリアＰを拡大して示す図。 デバイスの断面構造を示す図。 ワード線とコンタクトホールとの位置関係を示す図。 ワード線とコンタクトホールとの位置関係を示す図。 ワード線とコンタクトホールとの位置関係を示す図。 第３実施の形態のレイアウトを示す図。 図１４のエリアＰを拡大して示す図。 変形例としてのＮＡＮＤ型フラッシュメモリの主要部を示す図。 変形例としてのメモリセル構造を示す図。 適用例としてのシステムを示す図。 適用例としての半導体メモリのレイアウトを示す図。 ＮＡＮＤセルユニットを示す図。
符号の説明
１： メモリセルアレイエリア、 ２： ワード線ドライバ、 ３： ワード線コンタクトエリア、 ４： データラッチ回路、 ５： ビット線コンタクトエリア、 １１： 半導体基板、 １２： 素子分離絶縁層、 １３： ソース／ドレイン拡散層、 １４： ゲート絶縁膜、 １５： 浮遊ゲート電極、 １６： ゲート間絶縁膜、 １７，１８： 制御ゲート電極（ワード線）、 １９： 層間絶縁膜、 ２０，２１，２２： 絶縁膜、 ２３： 導電線、 ３１： パッケージ、 ３２： 回路基板、 ３３，３４，３５，４０： 半導体チップ、 ４１Ａ，４１Ｂ： メモリセルアレイ、 ４２： パッドエリア、 ４３： ページバッファ、 ４４： ロウデコーダ、 ４５： 周辺回路。

Claims (5)

  1. メモリセルを有するメモリセルアレイエリアと、前記メモリセルアレイエリアに隣接するワード線コンタクトエリアと、前記メモリセルアレイエリア及び前記ワード線コンタクトエリアに跨って配置されるワード線と、前記ワード線コンタクトエリア内の前記ワード線上に設けられるコンタクトホールと、前記コンタクトホールを介して前記ワード線に接続されるワード線ドライバとを具備し、前記コンタクトホールのサイズは、前記ワード線の幅よりも大きく、前記コンタクトホールの最も低い部分は、前記ワード線の上面よりも低く、その下面よりも高い位置に存在することを特徴とする半導体メモリ。
  2. 前記ワード線は、前記コンタクトホールが配置される部分にフリンジを有せず、前記コンタクトホールの中心点は、前記ワード線の中心線に対してずれていることを特徴とする請求項１に記載の半導体メモリ。
  3. 前記コンタクトホールが配置される部分において、前記ワード線の中心線に対して前記コンタクトホールの中心点がずれる方向には、前記ワード線に隣接する他のワード線が存在しないことを特徴とする請求項２に記載の半導体メモリ。
  4. 前記コンタクトホールが配置される部分の前記ワード線の幅は、前記メモリセルアレイエリア内の前記ワード線の幅よりも狭いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
  5. 前記メモリセルは、電荷蓄積層と、前記電荷蓄積層上に配置されるブロッキング絶縁層と、前記ブロッキング絶縁層上に配置される前記ワード線としての制御ゲート電極とを有し、前記ワード線コンタクトエリア内において、前記ワード線は、素子分離絶縁層上に前記ブロッキング絶縁層を介して配置されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ。
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