JP5395837B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。

半導体装置の微細化により、リソグラフィの解像度の限界寸法より小さい配線パターンの形成が、求められている。微細な配線パターンを形成する技術の一つとして、側壁転写技術が、知られている。

側壁転写技術は、リソグラフィの解像度の限界寸法(ライン幅又はピッチ)より小さい寸法を有するパターンを形成できる。
側壁転写プロセスを複数回繰り返すことによって、リソグラフィの解像限界の1/4以下の寸法を有するパターンを形成する手法も提案されている。

例えば、フラッシュメモリのメモリセルアレイのパターンのようなラインアンドスペースパターンは、側壁転写技術によって、形成される。周辺回路とメモリセルアレイとを接続するための領域内において、メモリセルアレイから引き出された配線パターン(ラインパターン)に接続されるように、コンタクトパターンが形成される。コンタクトパターンの寸法は、配線パターンの寸法より大きいことが好ましい。

但し、ラインアンドスペースパターンを形成するための側壁転写技術を適用した製造プロセスと共通の工程で、ラインパターンと寸法の異なるコンタクトパターンを形成することは、困難であった。

特開2008−27991号公報

微細なパターンを含む半導体装置の信頼性を向上する技術を提案する。

本実施形態の半導体装置の製造方法は、半導体基板の素子形成領域及び引き出し領域内の犠牲層の側面上に、n回目(nは1以上の整数)の側壁形成プロセスによって、リソグラフィの解像度の限界寸法より小さい第1の線幅を有する第1の側壁膜を形成する工程と、前記犠牲層が除去された後、リソグラフィによって、前記引き出し領域内の前記第1の側壁膜上に、前記第1の線幅より大きい第2の線幅を有する第1のマスクを形成する工程と、(n+1)回目の側壁形成プロセスによって、前記第1の側壁膜及び前記第1のマスクに基づく第1のパターンの側面上に、前記第1の線幅以下の第2の線幅を有する複数の第2の側壁膜を形成する工程と、前記第2の側壁膜をマスク用いて前記被加工層を加工して、配線幅及び素子形成領域内の配線間隔の少なくとも一方においてリソグラフィの解像度の限界寸法より小さい第1の寸法を有し、且つ、前記第1の寸法より大きい第2の寸法を有して前記引き出し領域において隣接する複数の配線を形成する工程と、を含む

半導体装置の構成例を示すブロック図。 半導体装置の構成例を示す等価回路図。 メモリセルアレイ及び引き出し領域のレイアウトを模式的に示す平面図。 メモリセルアレイ及び引き出し領域内の配線のレイアウトを示す平面図。 メモリセルアレイ及び引き出し領域の構造を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す平面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す平面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す平面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す平面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す平面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す平面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第1の実施形態の半導体装置の製造方法の一工程を示す断面図。 第2の実施形態の半導体装置の製造方法を説明するための図。 第2の実施形態の半導体装置の製造方法の一工程を示す図。 第2の実施形態の半導体装置の製造方法の一工程を示す図。 第3の実施形態の半導体装置の製造方法の一工程を示す平面図。 第3の実施形態の半導体装置の製造方法の一工程を示す断面図。 第3の実施形態の半導体装置の製造方法の一工程を示す平面図。 第3の実施形態の半導体装置の製造方法の一工程を示す断面図。 第3の実施形態の半導体装置の製造方法の一工程を示す平面図。 第3の実施形態の半導体装置の製造方法の一工程を示す断面図。 第3の実施形態の半導体装置の製造方法の一工程を示す平面図。 第3の実施形態の半導体装置の製造方法の一工程を示す断面図。 第3の実施形態の半導体装置の製造方法の一工程を示す平面図。 第3の実施形態の半導体装置の製造方法の一工程を示す断面図。 第4の実施形態の半導体装置の製造方法の一工程を示す断面図。 第4の実施形態の半導体装置の製造方法の一工程を示す断面図。 第4の実施形態の半導体装置の製造方法の一工程を示す断面図。 実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。 実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。 実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。 実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。 実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。 実施形態の半導体装置の引き出し領域内のレイアウト例を示す図。

[実施形態]
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

(1) 第1の実施形態
以下、図1乃至図18を参照して、第1の実施形態の半導体装置及びその製造方法について説明する。

(a) 全体構成例
図1及び図2を用いて、第1の実施形態の半導体装置の全体構成例について説明する。
図1は、本実施形態の半導体装置の主要部を示すブロック図である。

本実施形態の半導体装置は、例えば、半導体メモリである。但し、本実施形態は、半導体メモリに限定されず、複数回の側壁転写プロセス(側壁形成プロセス)の繰り返しによって形成される配線パターンを含む半導体装置に、適用される。

メモリセルアレイ100は、複数のメモリセル(メモリ素子)MCを有する。メモリセルアレイ100は、外部からのデータを記憶する。

図2を用いて、メモリセルアレイ100の構成について、NAND型フラッシュメモリを例として、説明する。図2は、メモリセルアレイ内の1つのブロックの等価回路図を示している。

1つのブロックBLKは、x方向(第1の方向)に並んだ複数のメモリセルユニットCUから構成される。1つのブロックBLK内に、例えば、q個のメモリセルユニットCUが設けられている。

1つのメモリセルユニットCUは、複数(例えば、p個)のメモリセルMC1〜MCpから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第1のセレクトトランジスタSTS(以下、ソース側セレクトトランジスタとよぶ)と、メモリセルストリングの他端に接続された第2のセレクトトランジスタSTD(以下、ドレイン側セレクトトランジスタとよぶ)とを含んでいる。メモリセルストリングにおいて、メモリセルMC1〜MCpの電流経路が、カラム方向(第2の方向)に沿って直列接続されている。

メモリセルユニットCUの一端(ソース側)、より具体的には、ソース側セレクトトランジスタSTSの電流経路の一端に、ソース線SLが接続される。また、メモリセルユニットMUの他端(ドレイン側)、すなわち、ドレイン側セレクトトランジスタSTDの電流経路の一端に、ビット線BLが接続されている。

尚、1つのメモリセルユニットCUを構成するメモリセルの個数は、2個以上であればよく、例えば、16個、32個あるいは64個以上でもよい。以下では、メモリセルMC1〜MCpを区別しない場合には、メモリセルMCと表記する。また、ソース側及びドレイン側のセレクトトランジスタSTD,STSを区別しない場合には、セレクトトランジスタSTと表記する。

メモリセルMCは、電荷蓄積層(例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜)を有するスタックゲート構造の電界効果トランジスタである。カラム方向に隣接する2つのメモリセルMCは、ソース/ドレインが接続されている。これによって、メモリセルMCの電流経路が直列接続され、メモリセルストリングが形成される。

ソース側セレクトトランジスタSTSのドレインは、メモリセルMC1のソースに接続される。ソース側セレクトトランジスタSTSのソースは、ソース線SLに接続される。ドレイン側セレクトトランジスタSTDのソースは、メモリセルMCpのドレインに接続されている。ドレイン側セレクトトランジスタSTDのドレインは、ビット線BL1〜BLqに接続されている。ビット線BL1〜BLqの本数は、ブロックBLK内のメモリセルユニットCUの個数と同じである。

ワード線WL1〜WLpはロウ方向に延在し、各ワード線WL1〜WLpはロウ方向に沿って配列された複数のメモリセルMCのゲートに共通に接続される。1つのメモリセルユニットCUにおいて、ワード線の本数は、1つのメモリセルストリングを構成するメモリセルの個数(p個)と、同じである。

ドレイン側セレクトゲート線SGDLはロウ方向に延在し、ロウ方向に沿って配列された複数のドレイン側セレクトトランジスタSTDのゲートに共通に接続される。ソース側セレクトゲート線SGSLはロウ方向に延び、ロウ方向に沿って配列された複数のソース側セレクトトランジスタSTSのゲートに共通に接続される。

以下では、各ワード線WL1〜WLpを区別しない場合には、ワード線WLと表記し、各ビット線BL1〜BLqを区別しない場合には、ビット線BLと表記する。また、ソース線側及びドレイン側のセレクトゲート線SGSL,SGDLを区別しない場合には、セレクトゲート線SGLと表記する。

ロウ制御回路(例えば、ワード線ドライバ)101は、メモリセルアレイ100のロウを制御する。ロウ制御回路101は、アドレスバッファ102からのアドレス信号に基づいて、選択されたメモリセルにアクセスするために、ワード線WLを駆動する。

カラムデコーダ103は、アドレスバッファ102からのアドレス信号に基づいて、メモリセルアレイ100のカラムを選択し、選択されたビット線BLを駆動する。

センスアンプ104は、ビット線BLの電位変動を、検知及び増幅する。また、センスアンプ104は、メモリセルアレイ100から読み出されたデータ及びメモリセルアレイ100に書き込むデータを、一時的に保持する。

ウェル・ソース線電位制御回路105は、メモリセルアレイ100内のウェル領域の電位及びソース線SLの電位を制御する。

電位生成回路106は、データの書き込み(プログラム)時、データの読み出し時及び消去時に、ワード線WLに印加される電圧を生成する。また、電位生成回路106は、例えば、セレクトゲート線SGL、ソース線SL及び半導体基板内のウェル領域に印加する電位も生成する。電位生成回路106によって生成された電位は、ロウ制御回路101に入力され、選択ワード線及び非選択ワード線WL、セレクトゲート線SGLにそれぞれ印加される。

データ入出力バッファ107は、データの入出力のインターフェイスとなる。データ入出力バッファ107は、入力された外部からのデータを、一時的に保持する。データ入出力バッファ107は、メモリセルアレイ1から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを外部へ出力する。

コマンドインターフェイス108は、データ入出力バッファ7に入力されるデータがコマンドデータ(コマンド信号)であるか否かを判断する。データ入出力バッファ107に入力されるデータがコマンドデータを含む場合、コマンドインターフェイス108は、コマンドデータをステートマシーン109に転送する。

ステートマシーン109は、外部からの要求に応じて、フラッシュメモリ内の各回路の動作を制御する。

(a) 構造
図3乃至図5を用いて、本実施形態の半導体装置(例えば、フラッシュメモリ)の配線レイアウトの一例について説明する。

図3は、メモリセルアレイ100、メモリセルアレイ100周辺に配置されるロウ制御回路101及び引き出し領域150の位置関係を模式的に示す図である。
メモリセルアレイ100は、カラム方向に並んで配置される複数のブロックから構成される。図3において、説明の簡単化のため、2つのブロックBLKi,BLK(i+1)が、示されている。尚、メモリセルアレイ100内のブロックの個数は、2個に限定されない。

ブロックBLKi,BLK(i+1)内には、それぞれ、複数のワード線WLが、設けられている。各ブロックBLKi,BLK(i+1)内のワード線WLを挟むように、2つのセレクトゲート線SGLが、各ブロックBLKi,BLK(i+1)内のカラム方向の一端及び他端に、それぞれ配置される。各ブロックBLKi,BLK(i+1)において、2つのセレクトゲート線SGLのうち1つは、ソース線側セレクトトランジスタのセレクトゲート線SGLであり、他の1つは、ビット線側セレクトトランジスタのセレクトゲート線SGLである。

図3に示される例では、メモリセルアレイ100のロウ方向の一端(片側)に、ロウ制御回路101が配置される。

メモリセルアレイ100の配線幅及び配線ピッチは、ロウ制御回路101などの周辺回路の配線幅及び配線ピッチと異なる。そのため、図3に示されるように、メモリセルアレイ100とロウ制御回路101との間に、配線幅及び配線ピッチを変換するための引き出し領域(フックアップ領域ともよばれる)150が、配置されている。

図3に示す例では、そして、ワード線WLは、全体として、2つのブロックBLKi,BLK(i+1)の境界側に存在する2つのセレクトゲート線SGLを多重に取り囲んでいる。複数のワード線WLの端部は、引き出し領域150内において、ブロックBLKi,BLK(i+1)の境界側(カラム方向、図中下向き又は上向き)に折り曲げられる。以下では、このような配線パターンを、L字型形状とよぶ。

そして、図3に示すように、複数のワード線WLは、メモリセルアレイ100の端部、或いは、引き出し領域150内で、互いに分断され、複数のワード線WLの独立性が確保されている。

引き出し領域150内において、例えば、ワード線WLが折り曲げられた箇所からその先端までの間に、コンタクトプラグ(コンタクトホール)がワード線に接続される。コンタクトプラグは、引き出し領域150に設けられたコンタクト部上に、配置される。コンタクト部は、引き出し領域150内において、ワード線WLに接続されている。コンタクト部は、ワード線WLと同じ部材(材料)によって形成される。
以下では、ワード線(配線)に接続されたコンタクト部のことを、フリンジともよぶ。

尚、メモリセルアレイ100と引き出し領域150との間に、メモリセルとして機能しないダミーセルを含む領域(以下、ダミーセル領域)が設けられる場合があるが、本実施形態では、ダミーセル領域の図示は、省略する。

図4は、図3における2つのブロックBLKi,BLK(i+1)の境界近傍を抽出した平面図である。図5は、メモリセルアレイ100及び引き出し領域150の断面構造を説明するための図である。図5の(a)は、図4のVa−Va線に沿う断面構造を示している。図5の(b)は、図4のVb−Vb線に沿う断面構造を示している。図5の(c)は、図4のVc−Vc線に沿う断面構造を示している。

図4及び図5に示すように、メモリセルMC及びセレクトトランジスタSTは、ウェル領域(図示せず)が形成された半導体基板30上に配置される。

図5の(a)及び(c)に示されるように、メモリセルMCは、メモリセルアレイ100内に配置される。本実施形態において、メモリセルMCは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルMCのゲートは、ゲート絶縁膜(例えば、トンネル絶縁膜)32上に形成された電荷蓄積層33と、電荷蓄積層33上に形成された絶縁体(ゲート間絶縁膜、或いは、ブロック絶縁膜とよばれる)34と、絶縁体34上に形成されたコントロールゲート電極35とを含んでいる。電荷蓄積層33は、例えば、導電性のシリコンから形成される。シリコンから形成される電荷蓄積層33は、フローティングゲート電極33とよばれる。なお、電荷蓄積層33は、電子に対するトラップ準位を含む絶縁膜(例えば、窒化シリコン)によって、形成されてもよい。

図5の(c)に示されるように、メモリセルアレイ100内において、STI構造の素子分離絶縁膜31Aが、半導体基板30内に埋め込まれている。これによって、半導体基板30内に、アクティブ領域AAが定義される。アクティブ領域AAは、カラム方向に延在している。ロウ方向に配列された複数のフローティングゲート電極33は、素子分離絶縁膜31によって、メモリセル毎に分離されている。

コントロールゲート電極35は、ロウ方向に延在し、ロウ方向に配列された複数のメモリセルに共通に用いられる。コントロールゲート電極35は、ワード線WLとして用いられている。

セレクトトランジスタSTのゲート電極37は、メモリセルMCのスタックゲート構造に近似した構造を有する。セレクトトランジスタのゲート電極37は、電荷蓄積層33と同時に形成される第1電極層と、ゲート間絶縁膜と同時に形成される絶縁体と、コントロールゲート電極35と同時に形成される第2電極層とを含んでいる。セレクトトランジスタSTは、絶縁体内に形成された開口部を介して、第1電極層と第2電極層とが接続されている。接続された電極層がセレクトゲート線SGLを形成する。ロウ方向に配列された複数の第1電極層は、フローティングゲート電極33と同様に、素子分離絶縁膜31Aによって、電気的に分離されている。第2電極層は、コントロールゲート電極35と同様に、ロウ方向に延在し、ロウ方向に配列された複数のセレクトトランジスタに共通に用いられている。

メモリセルMC及びセレクトトランジスタSTは、例えば、半導体基板30内に形成された拡散層40Aによって、カラム方向に直列接続されている。隣接する2つのセレクトトランジスタSTは、半導体基板30内に形成された拡散層40Bを共有する。拡散層40A,40Bは、各トランジスタMC,STのソース及びドレインとして用いられる。拡散層40Aによって直列接続された複数のメモリセルMCが、メモリセルユニットを形成する。

半導体基板30上には、第1の層間絶縁膜51が設けられ、層間絶縁膜51は、メモリセルMCのゲート電極及びセレクトトランジスタSTのゲート電極を、覆っている。層間絶縁膜51内に形成されたコンタクトホール内に、コンタクトプラグCP1が埋め込まれる。コンタクトプラグCP1は、セレクトトランジスタSTによって共有される拡散層40Bに接続される。拡散層40Bは、コンタクトプラグCP1を経由して、層間絶縁膜51上の第1の配線層(メタル層)M0に接続される。

第2の層間絶縁膜52が、第1の層間絶縁膜51上に積層されている。

拡散層40Bがドレイン側セレクトトランジスタSTDに共有されている場合、ビット線BLとしての第2の配線層(メタル層)M1が、層間絶縁膜52内のビアプラグV1を介して、拡散層40Bに接続される。ビット線BLとしての第2の配線層M1は、カラム方向に延在する。各ビット線BLにそれぞれ接続されたコンタクトプラグCP1は、ロウ方向に配列されたメモリセルユニット毎に、電気的に分離されている。

尚、拡散層40Bが、ソース側セレクトトランジスタSTSに共有される場合、第1の配線線M0を用いられたソース線SLが、拡散層40Bに接続される。

図5の(b)及び(c)に示されるように、ワード線WLとしての制御ゲート電極35は、メモリセルアレイ100内から引き出し領域150内に延在する。そして、ワード線WLの独立性を確保するため、引き出し領域150内で、ワード線間が、分断されている。ワード線の分断箇所は、図4に示される箇所に限定されない。

ワード線WLは、引き出し領域150内のフリンジ39(F)に接続されている。フリンジ39上に、コンタクトプラグCPFが設けられ、フリンジ39、コンタクトプラグCPFが電気的に接続される。コントロールゲート電極(ワード線)35(WL)とロウ制御回路(たとえば、ワード線ドライバ)とを接続するために、例えば、引き出し領域150内に設けられた第1の配線層M0が用いられる。ロウ制御回路101から延在する配線層M0が、フリンジ39上のコンタクトプラグCPFに接続される。尚、ビット線BLと同じ配線レベルに位置する配線層M1をさらに用いて、ワード線35が、ロウ制御回路101に接続されてもよい。

フリンジ39が設けられた引き出し領域150内のエリアのことを、コンタクトエリアCAともよぶ。

引き出し領域150内に引き出されたワード線WLの折り曲げ位置を調整することで、フリンジ39及びコンタクトプラグCPFは、2次元(ロウ方向及びカラム方向)で、その位置、サイズ、及び、フリンジ間及びコンタクトプラグ間のピッチを自由に調整できる。例えば、複数のコンタクトプラグCPFのレイアウトを、ワード線WLが変わるたびに、ロウ方向及びカラム方向にずらして設定できるため、ワード線WLとロウ制御回路101とを接続するための配線層のレイアウトを、簡単化できる。

また、セレクトゲート線SGLとしてのセレクトトランジスタのゲート電極37は、メモリセルアレイ100内から引き出し領域150内に延在する。セレクトゲート線SGLの配線幅は、例えば、ワード線WLの配線幅WWより大きい。それゆえ、セレクトゲート線SGLには、フリンジが接続されず、引き出し領域150内のセレクトゲート線SGL上に、コンタクトプラグCP2が設けられている。

図5の(c)に示されるように、引き出し領域150内において、素子分離絶縁膜31Bが、例えば、半導体基板30内に設けられている。素子分離絶縁膜31Bは、引き出し領域150の全体に形成されている。引き出し領域150内において、ワード線WL及びフリンジ39は、素子分離絶縁膜31B上に、設けられている。

ワード線WLは、メモリセルアレイ100内において、ラインアンドスペースのパターンを有している。ラインアンドスペースパターンは、ライン状のパターン(例えば、導電体パターン、ここでは、ワード線パターン)とラインパターン間のスペースパターン(例えば、絶縁体パターン)とが、配線パターンの延在方向と交差する方向において所定の周期で配列されているパターンを有している。例えば、スペースパターンの線幅WD、つまり、ワード線間の配線間隔WDは、ワード線WLの配線幅WWとほぼ同じ大きさであることが好ましい。但し、ワード線間の配線間隔WDは、ワード線の配線幅WWと異なる場合があるのは、もちろんである。

ワード線WLは、側壁転写技術(側壁形成プロセス)を用いて形成されることによって、フォトリソグラフィの解像度の限界寸法よりも微細なパターンとなるように形成される。但し、ワード線WLの配線幅及び配線間隔は、リソグラフィの解像度の限界寸法と同じ寸法となる場合もある。例えば、セレクトゲート線SGLは、フォトリソグラフィ技術を用いて形成される。

例えば、リソグラフィに用いる光源の波長(露光波長)が“λ”、露光装置のレンズの開口数が“NA”、リソグラフィにおけるプロセスパラメータ(プロセスの難易度)が“k1”で示される場合、リソグラフィの解像度の限界寸法は、次式(1)で示される。
k1×(λ/NA) ・・・(式1)
尚、本実施形態において、フォトリソグラフィによるパターニングは、液浸露光技術や位相シフトマスクを用いてもよい。

式(1)に基づくと、複数回(n+1回,nは1以上の整数)の側壁形成プロセス(側壁転写技術)によって形成される配線の寸法(例えば、ワード線の配線幅WW)は、おおむね次式(2)で示される。
(k1/2)×(λ/NA) ・・・(式2)
引き出し領域150内のコンタクトエリアCAにおいて、ワード線WL間の配線間隔WC2、ワード線に接続されたコンタクト部(フリンジ)39の寸法WC1,WC1’、コンタクトエリアCA内におけるコンタクト部39及び配線の間隔WC2は、ワード線WLの配線幅WWより大きくされている。フリンジ39が長方形状の平面形状を有する場合、フリンジ39の寸法WC1は、フリンジ39の短辺の寸法を示し、フリンジ39の寸法WC1は、フリンジ39の長辺の寸法を示す。但し、フリンジ39が正方形状である場合、寸法WC1と寸法WC1’が同じ大きさを有する。

例えば、ワード線WLの配線幅WW及びワード線WLの配線間隔WDの少なくとも一方は、(k1/2)×(λ/NA)で示される値以下(又は未満)に設定されている。
コンタクトエリアCA内におけるワード線間の間隔WC2は、(k1/2)×(λ/NA)より大きい値に設定されている。例えば、フリンジ39の寸法WC1,WC1’も、(k1/2)×(λ/NA)より大きい値に設定されている。但し、コンタクトエリアCA内における各寸法WC1,WC1’,WC2は、フォトリソグラフィの解像度の限界寸法以上でもよい。

このように、本実施形態のフラッシュメモリにおいて、コンタクトエリアCA内において、メモリセルアレイ100内の配線ピッチ(配線間隔WD)より大きい間隔WC2が、配線間に確保されている。

例えば、露光の光源にArFレーザが用いられた場合、露光波長λの値は、193nm程度である。露光装置のレンズの開口数NAは、例えば、1.0〜1.35程度の値に設定される。また、プロセスパラメータk1は、例えば、0.265に設定される。尚、プロセスパラメータk1は、難度が低いプロセスでは大きい値を示し、難度が高いプロセスでは小さい値を示す。理論上のプロセスパラメータk1の限界値は、0.25である。

例えば、2回(=n+1,n=1)の側壁形成プロセスによって、配線(ここでは、ワード線)を形成するための側壁マスクが形成される場合、配線WL(35)の線幅WW又は配線間の間隔WDは、19nm以下となる。コンタクトエリアCA内において、コンタクト部(フリンジ)39の短辺の寸法(線幅)WC1又はコンタクトエリアCA内の配線(フリンジ接続部)の間隔WC2は、アライメントずれやドーズフォーカスのばらつきを考慮して、30nmより大きい寸法に設定される。尚、この場合、1回目の側壁形成プロセスで形成された側壁膜は、2回目の側壁形成プロセスで形成された側壁膜(側壁マスク)を形成するための犠牲膜となる。また、1回目の側壁膜を形成するための犠牲層の寸法に対して、2回目の側壁膜によって形成されたパターンの寸法は、1/4倍のピッチで形成されている。

また、3回(=n+1,n=2)の側壁形成プロセスによって、配線を形成するための側壁マスクが形成される場合、配線WL(35)の線幅WW又は配線間の間隔WDは、9.5nm以下となる。また、コンタクトエリアCA内において、コンタクト部39の短辺の寸法(線幅)WC1又はコンタクトエリアCA内の配線間隔WC2は、アライメントずれやドーズフォーカスのばらつきを考慮して、15nmより大きい寸法に設定される。尚、この場合、1回目及び2回目の側壁形成プロセスで形成された側壁膜は、3回目の側壁形成プロセスで形成された側壁膜(側壁マスク)を形成するための犠牲膜となる。また、1回目の側壁膜を形成するための犠牲層の寸法に対して、3回目の側壁膜によって形成されたパターンの寸法は、1/8倍のピッチで形成されている。

本実施形態の半導体装置において、複数回の側壁転写技術(側壁形成プロセス)によって、ラインアンドスペースパターンを有する配線が形成される。例えば、ラインアンドスペースパターンを有するワード線WLは、側壁膜の形成を(n+1)回(nは1以上の整数)繰り返すことによって形成されたマスクを用いて、形成される。n回目に形成された側壁膜は、(n+1)回目の側壁膜を形成するための犠牲膜(側壁犠牲膜とよぶ)となる。そして、(n+1)回目に形成された側壁膜が、ワード線を形成するためのマスクとして、用いられる。

複数回(n+1回)の側壁形成プロセスによって形成されたワード線WLは、例えば、所定の配線幅WWを有し、配線間隔WDを有して隣接している。この配線幅WW及び配線間隔WDは、リソグラフィ(露光)によるパターン形成の限界寸法より小さい。

(n+1)回の側壁転写技術(側壁形成プロセス)によって形成される配線を含む本実施形態の半導体装置において、n回目の側壁膜を犠牲膜として(n+1)回目の側壁膜(側壁マスク)が形成される前に、コンタクトエリア内のn回目の側壁膜を覆うように、フォトリソグラフィによってマスクが形成される。

これによって、コンタクトエリアCA内において隣接する配線間の間隔WC2が、側壁プロセスによって形成された配線の配線幅WW及び配線間隔WSより、大きく確保される。そして、コンタクトエリアCA内において、フリンジ39を形成するためのマスクが複数の配線WLにまたがらない間隔WC2、及び、各配線WLに接続されるフリンジ39が他の部材と接触しない(ショートしない)間隔WC2が、確保される。それゆえ、コンタクトエリアCA内において、配線WL、フリンジ39及びコンタクトプラグCPFのショートが低減される。

また、コンタクトエリアCA内の配線WL間の間隔WC2を大きくすることに伴って、フリンジ39の寸法WC1,WC1’を大きくできる。この結果として、フリンジ39とコンタクトプラグCPFとの接触面積を大きくでき、フリンジ39とコンタクトプラグCPFとの接触抵抗を小さくできる。

したがって、第1の実施形態の半導体装置によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置の信頼性を向上できる。

(c) 製造方法
図5乃至図18を参照して、第1の実施形態の半導体装置(例えば、フラッシュメモリ)の製造方法について、説明する。

図6及び図7を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図6は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図7は、図6の断面構造を示している。図7の(a)は、図6のVIIa−VIIa線に沿う断面図を示している。図7の(b)は、図6のVIIb−VIIb線に沿う断面図を示している。また、図7の(c)は、図6のVIIc−VIIc線に沿う断面図を示している。

図6及び図7に示されるように、メモリセルアレイ100内において、ウェル領域(図示せず)が形成された半導体基板30上に、絶縁膜32(例えば、シリコン酸化膜)が、形成される。絶縁膜32は、例えば、シリコン基板に対する熱酸化処理によって形成される。絶縁膜32は、メモリセルのゲート絶縁膜(トンネル絶縁膜)、及び、セレクトトランジスタのゲート絶縁膜として用いられる。絶縁膜32上に、第1の導電層(例えば、ポリシリコン)33Aが、例えば、CVD(Chemical Vapor Deposition)法によって、形成される。絶縁膜32上の導電層33Aは、メモリセルのフローティングゲート電極、及び、セレクトトランジスタのゲート電極として用いられる。尚、ポリシリコンの代わりに、窒化シリコンのような、電荷(電子)に対するトラップ準位を含む絶縁膜が、絶縁膜32上に、形成されてもよい。

そして、導電層33A上に、マスク層(図示せず)が形成される。この後、フォトリソグラフィ技術や側壁転写技術によって、メモリセルアレイ内のマスク層がパターニングされ、そのマスク層はRIE(Reactive Ion Etching)法によって加工される。これによって、カラム方向に延在するラインアンドスペースパターンの有するマスク層(図示せず)が、メモリセルアレイ100内の導電層33A上に形成される。例えば、引き出し領域150内において、マスク層は、RIEによって、除去される。

このラインアンドスペースパターンのマスク層に基づいて、導電層33A、絶縁膜32及び半導体基板30が、例えば、RIE法によって、加工される。これによって、メモリセルアレイ100内において、半導体基板30内に、カラム方向に延在する素子分離溝が、形成される。導電層33A及びその下方の半導体領域は、カラム方向に延在する。また、引き出し領域150内において、RIE法によって、導電層及び絶縁膜が除去され、溝が形成される。

そして、メモリセルアレイ100内及び引き出し領域150内において、溝が埋め込まれるように、絶縁膜31A,31Bが、半導体基板30上に形成される。これによって、メモリセルアレイ100内において、STI構造の素子分離絶縁膜31Aが、素子分離溝に埋め込まれ、メモリセルユニットCUが配置される素子形成領域(アクティブ領域)が、形成される。メモリセルアレイ100内の半導体基板30表層に、素子分離領域(素子分離絶縁膜)及び素子形成領域(半導体領域)からなるラインアンドスペースパターンが形成される。また、引き出し領域150の溝は、素子分離絶縁膜31Bによって埋め込まれる。

尚、引き出し領域150内においても、メモリセルアレイ100内と同様に、ラインアンドスペースパターンの素子分離絶縁膜及び半導体領域が、形成されてもよい。

導電層33A上のマスク層が除去された後、導電層33A上に、絶縁体(ゲート間絶縁膜)34が、例えば、CVD法や導電体に対する化学反応(酸化処理、窒化処理又はこれらのラジカル処理)によって、形成される。絶縁体34は、例えば、メモリセルのゲート間絶縁膜として用いられる。尚、セレクトゲート線の形成領域において、導電層33Aの上面が露出するように、絶縁体34に、開口部(スリット)が形成される。

第2の導電層35Aが、絶縁体34上に、形成される。導電層35Aは、シリコン(例えば、ポリシリコン)、シリサイド、ポリサイド(ポリシリコンとシリサイドの積層材)のうち、いずれか1つが用いられる。但し、導電層35Aは、金属(単元素金属又は合金)でもよい。導電体35Aは、メモリセルMCのコントロールゲート電極(つまり、ワード線WL)、セレクトトランジスタのゲート電極(つまり、セレクトゲート線)として、用いられる。

以上のように、メモリセル及びセレクトトランジスタの形成部材が、半導体基板30上に、形成される。

この後、絶縁層60が導電層35A上に形成される。絶縁層60は、例えば、窒化シリコンである。導電層35A上の絶縁層60に、側壁転写技術によって形成されるパターンが転写される。絶縁層60のことを、パターン転写層ともよぶ。パターン転写層60上に、犠牲層(芯材ともよばれる)61が、堆積される。犠牲層61は、例えば、フォトリソグラフィ技術及びRIE法によって、所定のパターンに加工される。例えば、図6及び図7に示される例において、犠牲層61の平面パターンは、ロウ方向に延在するラインパターンとそのラインパターンに接続された突起パターン(突起部)61Aを有する。突起部61Aは、基板表面に対して水平方向においてカラム方向に突出している。例えば、突起部61Aは、ブロックの境界側に向かって、突出している。基板表面に対して水平方向(カラム方向)における突起部61Aの寸法(線幅)W2は、メモリセルアレイ100内における犠牲層61の線幅W1より大きい。

例えば、犠牲層61,61Aは、パターン転写層60と異なる材料が用いられ、例えば、レジスト又はポリシリコン(或いはアモルファスシリコン)から形成される。犠牲層61,61Aとパターン転写層60とが、異なる材料によって形成されることによって、犠牲層61,61Aとパターン転写層60との間に、所定のエッチング選択比が確保される。

例えば、メモリセルアレイ100内において、犠牲層61のラインパターンの寸法(線幅)W1は、形成される配線パターン(ここでは、ワード線)の配線幅WWの4倍程度の寸法(例えば、40nm〜80nm程度)を有するように、パターニング及び加工されることが好ましい。

例えば、フォトリソグラフィのための露光の光源として、ArFレーザが用いられる。ArFレーザによる露光波長λは、例えば、193nm程度に設定されている。また、露光装置のレンズの開口NAは、例えば、1.0〜1.35程度に設定される。プロセスパラメータk1は、例えば、0.265程度に設定されている。

図8及び図9を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図8は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図9は、図8の断面構造を示している。図9の(a)は、図8のIXa−IXa線に沿う断面図を示している。図9の(b)は、図8のIXb−IXb線に沿う断面図を示している。また、図9の(c)は、図8のIXc−IXc線に沿う断面図を示している。

図8及び図9に示されるように、例えば、犠牲層に対するエッチバックによって、メモリセルアレイ100及び引き出し領域150内において、犠牲層がスリミングされる。このスリミングによって、犠牲層61Xの寸法が、縮小される。スリミングのためのエッチバック(エッチング)の条件は、メモリセルアレイ100内における犠牲層61Xの線幅W1Xが、例えば、リソグラフィによるパターニング時における線幅W1の半分(1/2)程度になるように、設定される。引き出し領域150内の突起部61Aの寸法も、エッチバックによって縮小する。

尚、犠牲層61Xのスリミングのためのエッチバックは、犠牲層61Xがパターン転写層60に比較して選択的にエッチングされる条件であれば、RIE法でもよいし、ウェットエッチングでもよい。

犠牲層61Xに対するスリミングの後、パターン転写層60及び犠牲層61Xを覆うように、所定の膜厚の側壁材(マスク材)が、CVD法によって、堆積される。そして、側壁材が犠牲層61X及び突起部61Aの側面上に残存するように、所定の条件のエッチバックが側壁材に対して施される。この1番目の側壁形成プロセスによって、閉ループ状の1番目の側壁膜63が、犠牲層61Xの周囲を取り囲むように、犠牲層61X及び突起部61Aの側面上に形成される。1番目の側壁膜63は、ワード線を加工するための側壁マスクを形成するための犠牲層となる。以下では、側壁膜63のことを、犠牲側壁膜63ともよぶ。

例えば、引き出し領域150において、側壁膜63の平面パターンは、犠牲層61Xに設けられた突起部61Aの形状に依存して、変形する。例えば、側壁膜63は、ブロックBLKi,BLK(i+1)の境界側に向かって、折れ曲がっている。

側壁膜63の線幅WS1は、リソグラフィにおける解像度の限界寸法未満になっている。側壁膜63の線幅WS1は、犠牲層61の線幅W1X以下になっている。例えば、側壁膜63の線幅WS1は、形成される配線パターン(ワード線)の線幅WWと同じ寸法からワード線の線幅WWの2倍までの範囲内の値であることが好ましい。

この値の線幅WS1が得られるように、側壁材の膜厚及びエッチバックの条件が適宜設定されることが好ましい。但し、側壁膜63を形成するための材料及びエッチバックの条件は、犠牲層61X及び絶縁層(パターン転写層)60に比較して、側壁膜(側壁材)が選択的にエッチングされるように、適宜選択される。例えば、側壁膜63の材料(側壁材)は、酸化シリコンが用いられる。但し、側壁膜63、犠牲層61X及びパターン転写層60が互いに所定のエッチング選択比を確保できていれば、側壁膜63、犠牲層61X及びパターン転写層60の材料の組み合わせは、上述の例に限定されない。

このように、1回目の側壁形成プロセスによって、犠牲層61Xの側面上に対して側壁膜63(1番目の側壁膜)が形成される。側壁膜63の線幅WS1は、犠牲層61のパターンの線幅のほぼ1/2倍以下となっている。側壁膜63と側壁膜63を形成するためにリソグラフィによって形成された犠牲層61との線幅は、1/2倍ピッチの関係を有している。

図10及び図11を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図10は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図11は、図10の断面構造を示している。図11の(a)は、図10のXIa−XIa線に沿う断面図を示している。図11の(b)は、図10のXIb−XIb線に沿う断面図を示している。また、図11の(c)は、図10のXIc−XIc線に沿う断面図を示している。

図10及び図11に示されるように、犠牲層が除去された後、レジストマスク65Aが、フォトリソグラフィ技術及びエッチングによって、パターン転写層60上に形成される。なお、レジストマスク65Aの線幅が側壁膜63の線幅より小さくならない程度に、レジストマスク65Aに対してスリミングを施してもよい。また、レジストマスク65Aに対するパターニングは、液浸露光技術を用いてもよい。レジストマスク65Aは、側壁膜63を覆うように形成される。レジストマスク65Aは、引き出し領域150において、複数のコンタクト部(フリンジ)が配置されるコンタクトエリア内に形成される。

レジストマスク65Aの寸法(線幅)W3は、側壁膜63の線幅WS1より大きい。例えば、レジストマスク65Aの線幅W3は、リソグラフィの解像度の限界寸法程度に設定されている。但し、レジストマスク65Aの線幅W3は、近接効果の影響やレジストマスクに対するスリミング処理によって、リソグラフィの解像度の限界寸法より小さくなる場合もある。

図12及び図13を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図12は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図13は、図12の断面構造を示している。図13の(a)は、図12のXIIIa−XIIIa線に沿う断面図を示している。図13の(b)は、図12のXIIIb−XIIIb線に沿う断面図を示している。また、図13の(c)は、図12のXIIIc−XIIIc線に沿う断面図を示している。

図12及び図13に示されるように、側壁膜63及びレジストマスク65Aをマスクとして、側壁膜63及びレジストマスク65Aの下層のマスク材がエッチングされる。これによって、マスク材に、側壁膜63及びレジストマスク65Aから形成されるパターンが転写され、パターン転写層60A,60Bが導電層35A上に形成される。

ここで、側壁膜63によってパターニングされたパターン転写層の部分60Aは、側壁膜63の寸法に依存した線幅を有する。部分60Aのことを、犠牲ラインパターン層60Aとよぶ。犠牲ラインパターン層60Aの線幅は、側壁膜63の線幅WS1同程度になっている。例えば、犠牲ラインパターン層60Aの線幅WS1は、形成されるワード線の線幅WWからワード線の線幅WWの2倍程度の範囲内の線幅を有している。

また、レジストマスク65Aによってパターニングされたパターン転写層の部分60Bは、側壁膜63によってパターニングされた部分60Aより大きい線幅W3を有している。部分60Bのことを、犠牲矩形パターン層60Bとよぶ。例えば、犠牲矩形パターン層60Bの線幅W3は、レジストマスク65Aに基づいて加工されるため、例えば、リソグラフィの解像度の限界寸法以上になっている。但し、マスク65Aに対するスリミング処理によって、犠牲矩形パターン層60Bの線幅W3リソグラフィの解像度の限界寸法より小さくなっている場合もある。

以下では、犠牲ラインパターン層60A及び犠牲矩形パターン層60Bを区別しない場合には、犠牲パターン層60A,60Bとよぶ。

図14及び図15を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図14は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。

図15は、図14の断面構造を示している。図15の(a)は、図14のXVa−XVa線に沿う断面図を示している。図15の(b)は、図14のXVb−XVb線に沿う断面図を示している。また、図15の(c)は、図14のXVc−XVc線に沿う断面図を示している。

犠牲パターン層60A,60Bを形成するための側壁膜及びレジストマスクが除去された後、図14及び図15に示されるように、パターン層60A,60B及び導電層35A上に、第2の側壁材(例えば、酸化シリコン)が、CVD法によって、形成される。そして、その側壁材に対してエッチバックが施され、犠牲パターン層60A,60Bの側面上に、第2の側壁膜67が形成される。尚、側壁膜67を形成する前に、犠牲パターンそう60A,60Bに対して、スリミングを施してもよい。

これによって、1番目の犠牲側壁膜に基づいて形成された犠牲ラインパターン層60Aを取り囲むように、2回目の側壁形成プロセスによって、閉ループ状の2番目の側壁膜67が、犠牲ラインパターン層60Aの側面上に形成される。ラインパターンを有する側壁膜67は、導電層35Aを加工するためのマスクとなる。以下では、説明の明確化のため、側壁膜67のことを、側壁マスク67とよぶ。

側壁マスク67の線幅WS2は、犠牲ラインパターン層60Aの線幅WS1以下である。例えば、側壁マスク67の線幅WS2は、犠牲ラインパターン層60Aの線幅WS1程度からその線幅WS1の半分程度の範囲内で、形成されている。尚、上述のスリミングされた犠牲層61Xの線幅W1Xは、2つの犠牲側壁膜間の2つの側壁マスクが接触しないように、側壁マスク67の線幅WS2の2倍の寸法より大きいことが好ましい。

また、引き出し領域150内において、犠牲矩形パターン層60Bの側面上に、側壁マスク67が、形成される。コンタクトエリア内において、矩形パターン層60Bを挟んでいる側壁マスク67の間隔は、メモリセルアレイ100内で隣接する側壁マスク67の間隔(例えば、間隔WS1)より大きく、矩形パターン層60Bの線幅W3程度を有している。コンタクトエリアCA内における犠牲パターン60Bを挟んでいる側壁マスク67の間隔W3は、例えば、30nm以上であることが好ましい。尚、コンタクトエリアCA内で犠牲パターン60Bを挟んでいる側壁マスク67の間隔W3は、リソグラフィの解像度の限界寸法以上でもよい。

このように、2回目の側壁形成プロセスによって、1回目の側壁形成プロセスに基づくパターン(犠牲側壁膜及びそれに基づく犠牲パターン層)の側面上に、2回目の側壁膜(側壁マスク)67が形成される。2回目の側壁マスク67は、ワード線(メモリセル)の形成位置の上方に形成されている。

側壁マスクの線幅WS2が、犠牲側壁膜の線幅WS1の1/2倍程度となっている場合、側壁マスク67の線幅WS2は、犠牲側壁膜を形成するための犠牲層の線幅の1/4倍程度となっている。側壁マスク67は、犠牲側壁膜63を形成するためにリソグラフィによって形成された犠牲層61との間に、例えば、1/4倍ピッチの関係を有している。

尚、本実施形態において、犠牲パターン層60A,60Bの側面上に、側壁マスク67が形成されたが、第1の側壁膜63及びレジストマスク65Aの側面上に、側壁マスク67が形成されてもよい。そして、第1の側壁膜63及びレジストマスク65Aを除去した後、側壁マスク67をマスクとして、犠牲パターン層(ハードマスク層)を加工してもよい。この場合、導電層35上に、マスク材(犠牲ラインパターン60A)を形成せずに、導電層35上に、芯材、第1の側壁膜63、レジストマスク65A及び側壁マスク67を直接形成してもよい。

図16乃至図18を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図16は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図17は、図16の断面構造を示している。図17の(a)は、図16のXVIIa−XVIIa線に沿う断面図を示している。図17の(b)は、図16のXVIIb−XVIIb線に沿う断面図を示している。図17の(c)は、図16のXVIIc−XVIIc線に沿う断面図を示している。

図16及び図17に示されるように、側壁マスク67を形成するための犠牲パターン層が除去された後、引き出し領域150内のコンタクトエリアCAにおいて、ワード線に接続されるフリンジ(コンタクト部)の形成位置に、レジストマスク69Aが、フォトリソグラフィ及びエッチングによって、形成される。レジストマスク69Aの寸法W4,W4’は、側壁マスク67の線幅WS2以上に設定されている。レジストマスク69Aの寸法W4,W4’は、レジストマスクに対するスリミングによって、リソグラフィの解像度の限界寸法より小さくすることもできる。

ここで、コンタクトエリアCA内においてレジストマスク69によって覆われる側壁マスク67の間隔W5は、メモリセルアレイ100内で互いに隣接する側壁マスク67間の間隔WS1より大きい。例えば、コンタクトエリアCA内における側壁マスク67間の間隔W5は、(k1/2)×(λ/NA)で示される値より大きい。ここで、“λ”はリソグラフィに用いる光源の波長(露光波長)、“NA”は露光装置のレンズの開口数、“k1”はリソグラフィにおけるプロセスパラメータ(プロセスの難易度)、そして、“n+1”は側壁形成プロセス(側壁転写プロセス)の回数を示している。例えば、本実施形態のように、2回の側壁形成プロセスによって配線パターン(ワード線)が形成される場合、間隔W5は、30nm以上であることが好ましい。

それゆえ、コンタクトエリア内において、レジストマスク69を形成するためのマージンを確保でき、レジストマスク69が2つの側壁マスク67にまたがるパターニング不良又は2つのレジストマスク69同士が接触する不良を抑制できる。

メモリセルアレイ100内において、互いに隣接する側壁マスク67間の間隔(スペース)は、除去された犠牲側壁膜(1番目の側壁膜)の線幅WS1と同程度になっている。但し、側壁マスク67の曲面側が対向する位置の間隔は、犠牲層壁膜の線幅WS1と異なる大きさとなる場合がある。

例えば、フリンジを形成するためのレジストマスク69Aが形成されるのと同時に、セレクトゲート線(セレクトトランジスタ)を形成するためのレジストマスク69Bが形成される。

図18は、図16及び図17に続く製造工程、より具体的には、図16及び図17に示される製造工程に続いて、エッチングを実行した後の断面構造を示している。図18の(a)は、図17の(a)のエッチング後の断面図を示している。図18の(b)は、図17の(b)のエッチング後の断面図を示している。図18の(c)は、図17の(c)のエッチング後の断面図を示している。

側壁マスク67及びレジストマスク69A,69Bをマスクに用いて、半導体基板30上の被加工層が、例えば、RIE法によって、エッチングされる。ここで、本実施形態において、被加工層は、半導体基板30上に積層された導電層35A,33A及び絶縁体34である。但し、本実施形態において、犠牲側壁膜に基づいて形成された側壁マスクによって加工される被加工層は、導電層又は絶縁層の単層構造でもよい。

図18に示されるように、エッチングによって、側壁マスク67及びレジストマスク69A,69Bに基づいた、配線パターン及びゲートパターンが、半導体基板30上に形成される。これによって、ラインアンドスペースパターンの配線(ワード線)WLが、メモリセルアレイ100内に形成される。

メモリセルアレイ100内に、メモリセルのスタックゲート構造が、側壁マスク67に基づいて形成される。メモリセルのスタックゲート構造は、ゲート絶縁膜32上のフローティングゲート電極33、フローティングゲート電極33上のゲート間絶縁膜(絶縁体)34及びゲート間絶縁膜34上のコントロールゲート電極35とを含む。コントロールゲート電極34はワード線WLとして用いられる。ワード線WLは、メモリセルアレイ100内から引き出し領域150内に延在する。ワード線WLは、メモリセルMCの制御ゲート電極であり、メモリセルアレイ100内においてアクティブ領域と交差している。

ワード線WLは、配線幅WWを有する。配線幅WWは、導電層を加工するための側壁マスク(2番目の側壁膜)67の線幅WS2と実質的に同じ大きさである。メモリセルアレイ100内において、互いに隣接するワード線間の間隔WDは、例えば、側壁マスクを形成するための犠牲側壁膜(1番目の側壁膜)の線幅WS1と実質的に同じ大きさを有する。なお、ワード線間の間隔WDは、配線幅WWと実質的に同じであることが好ましい。このため、ワード線WLを形成するための側壁マスク及び各犠牲層の寸法が適宜設計されることが好ましい。ワード線WLの配線幅WW及び配線間隔WDの少なくとも一方は、(k1/2)×(λ/NA)で示される値(ここでは、n=1)以下の寸法を有するように、形成される。

引き出し領域150内において、ワード線WLとなるループ状の配線パターンは、所定の箇所で折れ曲がるように形成される。
引き出し領域150内のコンタクトエリアCA内において、ワード線WLに接続されたフリンジ39(F)が、レジストマスク69Aに基づいて形成される。それゆえ、フリンジ39の短辺の寸法WC4は、ワード線WLの配線幅WWより大きくなっている。

本実施形態において、コンタクトエリアCA内のフリンジ39の形成位置において、互いに隣接するワード線WL間の間隔WC2は、メモリセルアレイ100内におけるワード線WL間の間隔WDより大きくなっている。コンタクトエリア内CAにおいて、ワード線WL間の間隔WC2は、例えば、上述の(k1/2)×(λ/NA)で示される値(ここでは、n=1)より大きい。ワード線を形成するための配線パターンが、2回の側壁形成プロセスで形成される場合、コンタクトエリアCA内のフリンジ接続箇所において、ワード線WL間の間隔WC2は、アライメントずれやドーズフォーカスのばらつきを考慮して、30nmより大きいことが好ましい。但し、コンタクトエリアCA内のフリンジ接続箇所におけるワード線WL間の間隔WC2は、リソグラフィの解像度の限界寸法以上であってもよい。

また、メモリセルアレイ100内において、ワード線WL及びフリンジ39の形成と同時に、セレクトトランジスタのゲート電極及びセレクトゲート線が形成される。尚、セレクトゲート形成領域をパターニングするためのマスクは、フリンジを形成するためのレジストマスクを形成するのと同時に形成せずに、図10乃至図15に示される工程において、犠牲パターンと同時に形成されてもよい。

このように、メモリセルアレイ100内において、(n+1)回の側壁転写プロセスによってラインアンドスペースパターンを有する側壁マスク67が、形成される。側壁マスク67によって形成される配線パターンは、リソグラフィの解像度の限界寸法より小さい線幅を有する。また、引き出し領域150内において、その側壁マスク67によって形成される配線パターン間の間隔WDより大きい寸法が、フリンジ接続箇所における配線パターンの間隔WC2として、確保される。

それゆえ、コンタクトエリアCA内において、側壁マスクによって形成された配線パターンの間隔WC2は、メモリセルアレイ100内の配線パターンの間隔WDよりも大きくなる。したがって、コンタクトエリアCA内のフリンジ接続箇所において、隣接するワード線WL間及び隣接するフリンジ間の短絡が、抑制される。

図5に示されるように、メモリセルMC、セレクトトランジスタST、ワード線WL及びセレクトゲート線SGLが形成された後、形成されたゲート電極をマスクとして、イオン注入が実行され、拡散層40A,40Bが半導体基板30内に形成される。

その後、閉ループ状の配線パターンに対するループカット(エッチング)によって、ワード線35(WL)が、それぞれ独立するパターンにされる。

そして、メモリセルアレイ100及び引き出し領域150内において、メモリセルMC、セレクトトランジスタST、ワード線WL及びセレクトゲート線SGLを覆うように、層間絶縁膜51が、例えば、CVD法によって、半導体基板30上に堆積される。

層間絶縁膜51内の所定の位置に、コンタクトホールが形成され、コンタクトホール内に、コンタクトプラグCP1,CP2,CPFが埋め込まれる。

コンタクトプラグCP1は、メモリセルアレイ100内において、カラム方向に隣接するセレクトトランジスタSTによって共有されている拡散層40Bに接続される。

コンタクトプラグCPFは、引き出し領域150内のフリンジ39上に設けられる。上述のように、コンタクトエリアCA内で近接するフリンジ39間及び隣接するワード線間に、メモリセルアレイ100内のワード線WLの配線幅WW(又はワード線間の間隔WD)より大きい間隔WC2が設けられている。このため、コンタクトプラグCPF同士のショートも抑制される。

また、フリンジ39の寸法WC1,WC1’が、ワード線WLの配線幅WWより大きい寸法を有している。このため、コンタクトプラグ(コンタクトホール)とフリンジ39とのアライメントずれに対するマージンが大きくなる。また、フリンジ39とコンタクトプラグCPFとの接触面積を大きくでき、フリンジ39とコンタクトプラグとの接触抵抗が小さくなる。

そして、メモリセルアレイ100及び引き出し領域150内において、層間絶縁膜51上に、メタル層が、例えば、スパッタ法によって堆積される。メモリセルアレイ100内において、堆積されたメタル層が所定のパターンに加工される。これによって、複数の第1の配線層M1が、コンタクトプラグCP1,CP2に接続されるように、コンタクトプラグCP1,CP2上及び層間絶縁膜51上に、それぞれ形成される。これと同時に、引き出し領域150内において、ロウ制御回路101から延在する複数の配線層(引き出し配線)M0が、コンタクトプラグCPFに接続されるように、コンタクトプラグCPF及び層間絶縁膜51上に形成される。

層間絶縁膜51上及び配線層M1上に、第2の層間絶縁膜52が、例えば、CVD法によって、堆積される。そして、層間絶縁膜52内に、コンタクトホールが形成され、ビアプラグV1が、メモリセルアレイ100内の所定の位置に、形成される。

そして、メモリセルアレイ100内において、ビット線BLとしての第3の配線層M1が、ビアプラグV1に接続されるように、層間絶縁膜52上に形成される。第1及び第2の配線層M0,M1は、フォトリソグラフィ技術又は側壁転写技術を用いて、パターニング及び加工される。第1及び第2の配線層M0,M1は、ダマシン法によって形成されてもよい。

尚、第2の配線層M1及びビアプラグV1は、ワード線WLとロウ制御回路101との接続関係に応じて、引き出し領域150内に形成されてもよい。

以上の工程によって、本実施形態の半導体装置(例えば、フラッシュメモリ)が形成される。

尚、本実施形態のフラッシュメモリの製造方法において、2回の側壁転写プロセスを用いて、ラインアンドスペースパターンの配線パターンをメモリセルアレイ100内に形成する例について述べたが、本実施形態は、2回以上の側壁転写プロセスによって配線パターンが実行される製造方法であれば、側壁転写プロセスの回数は、限定されない。例えば、3回の側壁転写プロセスによって、ラインアンドスペースパターンの配線パターンが形成される場合、1回目の側壁膜を形成するための犠牲層の1/8倍ピッチのラインアンドスペースパターンが形成される。図10及び図11に示される工程のように、コンタクトエリアCA内において隣接する配線パターン間の間隔を確保するためのレジストマスクによるパターニングは、1回目と2回目の側壁形成プロセス間のみに実行されてもよいし、各側壁形成プロセス間にそれぞれ実行されてもよい。

3回の側壁転写プロセスによって配線パターンが形成される場合、形成される配線パターン(ワード線)の配線幅WWは、9.5nm以下であることが好ましく、コンタクトエリアCA内において隣接する配線パターンの間隔WC2は、15nmより大きいことが好ましい。尚、この場合、1回目の側壁膜を形成するための犠牲層61の線幅W1は、形成される配線パターンの配線幅の8倍程度であることが好ましい。

上述のように、本実施形態のフラッシュメモリの製造方法は、複数回(n+1回)の側壁形成プロセスを含んでいる。本実施形態において、n回目の側壁形成プロセスで形成される側壁膜は、(n+1)回目の側壁形成プロセスで形成される側壁膜のための犠牲パターンとなる。そして、(n+1)回目の側壁形成プロセスによって形成された側壁膜をマスクに用いて、被加工層(ここでは、ワード線及びトランジスタのゲート電極)が加工される。それゆえ、ワード線WLの配線幅WW及び配線間隔WDの少なくとも一方は、(k1/2)×(λ/NA)で示される値以下の寸法を有する。

本実施形態において、(n+1)回目の側壁膜が形成される前に、フリンジが設けられるコンタクトエリアCA内において、n番目の側壁膜を覆うように、レジストマスクが形成される。コンタクトエリアCA内において、(n+1)番目の側壁膜は、レジストマスクに基づくパターンの側面上に形成される。

それゆえ、コンタクトエリアCA内の(n+1)番目の側壁膜及びその側壁膜によって形成される配線パターンの間隔W5,WC2は、メモリセルアレイ100内における配線パターン(ここでは、ワード線)間の間隔WWより大きい。例えば、コンタクトエリアCA内における配線パターン間の間隔W5,WC2は、(k1/2)×(λ/NA)で示される値より大きい。

したがって、コンタクトエリアCA内において、レジストマスクが複数の側壁マスクを覆わないように、フリンジを形成するためのレジストマスクを形成できる。

このように、本実施形態によれば、コンタクトエリア内にレジストマスクを形成するためのレイアウトのマージンを確保できる。そして、コンタクトエリア内において、フリンジ、配線及びコンタクトとの間に生じるショート(短絡)を防止できる。

この結果として、本実施形態は、半導体装置の微細化に起因する半導体装置の製造歩留まりの低下を、抑制できる。また、本実施形態は、複雑な製造工程の追加無しに、異なる寸法(配線幅又は配線間隔)を含む配線及びその配線に接続されるコンタクト部を、形成できる。

したがって、本実施形態の半導体装置及びその製造方法によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置の信頼性を向上できる。

(2) 第2の実施形態
図19乃至図21を参照して、第2の実施形態の半導体装置の製造方法について説明する。尚、第1の実施形態の半導体装置及びその製造方法に共通する構成要素及び製造工程に関しては、必要に応じて、説明する。

第1の実施形態において、コンタクトエリアCA内において、レジストマスクを用いて、側壁マスクによって加工される微細パターンより大きい寸法のパターンを形成する例について、説明した。
しかし、レジストマスクを用いずに、隣接するパターン間のスペース幅(間隔又はピッチ)に依存してエッチングバイアスに違いが生じることを利用して、側壁マスクによって加工されるパターンより大きい寸法のパターンを形成してもよい。

図19は、エッチング工程における隣接するマスクパターン間のスペース幅と形成されたパターンの変換差(パターン線幅変動量)との関係の一例を示すグラフである。図19の横軸は、マスクパターン間のスペース幅DSを示している。図19の縦軸は、マスクパターンと形成されるパターンの寸法の変換差(エッチングバイアスともよばれる)CDを示している。本実施形態において、パターンの変換差CDは、2つのマスクパターンが隣接した状態で所定のエッチング条件で加工されたパターンの線幅Weaとエッチング前のマスクパターンの線幅Webとの変換差(Wea−Web)を示している。

図19に示されるように、マスクパターンのスペース幅DSが大きくなると、変換差CDが大きくなる。すなわち、マスクパターンの線幅Webに対して形成されるパターンの線幅Weaが大きくなる。

図20及び図21に示されるように、本実施形態の半導体装置の製造方法において、このエッチング時に生じるマスクパターンと被加工物との変換差を利用して、リソグラフィ(レジストマスク)を用いずに、側壁膜より寸法の大きなパターンが形成される。

図20を用いて、本実施形態の半導体装置(フラッシュメモリ)の製造方法の一工程について、説明する。図20の(a)は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図20の(b)は、図20の(a)のXXb−XXb線に沿う断面図を示している。

図20に示されるように、第1の実施形態と同様に、メモリセルアレイ100内及び引き出し領域150内に、トランジスタ及びワード線の形成部材が、形成される。それらの形成部材上に、パターン転写層60が堆積される。所定の形状の犠牲層61が、パターン転写層60上に、形成される。そして、犠牲層61Xに対して、スリミングが施される。

犠牲層61Xが含む突起部61Aは、寸法D1を有している。また、互いに隣接する突起部61Aは、間隔D2を有している。本実施形態において、突起部61A間の間隔D2の大きさは、寸法D1より大きくなるように形成される。以下では、隣接するほかのパターンとの間隔が大きいパターンのことを、孤立パターンともよぶ。

図21を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図21の(a)は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図21の(b)は、図21の(a)のXXIb−XXIb線に沿う断面図を示している。

1回の側壁形成プロセスによって、側壁膜(犠牲側壁膜)63が、突起部61Aを有する犠牲層61Xの側面上に、形成される。側壁膜63は、線幅WS1を有する。

犠牲層61Xが選択的に除去された後、形成された側壁膜63をマスクに用いて、パターン転写層がRIE法によって加工される。ここで、エッチングの条件は、引き出し領域150内における孤立パターンとしての突起部61Aと側壁マスク63とのパターン変換差が、メモリセルアレイ100内における犠牲層61Xと側壁マスク63とのパターン変換差より大きくなるように、調整される。

上記のように、突起部61Xに対応する部分において、ブロックBLKi,BLK(i+1)の境界を挟んで隣接した側壁膜63は間隔D2を有している。それゆえ、突起部61Aに対応するように形成されたパターン転写層60Cは、図19に示された側壁膜63の線幅WS1より大きい寸法W3’を有するように、加工される。

この後、第1の実施形態の図14乃至図18に示される工程と同様に、転写パターン層60,60Cの側面上に、2回目の側壁形成プロセスによって、側壁膜(側壁マスク)が形成される。2番目の側壁膜が形成された後、転写パターン層は選択的に除去される。そして、コンタクトエリア内において、フリンジの形成位置に、レジストマスクが、フォトリソグラフィによって、形成される。

図21に示されるように、コンタクトエリア内の転写パターン層60Cは、転写パターン層を加工するための側壁膜63の線幅WS1より大きい寸法を有している。それゆえ、転写パターン層60Cの側面上に形成される側壁膜は、線幅WS1より大きい間隔を有して、隣接する。それゆえ、レジストマスクを形成するためのマージンを確保できる結果として、コンタクトエリア内において、1つのレジストマスクが複数の側壁膜を覆わないように、フリンジを形成するためのレジストマスクを形成できる。

これによって、コンタクトエリア内における配線(例えば、ワード線)間の間隔が、メモリセルアレイ内における配線間の間隔より大きくなるように、メモリセルアレイから引き出し領域へ延在する配線を形成できる。

尚、ブロックBLKi,BLK(i+1)間の境界領域において、側壁膜間の間隔が大きくなる。そのため、ブロック間の境界領域近傍のパターンの線幅が変動するのを抑制するために、セレクトゲート線が形成される領域内に、ダミーパターンやセレクトゲート線を形成するためのマスクパターンが、形成されてもよい。

以上の工程によって、本実施形態の半導体装置が形成される。

本実施形態の半導体装置の製造方法において、1回目の側壁膜を用いて、下地層を加工する際、レジストマスクを形成せずに、パターン間隔に対するエッチングバイアスの違いを利用して、側壁膜63の線幅WS1より大きい寸法W3’のパターン60Cを形成できる。これによって、レジストマスクを形成するための工程、例えば、フォトリソグラフィ及びレジストマスクに対するエッチング、を削減できる。それゆえ、本実施形態によれば、半導体装置の製造工程の簡略化及び製造コストの低減に貢献できる。

第2の実施形態の半導体装置の製造方法においても、第1の実施形態の半導体装置の製造方法と同様に、微細パターンを含む半導体装置の信頼性を向上できる。

(3) 第3の実施形態
図22乃至図31を参照して、第3の実施形態の半導体装置及びその製造方法について、説明する。

第1の実施形態において、複数回の側壁形成/転写プロセスによって形成された側壁マスクを用いて配線を加工する半導体装置の製造方法について、説明した。
但し、本実施形態は、側壁転写技術によってリソグラフィの解像度の限界寸法未満の配線パターン(ラインパターン)が形成され、且つ、コンタクト部の形成領域が側壁転写技術の微細パターンより大きい寸法を有していれば、配線パターンの構造は限定されない。例えば、図22乃至図31に示される本実施形態の半導体装置(例えば、フラッシュメモリ)及びその製造方法のように、配線(ここでは、ワード線)は、側壁転写技術によって形成された溝内に埋め込まれた構造、つまり、ダマシン構造を有していてもよい。

本実施形態において、コントロールゲート電極のみを、ダマシンゲート構造によって形成する例を説明するが、電荷蓄積層を含むスタックゲート構造の全体が、ダマシンゲート構造で形成されてもよい。

図22及び図23を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図22は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図23は、図22の断面構造を示している。図23の(a)は、図22のXXIIIa−XXIIIa線に沿う断面図を示している。図23の(b)は、図22のXXIIIb−XXIIIb線に沿う断面図を示している。

図22及び図23に示されるように、メモリセル毎に独立するように、フローティングゲート電極33が、例えば、側壁転写技術によって、ゲート絶縁膜32を介して、メモリセルアレイ100内の半導体基板30上に形成される。フローティングゲート電極33上には、絶縁膜が形成される。絶縁膜は、ゲート間絶縁膜でもよいし、ダミー層(マスク層)でもよい。尚、メモリセルのゲート構造が、電荷蓄積層にトラップ準位を含む絶縁膜が用いられた構造(例えば、MONOS構造又はSONOS構造)である場合、電荷蓄積層はメモリセル毎に分断されなくともよい。また、ソース/ドレイン拡散層は、半導体基板30内に形成されなくともよい。

そして、フローティングゲート電極33を覆うように、層間絶縁膜51が、CVD法によって形成される。
層間絶縁膜51上に、パターン転写層としての絶縁膜70が、例えば、CVD法によって、堆積される。

そして、第1の実施形態と同様に、絶縁膜70上に、所定のパターンを有する犠牲層71Xが、形成される。メモリセルアレイ100内において、犠牲層71Xは、線幅W1Xを有する。犠牲層71Xの線幅W1Xは、形成されるワード線WLの線幅の4倍程度になっている。犠牲層71Xは、線幅を縮小するためのスリミングが施されてもよいし、スリミングを施さずにリソグラフィの解像度の限界寸法で形成されてもよい。
引き出し領域150内において、犠牲層71X内に、突起部71Aが形成されている。犠牲層71Xの突起部71Aの短辺は、メモリセルアレイ100内の犠牲層71Xの線幅W1Xより大きい寸法(線幅)を有するように、パターニング及び加工されている。

そして、1回目の側壁形成プロセス(側壁転写プロセス)によって、1番目の側壁膜(犠牲側壁膜)73が、犠牲層71Xの側面上に形成される。側壁膜73は、リソグラフィによる解像度の限界寸法より小さい線幅WS1を有している。

引き出し領域150内において、犠牲層71Xの突起部71Aを挟んで対向する側壁膜73の間隔が、線幅W1Xより大きくされる。
図24及び図25を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図24は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図25は、図24の断面構造を示している。図25の(a)は、図24のXXVa−XXVa線に沿う断面図を示している。図25の(b)は、図24のXXVb−XXVb線に沿う断面図を示している。

図24及び図25に示されるように、側壁膜73を形成するための犠牲層が除去された後、引き出し領域150内において、所定のパターンのレジストマスク75が、フォトリソグラフィ技術によって、形成される。レジストマスク75は、引き出し領域150内のコンタクトエリア内の側壁膜73を覆っている。レジストマスク75の寸法W3は、側壁マスク73の線幅WS1より大きくなっている。

図26及び図27を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図26は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図27は、図26の断面構造を示している。図27の(a)は、図26のXXVIIa−XXVIIa線に沿う断面図を示している。図27の(b)は、図26のXXVIIb−XXVIIb線に沿う断面図を示している。

図26及び図27に示されるように、側壁膜及びレジストマスクのパターンに基づいて、パターン転写層70Aが加工された後、側壁膜及び除去される。そして、2回目の側壁形成プロセスによって、側壁膜(側壁マスク)77が、加工されたパターン転写層70Aの側面上に、形成される。側壁膜77の線幅WS2は、リソグラフィの解像度の限界寸法より小さい。2回目の側壁膜77は、メモリセルのフローティングゲート電極(または、ダミー層)33と上下に重ならない位置に形成され、側壁膜77は、例えば、トランジスタのソース/ドレイン上方に配置されている。

メモリセルアレイ100内において、パターン転写層(犠牲ラインパターン層)70Aの線幅は、その転写層70Aをパターニングするための側壁犠牲膜の線幅WS1と実質的に同じ大きさを有している。引き出し領域100のコンタクトエリア内において、パターン転写層(犠牲矩形パターン層)70Bの寸法(線幅)W3は、その転写層70Bをパターニングするためのレジストマスクの寸法W3と実質的に同じ寸法を有している。

尚、メモリセルアレイ100内において、犠牲ラインパターン層70Aを挟まないで対向する側壁マスク77間の間隔は、側壁マスク77の線幅WS2又は犠牲ラインパターン層70Aの線幅WS1と実質的に同じであることが好ましい。また、引き出し領域150のコンタクトエリア内において、犠牲矩形パターン層70Bを挟まないで対向する側壁マスク77間の間隔は、側壁マスク77の線幅WS2の2倍より大きい寸法に設定されている。

図28及び図29を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図28は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図29は、図28の断面構造を示している。図29の(a)は、図28のXXIXa−XXIXa線に沿う断面図を示している。図29の(b)は、図28のXXIXb−XXIXb線に沿う断面図を示している。

図28及び図29に示されるように、側壁膜77が残存するように、犠牲パターン層が選択的に除去される。引き出し領域150内における側壁膜77のループ部分を覆うように、レジストマスク79が形成される。尚、図示は省略するが、レジストマスク79が形成されるのと同時に、セレクトゲート線(セレクトトランジスタ)を形成するためのレジストマスクが形成されてもよい。

そして、側壁膜77及びレジスト79をマスクに用いて、層間絶縁膜51Aがエッチングされる。これによって、メモリセルアレイ100内において、フローティングゲート電極33の上方が開口し、層間絶縁膜51A内に、ゲート電極を埋め込むためのダマシン溝が形成される。形成された溝の幅は、リソグラフィの解像度の限界寸法より小さく、ワード線の配線幅WWに相当する。例えば、ワード線が埋め込まれる溝の幅は、上述の(k1/2)×(λ/NA)によって、求められる。

引き出し領域150内において、側壁膜77をマスクに用いたエッチングによって、コンタクト部(フリンジ)を埋め込むためのダマシン溝(以下、コンタクト溝とよぶ)が、層間絶縁膜51B内に形成される。層間絶縁膜51B内に形成されたコンタクト溝の幅WCは、例えば、ワード線を埋め込むための溝の線幅WWより大きい。

尚、具体例として、2回の側壁形成/転写プロセスによってワード線及びコンタクト部を埋め込むための溝が形成される場合、ワード線が埋め込まれるダマシン溝は、19nm以下であることが好ましく、コンタクト部が埋め込まれるダマシン溝は、30nmより大きいことが好ましい。また、3回の側壁形成/転写プロセスによってワード線及びコンタクト部を埋め込むためのダマシン溝が形成される場合、ワード線が埋め込まれるダマシン溝は、9.5nm以下であることが好ましく、コンタクト部が埋め込まれるダマシン溝は、15nmより大きいことが好ましい。

また、引き出し領域150内における側壁膜77のループ部分がレジストマスク79に覆われていることによって、層間絶縁膜51A,51B内に形成されるダマシン溝は、それぞれ独立したパターンとなっている。

図30及び図31を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図30は、本実施形態のフラッシュメモリの製造方法の一工程におけるメモリセルアレイ及び引き出し領域の平面図を示している。図31は、図30の断面構造を示している。図31の(a)は、図30のXXXIa−XXXIa線に沿う断面図を示している。図31の(b)は、図30のXXXIb−XXXIb線に沿う断面図を示している。

図30及び図31に示されるように、ダマシン溝を形成するための側壁膜が除去された後、ダマシン溝が埋め込まれるように、導電体が、層間絶縁膜51A,51B上に、堆積される。導電体は、例えば、金属又は導電性ポリシリコンからなる。

その後、導電体がダマシン溝内に自己整合的に残存するように、導電体に対して、層間絶縁膜51A,51BをストッパにしたCMP処理や、エッチバックが施される。
これによって、メモリセルアレイ100内に、ダマシンゲート構造の制御ゲート電極35が形成される。制御ゲート電極35は、ワード線WLとして機能し、メモリセルアレイ100内から引き出し領域150内へ、延在する。

引き出し領域150において、ダマシン構造のワード線WL及びコンタクト部39が形成される。コンタクトエリアCA内において、コンタクト部の寸法WCは、ワード線WLの線幅WWより大きく、かつ、レジストマスクやリソグラフィによってパターニングされた犠牲層に応じた寸法を有している。尚、コンタクトエリアCA内において、コンタクト部39は、側壁マスクの線幅に応じた寸法の絶縁膜51Bを挟んで、隣接している。

そして、第1の実施形態と同様に、層間絶縁膜(図示せず)が、ワード線及びコンタクト部を覆うように、堆積される。そして、コンタクト部39に対応する位置において、層間絶縁膜内に、コンタクトホールが形成される。そのコンタクトホール内に、導電体が埋め込まれ、コンタクトプラグCPFが、コンタクト部39上に形成される。この後、層間絶縁膜及び配線層(メタル層)が、順次積層される。

以上の製造工程によって、本実施形態の半導体装置が形成される。

図22乃至図31に示されたように、複数回の側壁形成プロセス(側壁転写プロセス)を用いて形成される半導体装置の製造方法において、(n+1)番目の側壁膜を形成するために、コンタクト部を形成する位置に、レジストマスクがn番目の側壁膜を覆うように、形成される。(n+1)番目の側壁膜によるパターン転写によって形成された層間絶縁膜内の溝に導電体が埋め込まれ、ダマシン構造の配線パターン、トランジスタのゲート電極及びコンタクト部が、形成される。これによって、本実施形態においても、リソグラフィの解像度の限界寸法より小さい配線と、その配線の配線幅より大きいコンタクト部とを形成できる。

本実施形態において、コンタクト部39の大きさは、リソグラフィによってパターニングされるレジストマスク及び犠牲層の寸法を制御することによって、設定できる。それゆえ、側壁マスクの線幅程度の間隔でコンタクト部が隣接する場合において、コンタクトプラグの合わせずれに対するマージンを確保するように、レジストマスク及び犠牲層の大きさを制御することによって、コンタクトプラグと配線(ワード線)とのショートを防止できる。

また、本実施形態において、コンタクト部のパターニングのために(n+1)回目の側壁膜(側壁マスク)を覆うレジストマスクを、形成せずともよい。それゆえ、本実施形態で述べた製造方法は、半導体装置の製造工程(レジストのパターニングのためのフォトリソグラフィ)を削減でき、半導体装置の製造コストを削減できる。

したがって、第3の実施形態の半導体装置及びその製造方法によれば、第1及び第2の実施形態と同様の効果が得られ、微細なパターンを含む半導体装置の信頼性を向上できる。

(4) 第4の実施形態
図32乃至図34を参照して、第4の実施形態の半導体装置の製造方法について、説明する。尚、第1乃至第3の実施形態と同様の構成要素及び製造工程は、必要に応じて説明する。

ビット線BLは、ワード線WLと同様に、リソグラフィの解像度の限界寸法よりも微細なラインアンドスペースのパターンで形成される。ビット線BLは、第3の実施形態で述べられた側壁転写技術を用いて形成されたダマシン溝内に埋め込まれるように、形成されてもよい。
以下、図32乃至図34を用いて、ダマシン構造のビット線の形成方法について説明する。

図32を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図32は、本実施形態のフラッシュメモリの製造方法の一工程における断面図を示している。図32の(a)は、ロウ方向におけるメモリセルアレイ100の断面図を示し、図32の(b)は、メモリセルアレイのカラム方向に隣接して設けられた引き出し領域160の断面図を示している。例えば、図32に示される製造工程における平面構造は、図24に示される図に類似する。尚、メモリセルアレイのカラム方向の引き出し領域160内において、説明の簡単化のため、半導体基板30上に素子が形成されていない例が図示されているが、ダミーセルや周辺回路の電界効果トランジスタが、半導体基板30上に設けられてもよいのは、もちろんである。

図32の(a)及び(b)に示されるように、メモリセル及びワード線WLが半導体基板30上に、形成された後、第1の層間絶縁膜51が、メモリセル及びワード線WLを覆うように、半導体基板30上に形成される。そして、層間絶縁膜51内に、コンタクトプラグCPが埋め込まれ、層間絶縁膜51上に、所定のパターンの第1の配線層M0が形成される。層間絶縁膜51上及び配線層M0上に、第2の層間絶縁膜52が堆積される。そして、第2の層間絶縁膜52内に、第1の配線層M0に接続されるように、ビアプラグV1が埋め込まれる。ビアプラグV1上及び層間絶縁膜52上に、第3の層間絶縁膜53Aが堆積される。

そして、図22乃至図25に示される工程と実質的に同様に、層間絶縁膜53A上に、側壁膜を形成するための犠牲層が、形成される。本実施形態にいて、ビット線を形成するためのライン状の芯材は、メモリセルアレイ100内においてカラム方向に延在するように、形成される。例えば、図22に示される例と同様に、引き出し領域160内において、犠牲層は、ロウ方向に折れ曲がるように、形成されている。引き出し領域160内における犠牲層の寸法(線幅、カラム方向における寸法)は、メモリセルアレイ100内における犠牲層の寸法(線幅、ロウ方向における寸法)より大きい。

その犠牲層の側面上に、1回目の側壁形成プロセスによって、所定の線幅WS1の側壁膜(犠牲側壁膜)83が、形成される。図32に示されるように、側壁膜83が形成された後、犠牲層は層間絶縁膜83上から選択的に除去される。

そして、図32の(b)に示されるように、引き出し領域160内において、側壁膜83を覆うように、レジストマスク85が形成される。レジストマスク85は、コンタクト部(フリンジ)の形成位置に設けられる。上述と同様に、レジストマスク85の寸法W3は、側壁膜83の線幅WS1より大きい。

図33を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図33は、本実施形態のフラッシュメモリの製造方法の一工程における断面図を示している。図33の(a)は、ロウ方向におけるメモリセルアレイ100の断面図を示し、図33の(b)は、メモリセルアレイのカラム方向に隣接して設けられた引き出し領域160の断面図を示している。例えば、図33に示される製造工程における平面構造は、図26に示される図に類似する。

図33の(a)及び(b)に示されるように、例えば、2回目の側壁形成プロセスによって、ループ状の側壁膜(側壁マスク)87が、犠牲側壁膜83及びレジストマスク85の側面上に、形成される。側壁マスク87の線幅WS2は、リソグラフィの解像度の限界寸法以下の大きさであって、例えば、犠牲側壁膜83の線幅WS1以下である。例えば、側壁マスク87の線幅WS2は、(k1/2)×(λ/NA)で示される。例えば、メモリセルアレイ100内において、複数の側壁マスク87は、犠牲側壁膜83の線幅WS1とほぼ同じ間隔で、ロウ方向に隣接していてもよい。尚、側壁マスク87の材料は、所定のエッチング選択比が確保されるように、犠牲側壁膜83及びレジストマスク85と異なる材料が用いられる。

また、引き出し領域160内のコンタクトエリア内において、レジストマスク85を取り囲む側壁マスク87は、レジストマスク85の線幅W3(又は犠牲層の線幅)に応じた間隔で、側壁マスク87の延在方向と交差する方向に、隣接している。つまり、引き出し領域160内の側壁マスク87は、犠牲側壁膜83の線幅WS1より大きい間隔W3で隣接している。

このように、2回目の側壁膜が1回目の側壁膜の側面上に形成されることによって、犠牲層の形成工程など削除することができ、製造工程を簡略化できる。尚、第1乃至第3の実施形態と同様に、犠牲側壁膜83及びレジストマスク85のパターンを、層間絶縁膜53上の転写パターン層に転写し、転写パターン層の側面上に側壁マスク87を形成してもよい。

図34を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図34は、本実施形態のフラッシュメモリの製造方法の一工程における断面図を示している。図34の(a)は、ロウ方向におけるメモリセルアレイ100の断面図を示し、図34の(b)は、メモリセルアレイのカラム方向に隣接して設けられた引き出し領域160の断面図を示している。例えば、図33に示される製造工程における平面構造は、図28及び図30に示される図に類似する。

図34の(a)及び(b)に示されるように、犠牲側壁膜及びレジストマスクが選択的に除去された後、図28に示される工程と同様に、側壁マスクのループ部分を覆うように、レジストマスク(図示せず)が形成される。そして、側壁マスク87及びレジストマスクをマスクに用いて、層間絶縁膜87がエッチングされる。これによって、層間絶縁膜53内に、互いに独立な複数のダマシン溝が形成される。

メモリセルアレイ100内において、隣接する側壁マスク間の間隔に応じて、ダマシン溝が形成される。そして、導電体(例えば、金属)が、ダマシン溝内に自己整合的に埋め込まれ、ダマシン構造のビット線BLが、形成される。
ビット線BLの形成と同時に、引き出し領域160内に形成されたダマシン溝内に、コンタクト部39(M2)が、形成される。

メモリセルアレイ100内のダマシン溝は、リソグラフィの解像度の限界寸法未満の線幅を有する。ダマシン溝の線幅に応じた寸法で、ビット線BLの線幅が決まる。
また、引き出し領域160内のダマシン溝は、メモリセルアレイ100内のダマシン溝、換言すると、側壁マスクの線幅より大きい線幅(短辺の寸法)を有し、例えば、(k1/2)×(λ/NA)で示される寸法以上の線幅を有している。

以上の製造工程によって、本実施形態のフラッシュメモリの製造方法において、複数回の側壁形成プロセス及びダマシン法によって、リソグラフィの解像度の限界寸法より小さい線幅を有するダマシン構造のビット線が、形成される。また、ビット線の形成と実質的に同時の工程で、ビット線BLに接続され、且つ、ビット線の線幅BLより大きい寸法のコンタクト部が、形成される。

本実施形態の半導体装置の製造方法は、第1乃至第3の実施形態と同様の効果が得られる。

以上のように、第4の実施形態の半導体装置の製造方法によれば、第1乃至第3の実施形態と同様に、微細なパターンを含む半導体装置の信頼性を向上できる。

(5) レイアウト例
図35乃至図40を参照して、本実施形態の半導体装置の引き出し領域内のレイアウト例について、説明する。

図35及び図36は、図4に示されるレイアウト例と異なるレイアウト例が示されている。図35及び図36に示されるレイアウト例では、各ブロックBLKi,BLK(i+1)内のそれぞれにおいて、複数のフリンジ39が、同一直線上に配列されている。
このように、引き出し領域150内のフリンジ39の配置が、周期性を有することによって、フリンジ39の加工が容易になる。

尚、ワード線WLに対するフリンジ39の接続箇所は、図35に示されるように、ワード線WLの先端でもよいし、図36に示されるように、ワード線WLの側面でもよい。

図37に示されるように、引き出し領域150が、メモリセルアレイ100の一端及び他端にそれぞれ設けられてもよい。この場合、互いに隣接する2つのブロックBLKi,BLK(i+1)内のワード線WLは、互いに反対側の引き出し領域150内に、それぞれ引き出される。

図38乃至図40は、各ブロックのワード線WLが反対側に引き出された場合における引き出し領域150内のレイアウト例が示されている。尚、引き出し領域150がメモリセルアレイの両側に設けられた場合、両方の引き出し領域150内のレイアウトは実質的に同じであるため、図38乃至図40において、メモリセルアレイ100の一端側の引き出し領域150内のレイアウトのみが図示されている。

図38に示されるレイアウト例において、フリンジ39は、ロウ方向及びカラム方向に隣接するように、配置されている。引き出し領域150がメモリセルアレイ100の両端に配置された場合、ブロックBLKi内のワード線WLが、ブロックBLKi,BLK(i+1)の境界をまたがって、ブロックBLKi側に隣接する領域からブロックBLK(i+1)側に隣接する領域まで引き出されてもよい。それゆえ、引き出し領域150がメモリセルアレイ100の両端に設けられた場合、各ブロックのワード線のレイアウトの自由度が向上する。したがって、引き出し領域150内において、コンタクトエリア内で隣接ワード線間の間隔及びコンタクト部間の間隔を大きくでき、コンタクト部の加工マージンをさらに向上できる。

図39に示されるレイアウト例において、フリンジ39が、互いに対向するように、突出している。フリンジ39の大きさは、ワード線WL毎に異なっていてもよい。

また、図40に示されるレイアウト例において、互いに隣接するワード線WLにそれぞれ接続されたフリンジ39が、カラム方向に対して互いに反対側に突出するように、配置されている。

図35乃至図40に示される例合う取れは、各工程における側壁膜に対するレジストマスクの形成位置を適宜設定することで、形成できる。

図35乃至図40に示されるレイアウト例においても、コンタクトエリアCA内のコンタクト部の形成位置において、コンタクトエリア内のワード線WL間の間隔は、メモリセルアレイ100内のワード線WLの間隔より大きくなっている。また、コンタクト部の寸法は、リソグラフィによるレジストマスクを用いたパターニングによって、ワード線の線幅より大きくなるように、形成されている。

例えば、2回(n+1=2、つまり、n=1)の側壁形成プロセス(側壁転写プロセス)によって、ワード線が形成される場合、1回目の側壁膜を形成するための犠牲層の寸法に対して1/4倍ピッチで、ワード線がメモリセルアレイ内に配列される。この場合、ワード線の線幅(最小寸法)又はワード線の間隔は、19nm未満に設定されることが好ましく、コンタクトエリア内におけるワード線の配線間隔は、30nmより大きく設定されることが好ましい。例えば、3回(n+1=3、つまり、n=2)の側壁形成プロセスによって、ワード線が形成される場合、1回目の側壁膜を形成するための犠牲層の寸法に対して1/8倍ピッチで、ワード線がメモリセルアレイ内に配列される。この場合、ワード線の線幅又はワード線の間隔は、9.5nm未満に設定されることが好ましく、コンタクトエリア内におけるワード線の配線間隔は、15nmより大きく設定されることが好ましい。

図35乃至図40の本レイアウト例に示される構造においても、第1乃至第3の実施形態と同様の効果が得られ、半導体装置の信頼性を向上できる。

(6) 変形例
第1乃至第4の実施形態において、フラッシュメモリを例示して、側壁形成/転写プロセスによって形成される配線の構造及びその製造方法について、説明した。

但し、本実施形態は、フラッシュメモリに限定されず、DRAMやSRAMなどの揮発性半導体メモリに、上述の実施形態が適用されてもよい。また、MRAM(Magnetoresistive RAM)、PCRAM(Phase Change RAM)又はReRAM(Resistive RAM)などのように、抵抗値が可逆的に変化する素子をメモリ素子として用いた抵抗変化型メモリに、本実施形態が適用されてもよい。例えば、本実施形態は、抵抗変化型メモリが有するクロスポイント型メモリセルアレイの配線(ワード線/ビット線)及び配線に接続されるコンタクト部に用いられる。

さらに、それらのメモリに限らず、例えば、プレーナ構造のFET(Field Effect Transistor)又はFin FETによって形成されるロジック回路に対して、実施形態で述べられた構造及び製造方法によって、FETのゲート電極、FETに接続される配線、或いは、ゲート電極及び配線に接続されたコンタクト部(フリンジ)が、形成されてもよい。

[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

30:半導体基板、35,WL:配線(ワード線)、39:コンタクト部(フリンジ)、61,61A:犠牲層、63,67:側壁膜、65A,69:レジストマスク、

Claims (2)

  1. 半導体基板の素子形成領域及び引き出し領域内の犠牲層の側面上に、n回目(nは1以上の整数)の側壁形成プロセスによって、リソグラフィの解像度の限界寸法より小さい第1の線幅を有する第1の側壁膜を形成する工程と、
    前記犠牲層が除去された後、リソグラフィによって、前記引き出し領域内の前記第1の側壁膜上に、前記第1の線幅より大きい第2の線幅を有する第1のマスクを形成する工程と、
    (n+1)回目の側壁形成プロセスによって、前記第1の側壁膜及び前記第1のマスクに基づく第1のパターンの側面上に、前記第1の線幅以下の第2の線幅を有する複数の第2の側壁膜を形成する工程と、
    前記第2の側壁膜をマスク用いて前記被加工層を加工して、配線幅及び素子形成領域内の配線間隔の少なくとも一方においてリソグラフィの解像度の限界寸法より小さい第1の寸法を有し、且つ、前記第1の寸法より大きい第2の寸法を有して前記引き出し領域において隣接する複数の配線を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第1のパターンを除去した後、リソグラフィによって、前記引き出し領域内の前記第2の側壁膜を覆うように、前記第2の線幅より大きい第3の線幅の第2のマスクを形成する工程と、
    前記第2の側壁膜を用いた前記被加工層の加工と同時、前記第2のマスクに基づいて前記引き出し領域内の前記被加工層を加工して、前記引き出し領域内に、前記第1の寸法より大きい第3の寸法を有し、且つ、前記配線に接続されるコンタクト部を形成する工程と、
    をさらに具備することを特徴とする請求項1に記載の半導体装置の製造方法。
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