KR101022101B1 - 반도체 메모리 - Google Patents

반도체 메모리 Download PDF

Info

Publication number
KR101022101B1
KR101022101B1 KR1020080063359A KR20080063359A KR101022101B1 KR 101022101 B1 KR101022101 B1 KR 101022101B1 KR 1020080063359 A KR1020080063359 A KR 1020080063359A KR 20080063359 A KR20080063359 A KR 20080063359A KR 101022101 B1 KR101022101 B1 KR 101022101B1
Authority
KR
South Korea
Prior art keywords
word line
contact hole
disposed
memory cell
contact
Prior art date
Application number
KR1020080063359A
Other languages
English (en)
Other versions
KR20090004640A (ko
Inventor
요시꼬 가또
미쯔히로 노구찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090004640A publication Critical patent/KR20090004640A/ko
Application granted granted Critical
Publication of KR101022101B1 publication Critical patent/KR101022101B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 예에 따른 반도체 메모리는, 메모리 셀을 갖는 메모리셀 어레이 에리어와, 메모리셀 어레이 에리어에 인접하는 워드선 콘택트 에리어와, 메모리셀 어레이 에리어 및 워드선 콘택트 에리어에 걸쳐 배치되는 워드선과, 워드선 콘택트 에리어 내의 워드선 위에 형성되는 컨택트홀과, 컨택트홀을 통하여 워드선에 접속되는 워드선 드라이버를 구비한다. 또한，컨택트홀의 사이즈는, 워드선의 폭보다도 크고, 컨택트홀의 가장 낮은 부분은, 워드선의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재한다.
반도체 메모리, 워드선, 컨택트홀, 플래시 메모리, 블로킹 절연층

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 출원은 일본국 특허 출원 2007-174280(2007년 7월 2일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 메모리의 워드선에 대한 컨택트홀 구조에 관한 것이다.
최근，주 기억 메모리로서 NAND형 플래시 메모리를 사용한 전자 기기가 수많이 제품화되어 있다. 한편，전자 기기의 다기능화에 의해 NAND형 플래시 메모리의 기억 용량의 대용량화가 요구되어, 메모리 셀의 미세화와 그에 수반하는 제조 공정의 복잡화가 과제로 되어 있다.(예를 들면, 특허 공개 2002-184875호 공보, 특허 공개 평5-88375호 공보, 특허 공개 평8-55920호 공보를 참조).
예를 들면, 메모리 셀의 미세화가 현저히 진행되고 있지만, 그에 따른 도전선의 단선 또는 단락, 오염 물질의 확산 등의 문제를 해소하고, 신뢰성의 향상을 도모하기 위해서는, 도전선 및 컨택트홀에 관해서는, 포토리소그래피 시의 정렬 어긋남을 고려하여, 사이즈 및 피치의 결정이나, 가공 조건의 설정 등을 행해야만 한다.
또한，워드선에 관해서는, 라인 & 스페이스의 패턴에 의해 최소 가공 치 수(feature size)로 형성하였다고 해도, 이것과 워드선 드라이버를 접속하기 위해서, 예를 들면, 금속으로 구성되는 도전선을 워드선 위에 배치하고, 또한, 이 도전선과 워드선을 컨택트홀을 통하여 접속해야만 한다.
그러나，이 컨택트홀에 관해서는, 포토리소그래피 시의 정렬 정밀도 등의 가로 방향의 어긋남에 대한 검토는 충분히 행해지고 있지만, 에칭 깊이 등의 세로 방향의 어긋남에 대해서는, 충분히 검토되어 있지 않다.
또한，실제로, 워드선에 대한 컨택트홀의 깊이가 영향을 주었다고 보여지는 불량이 수많이 발생하고 있어, 그 원인을 규명하고, 그것을 해결하기 위한 기술을 개발하는 것이 필수적인 과제로 되어 있다.
또한, 이와 같은 과제는, NAND형 플래시 메모리에 한정되지 않으며, 그 이외의 기억 용량의 대용량화가 요구되는 반도체 메모리에도 생기게 된다.
본 발명의 예에 따른 반도체 메모리는, 메모리 셀을 갖는 메모리셀 어레이 에리어와, 메모리셀 어레이 에리어에 인접하는 워드선 콘택트 에리어와, 메모리셀 어레이 에리어 및 워드선 콘택트 에리어에 걸쳐서 배치되는 워드선과, 워드선 콘택트 에리어 내의 워드선 위에 형성되는 컨택트홀과, 컨택트홀을 통하여 워드선에 접속되는 워드선 드라이버를 구비한다. 또한，컨택트홀의 사이즈는, 워드선의 폭보다도 크고, 컨택트홀의 가장 낮은 부분은, 워드선의 상면보다도 낮고, 그 하면보다 도 높은 위치에 존재한다.
이하, 본 발명의 일 양태에 따른 반도체 메모리에 대하여, 첨부 도면을 참조하면서 하기와 같이 상세히 설명한다.
1. 개요
본 발명의 예는, 컨택트홀의 사이즈가 워드선의 폭보다도 큰 반도체 메모리 에서，컨택트홀의 가장 낮은 부분을, 워드선의 상면보다도 낮고, 그 하면보다도 높은 위치에 설정한 것이다.
우선，워드선에 관해서는, 메모리 셀의 미세화에 의해, 소위 측벽 가공 기술이 채용되는 경우가 많아지고 있다. 이 기술에 의하면, 포토리소그래피의 최소 가공 치수보다도 좁은 폭을 갖는 워드선을 실현할 수 있다. 한편，워드선에 대한 컨택트홀의 사이즈에 관해서는, 포토리소그래피의 최소 가공 치수에 의해 결정된다.이 때문에, 컨택트홀의 사이즈는, 워드선의 폭보다도 커진다.
이 경우, 컨택트홀의 가장 깊은 부분이 워드선의 상면보다도 낮은 위치에 쑥 들어간다는 현상이 생긴다. 이 쑥 들어감에 관하여，반도체 메모리의 불량율과의 관계를 조사한 바, 컨택트홀의 가장 깊은 부분이 워드선의 하면 이하로 되었을 때 현저하게 되는 것이 판명되었다.
또한，그 원인은, 컨택트홀을 형성한 후, 약액에 의해 에칭 마스크로 된 포토레지스트를 박리할 때에, 그 약액이 워드선의 바로 아래의 블로킹 절연층을 용해하고, 그 용해물이 워드선의 주변을 오염시키는 것에 있다는 점을 규명하였다.
따라서，본 발명의 예에서는，워드선에 대한 컨택트홀의 가장 낮은 부분을, 워드선의 상면보다도 낮고, 그 하면보다도 높은 위치에 설정한다.
그런데，종래의 프로세스를 그대로 채용한 것으로는, 이러한 구조를 얻는 것이 어렵다. 왜냐하면, 워드선에 대한 컨택트홀을, 그보다도 깊은 컨택트홀, 예를 들면, MOSFET의 소스·드레인 확산층에 대한 컨택트홀과 동시에 개구하면, 워드선에 대한 컨택트홀도 당연히 깊어지기 때문이다.
이러한 점으로부터, 본 발명의 예에서는，워드선에 대한 컨택트홀을, 다른 컨택트홀과는 독립적으로 개구하는 프로세스를 채용한다.
본 발명의 예에 의하면, 가로 방향의 가공 변동에 따른 워드선의 단선 또는 단락 등의 문제를 측벽 가공 기술에 의해 해소하고, 또한，워드선에 대한 컨택트홀의 깊이를 제어함으로써, 블로킹 절연층으로부터의 오염물의 확산 등의 문제도 해소한다.
이것에 의해，고신뢰성의 반도체 메모리를 실현한다.
2. 실시예
본 발명의 실시예에 대하여 NAND형 플래시 메모리를 예로 설명한다.
(1) NAND형 플래시 메모리
도 1은, NAND형 플래시 메모리의 주요부를 도시하고 있다.
메모리셀 어레이 에리어(1) 내에는, y 방향으로 배열하는 n(n은, 복수)개의 블록 BK1, BK2, …, BKn이 배치된다. 블록 BK1, BK2, …, BKn은, x 방향으로 배열하는 복수의 NAND셀 유닛을 갖는다.
워드선 드라이버(2)는, 예를 들면, 판독/기입 시에, 선택된 1개의 블록 BKi(i는, 1∼n 중 1개) 중 선택된 1개의 워드선을 구동한다. 워드선 드라이버(2)는, 메모리셀 어레이 에리어(1)의 x 방향의 양단에 각각 배치된다.
메모리셀 어레이 에리어(1)와 워드선 드라이버(2)의 사이에는, 워드선 드라이버(2)를 메모리셀 어레이 에리어(1) 내의 워드선에 접속하기 위한 워드선 콘택트 에리어(3)가 배치된다.
데이터 래치 회로(4)는, 예를 들면, 판독/기입 시에, 데이터를 일시적으로 래치하는 기능을 갖는다. 데이터 래치 회로(4)는, 메모리셀 어레이 에리어(1)의 y 방향의 양단에 각각 배치된다. 이 레이아웃은, ABL(All Bit Line) 센스 원리에 유효하다.
메모리셀 어레이 에리어(1)와 데이터 래치 회로(4)의 사이에는, 데이터 래치 회로(4)를 메모리셀 어레이 에리어(1) 내의 비트선에 접속하기 위한 비트선 콘택트 에리어(5)가 배치된다.
(2) 제1 실시예
도 2는, 제1 실시예의 워드선 레이아웃을 나타내고 있다.
메모리셀 어레이 에리어(1), 워드선 드라이버(DRV1, DRV2, DRV3, DRV4)(2) 및 워드선 콘택트 에리어(3)는, 각각, 도 1의 메모리셀 어레이 에리어(1), 워드선 드라이버(2) 및 워드선 콘택트 에리어(3)에 대응한다.
메모리셀 어레이 에리어(1) 내에는, 라인 & 스페이스 구조의 복수의 액티브 에리어 AA가 배치된다. 액티브 에리어 AA는, y 방향으로 연장되고, 그들 사이에 는, 예를 들면, STI(shal1ow Trench Isolation) 구조의 소자 분리 절연층으로 이루어지는 소자 분리 에리어가 배치된다.
복수의 액티브 에리어 AA 중，메모리셀 어레이 에리어(1)의 x 방향의 단부에 가장 가까운 1개 또는 그 이상의 액티브 에리어는, 데이터의 기억을 위해 사용하지 않는 더미 액티브 에리어 AA(DUMMY)이다.
또한，메모리셀 어레이 에리어(1) 내에는, 라인 & 스페이스 구조의 복수의 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …이 배치된다. 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …은, 메모리셀 어레이 에리어(1) 내에서 x 방향으로 연장되고, 그들의 양단은, 메모리셀 어레이 에리어(1)와 워드선 드라이버(2) 사이의 워드선 콘택트 에리어(3) 내에 존재한다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n …의 일단은, 1개의 블록BKj(j는, 1, 2, 3, 4, …)의 y 방향의 일단에 가장 가까운 워드선으로부터 y 방향의 타단에 가장 가까운 워드선을 향함에 따라서, 순차적으로, 메모리셀 어레이 에리어(1)의 x 방향의 단부로부터 떨어져 가는 레이아웃을 갖는다.
또한， 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단 위에는, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CSln, …이 배치된다.
워드선 드라이버(DRV1, DRV2, DRV3, DRV4)(2)는, 컨택트홀 CS11,CS12, …CS1(n-2), CS1(n-1), CS1n, …을 통하여, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단에 접속된다.
구체적으로는, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, … 위에 는, 도전선 L11,L12, … L1(n-2), L1(n-1), L1n, …이 배치된다.
도전선 L11, L12, …L1(n-2), L1(n-1), L1n, …의 일단은, 워드선 드라이버(2)에 접속되고, 타단은, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …을 통하여, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단에 접속된다.
도전선 L11, L12, …L1(n-2), L1(n-1), L1n, …의 폭은, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭보다도 넓다.
도 3은, 도 2의 에리어 P를 확대한 것이다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭은, 대강 일정하며, 최소 가공 치수보다도 좁다. 이에 대하여, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …은, 최소 가공 치수 또는 그보다도 큰 사이즈로 된다.
여기에서, 컨택트홀의 사이즈란, 컨택트홀이 정방형인 경우에는, １변의 길이, 원형의 경우에는, 그 직경, 그 이외의 형상에 대해서는, 컨택트홀의 최대 폭을 말하는 것으로 한다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …은, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분에 프린지를 갖지 않는다.
또한，컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1) , CS1n, …의 중심점은, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 중심선에 대하여, y방향 상측으로 어긋나 있다.
컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분 에서，워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 중심선에 대하여, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 어긋나는 방향(y 방향상측에는, 그 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …에 인접하는 다른 워드선이 존재하지 않는다.
도 4는, 도 2 및 도 3의 A-A선, B-B선, C-C선, D-D선 및, E-E선을 따른 단면도를 도시하고 있다.
반도체 기판(11) 내에는, STI 구조의 소자 분리 절연층(12)이 배치된다. 소자 분리 절연층(12)은, 예를 들면, 산화실리콘으로 구성되며, 그 두께는, 0.1∼0.5㎛의 범위 내의 값으로 설정된다.
메모리셀 어레이 에리어 내에서，소자 분리 절연층(12)에 의해 둘러싸인 액티브 에리어 AA 내에는, 소스/드레인 확산층(13)이 배치된다. 소스/드레인 확산층(13) 사이의 채널 영역 위에는, 게이트 절연막(터널 절연막)(14), 부유 게이트 전극(전하 축적층)(15), 게이트간 절연막(블로킹 절연층)(16) 및 제어 게이트 전극(워드선)(17, 18)이 배치된다.
게이트간 절연막(16)은, 예를 들면, ONO(oxide Nitride Ooxide)막, 고유전(high-k)막 등으로 구성된다. 게이트간 절연막(16)은, 부유 게이트 전극(15) 및 제어 게이트 전극(17)이 각각 도전성 폴리실리콘으로 구성될 때에는, IPD(Inter Poly Silicon Dielectric)라 불린다.
제어 게이트 전극(17)이 도전성 폴리실리콘으로 구성되는 경우, 제어 게이트 전극(17)의 저항값을 내리기 위해서, 제어 게이트 전극(18)은, 금속 실리사이드막으로 구성된다.
워드선 콘택트 에리어 내에서，소자 분리 절연층(12) 위에는, 게이트간 절연막(16)을 개재하여 워드선(제어 게이트 전극)(17, 18)이 배치된다.
워드선(17, 18)은, 산화실리콘 등의 층간 절연막(19)에 의해 덮여진다.
층간 절연막(19) 위에는, 절연막(20, 21, 22)이 배치된다.
절연막(21)은, 예를 들면, 산화실리콘으로 구성되고, 절연막(20, 22)은, 예를 들면, 질화실리콘으로 구성되며, RIE나, CMP 등의 스텝에서 에칭 스토퍼로서 기능한다.
절연막(21)에는, 배선홈이 형성되고, 층간 절연막(19)에는, 워드선(17, 18)에 달하는 컨택트홀 CS1(n-2), CS1(n-1)이 형성된다.
컨택트홀 CS1(n-2), CS1(n-1)의 가장 낮은 부분은, 워드선(17, 18)의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재한다. 즉, 게이트간 절연막(16)이 컨택트홀 CS1(n-2), CS1(n-1) 내에 노출되지 않기 때문에, 게이트간 절연막(16)의 용해에 의한 오염을 방지할 수 있다.
그리고，배선홈 내 및 컨택트홀 내에는, 도 2 및 도 3의 도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …에 상당하는 도전선(23)이 채워진다.
도 5 내지 도 7은, 워드선 콘택트 에리어 내의 워드선과 컨택트홀의 위치 관계를 나타내고 있다.
도 5의 예는, 워드선(17, 18)과 컨택트홀 CS1(n-1) 사이에 포토리소그래피에 의한 정렬 어긋남이 없는 경우이다. 이 경우, 컨택트홀 CS1(n-1)의 중심점 Q1은, 워드선(17, 18)의 중심선 Q2에 대하여, y 방향 좌측(도 2 및 도 3의 y 방향 상측에 상당)으로 어긋나 있다.
여기에서, 도 6에 도시한 바와 같이, 포토리소그래피에 의한 정렬 어긋남에 의해, 컨택트홀 CS1(n-1)의 중심점 Q1이 y 방향 좌측으로 더 어긋나더라도, 그 어긋나는 방향(y 방향 좌측)에는, 워드선(17, 18)에 인접하는 다른 워드선이 존재하지 않기 때문에, 워드선끼리의 단락 문제는 발생하지 않는다.
또한，도 7에 도시한 바와 같이, 포토리소그래피에 의한 정렬 어긋남에 의해, 컨택트홀 CS1(n-1)의 중심점 Q1이 y 방향 우측으로 어긋나더라도, 정렬 어긋남이 없는 상태에서, 컨택트홀 CS1(n-1)의 중심점 Q1은, 원래, 워드선(17, 18)의 중심선 Q2에 대하여, y 방향 좌측으로 어긋나 있기 때문에，워드선끼리의 단락 문제는 발생하지 않는다.
또한，컨택트홀 CS1(n-1)의 개구에 관해서는, 워드선에 대한 컨택트홀 이외의 컨택트홀의 개구와는 독립적으로(별도 공정으로) 행하기 때문에, 컨택트홀CS1(n-1)의 가장 낮은 부분을, 워드선(17, 18)의 상면보다도 낮고, 그 하면보다도 높은 위치에 설정할 수 있다.
이 때문에, 컨택트홀 CS1(n-1)의 형성 후에, 포토레지스트를 박리하는 약액에 의해 게이트간 절연막(16)이 용해되는 일은 없다.
따라서, 게이트간 절연막(16)의 용해물에 의한 오염이 없어져서, 워드선끼리의 내압 확보 등에 의한 소자 특성의 향상을 실현할 수 있다.
(3) 제2 실시예
본 발명은, 워드선에 프린지가 설치되어 있는지의 여부에 관계없이, 모든 반도체 메모리에 적용 가능하다. 왜냐하면, 프린지가 존재하고 있어도, 포토리소그래피의 정렬 어긋남에 의해 컨택트홀의 쑥 들어감이 발생하는 경우가 있기 때문이다.
상기 실시예에서는，컨택트홀의 바로 아래의 워드선에 프린지를 갖는 NAND형 플래시 메모리에 대하여 설명한다.
도 8은, 제2 실시예의 워드선 레이아웃을 나타내고 있다.
메모리셀 어레이 에리어(1), 워드선 드라이버(DRV1, DRV2, DRV3, DRV4)(2) 및 워드선 콘택트 에리어(3)는, 각각, 도 1의 메모리셀 어레이 에리어(1), 워드선 드라이버(2) 및 워드선 콘택트 에리어(3)에 대응한다.
메모리셀 어레이 에리어(1) 내에는, 라인 & 스페이스 구조의 복수의 액티브 에리어 AA가 배치된다. 액티브 에리어 AA는, y 방향으로 연장되고, 그들 사이에는, 예를 들면, STI 구조의 소자 분리 절연층으로 이루어지는 소자 분리 에리어가 배치된다.
복수의 액티브 에리어 AA 중，메모리셀 어레이 에리어(1)의 x 방향의 단부에 가장 가까운 1개 또는 그 이상의 액티브 에리어는, 데이터의 기억을 위해 사용하지 않는 더미 액티브 에리어 AA(DUMMY)이다.
또한，메모리셀 어레이 에리어(1) 내에는, 라인 & 스페이스 구조의 복수의 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …이 배치된다. 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …은, 메모리셀 어레이 에리어(1) 내에서 x 방향으로 연장되고, 그들의 양단은, 메모리셀 어레이 에리어(1)와 워드선 드라이버(2) 사이의 워드선 콘택트 에리어(3) 내에 존재한다.
워드선을 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단은, 1개의 블록 BKj(j는, 1, 2, 3, 4, …)의 y 방향의 일단에 가장 가까운 워드선으로부터 y 방향의 타단에 가장 가까운 워드선을 향함에 따라서, 순차적으로, 메모리셀 어레이 에리어(1)의 x 방향의 단부로부터 떨어져 가는 레이아웃을 갖는다.
또한，워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단에는, 프린지가 설치되고, 또한, 그 프린지 위에는, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치된다.
워드선 드라이버(DRV1, DRV2, DRV3, DRV4)(2)는, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …을 통하여, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단에 접속된다.
구체적으로는，워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …위에는, 도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …이 배치된다.
도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …의 일단은, 워드선 드라이버(2)에 접속되고, 타단은, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …을 통하여, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단에 접속된다.
도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …의 폭은, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭보다도 넓다.
도 9는, 도 8의 에리어 P를 확대한 것이다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n …은, 측벽 가공 프로세스에 의해 형성되고, 그 폭은, 대강 일정하며, 최소 가공 치수보다도 좁다. 이것에 대하여, 컨택트홀 CS11,CS12, …, CS1(n-2), CS1(n-1), CS1n, …은, 최소 가공 치수 또는 그보다도 큰 사이즈로 된다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …은, 컨택트홀 CS11, CSl2, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분에 프린지를 갖는다.
또한，컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, … 의 중심점은, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 중심선에 대하여, y 방향상측으로 어긋나 있다.
컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분 에서，프린지가 형성되는 방향, 즉, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 중심선에 대하여, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 어긋나는 방향(y 방향 상측)에는, 그 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …에 인접하는 다른 워드선이 존재하지 않는다.
도 10은, 도 8 및 도 9의 A-A선, B-B선, C-C선, D-D선 및, E-E선을 따르는 단면도를 나타내고 있다.
반도체 기판(11) 내에는, STI 구조의 소자 분리 절연층(12)이 배치된다. 소자 분리 절연층(12)은, 예를 들면, 산화실리콘으로 구성되며, 그 두께는, 0.1∼0.5 ㎛의 범위 내의 값으로 설정된다.
메모리셀 어레이 에리어 내에서，소자 분리 절연층(12)에 의해 둘러싸인 액티브 에리어 AA 내에는, 소스/드레인 확산층(13)이 배치된다. 소스/드레인 확산층(13) 사이의 채널 영역 상에는, 게이트 절연막(터널 절연층)(14), 부유 게이트 전극(전하 축적층)(15), 게이트간 절연막(블로킹 절연층)(16) 및 제어 게이트 전극(워드선(17, 18))이 배치된다.
게이트간 절연막(16)은, 예를 들면, ONO(Oxide Nitride Ooxide)막, 고유전(high-k)막 등으로 구성된다. 게이트간 절연막(16)은, 부유 게이트 전극(15) 및 제어 게이트 전극(17)이 각각 도전성 폴리실리콘으로 구성될 때에는, IPD라 불린다.
제어 게이트 전극(17)이 도전성 폴리실리콘으로 구성되는 경우, 제어 게이트 전극(17)의 저항값을 내리기 위해, 제어 게이트 전극(18)은, 금속 실리사이드막으로 구성된다.
워드선 콘택트 에리어 내에서，소자 분리 절연층(12) 위에는, 게이트간 절연막(16)을 개재하여 워드선(제어 게이트 전극)(17, 18)이 배치된다.
워드선(17, 18)은, 산화실리콘 등의 층간 절연막(19)에 의해 덮여진다.
층간 절연막(19) 위에는, 절연막(20, 21, 22)이 배치된다.
절연막(21)은, 예를 들면, 산화실리콘으로 구성되고, 절연막(20, 22)은, 예를 들면, 질화실리콘으로 구성되며, RIE나, CMP 등의 스텝에서 에칭 스토퍼로서 기능한다.
절연막(21)에는, 배선홈이 형성되고, 층간 절연막(19)에는, 워드선(17, 18)에 달하는 컨택트홀 CS1(n-2), CS1(n-1)이 형성된다.
배선홈 내 및 컨택트홀 내에는, 도 8 및 도 9의 도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …에 상당하는 도전선(23)이 채워진다.
도 11 내지 도 13은, 워드선 콘택트 에리어 내의 워드선과 컨택트홀의 위치 관계를 나타내고 있다.
도 11의 예는, 워드선(17, 18)과 컨택트홀 CS1(n-1) 사이에 포토리소그래피에 의한 정렬 어긋남이 없는 경우이다. 이 경우, 컨택트홀 CS1(n-1)은, 워드선(17, 18)의 프린지 위에 위치한다.
여기에서, 도 12에 도시한 바와 같이, 포토리소그래피에 의한 정렬 어긋남에 의해, 컨택트홀 CS1(n-1)의 중심점 Q1이 y 방향 좌측으로 어긋나면, 컨택트홀CS1(n-1)의 쑥 들어감이 발생한다.
그러나，컨택트홀 CS1(n-1)의 가장 낮은 부분은, 워드선(17, 18)의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재한다. 즉, 게이트간 절연막(16)이 컨택트홀 CS1(n-1) 내에 노출되지 않기 때문에, 게이트간 절연막(16)의 용해에 의한 오염을 방지할 수 있다.
또한，컨택트홀 CS1(n-1)이 어긋나는 방향(y 방향 좌측)에는, 워드선(17, 18)에 인접하는 다른 워드선이 존재하지 않기 때문에, 워드선끼리의 단락 문제도 발생하지 않는다.
다음으로，도 13에 도시한 바와 같이, 포토리소그래피에 의한 정렬 어긋남에 의해, 컨택트홀 CS1(n-1)의 중심점 Q1이 y 방향 우측으로 어긋나면, 마찬가지로, 컨택트홀 CS1(n-1)의 쑥 들어감이 발생한다.
그러나，컨택트홀 CS1(n-1)의 가장 낮은 부분은, 워드선(17, 18)의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재한다. 즉, 게이트간 절연막(16)이 컨택트홀 CS1(n-1) 내에 노출되지 않기 때문에, 게이트간 절연막(16)의 용해에 의한 오염을 방지할 수 있다.
또한，포토리소그래피에 의한 정렬 어긋남이 없는 상태에서, 컨택트홀 CS1(n-1)의 중심점 Q1은, 원래, 워드선(17, 18)의 중심선 Q2에 대하여, y 방향 좌측으로 어긋나 있기 때문에，워드선끼리의 단락 문제도 발생하지 않는다.
(4) 제 3실시예
제3 실시예는, 제1 실시예의 변형예이다.
상기 실시예의 특징은, 컨택트홀이 배치되는 부분의 워드선의 폭이, 메모리셀 어레이 에리어 내의 워드선의 폭보다도 좁은 점에 있다.
도 14는, 제3 실시예의 워드선 레이아웃을 나타내고 있다.
메모리셀 어레이 에리어(1), 워드선 드라이버(DRV1, DRV2, DRV3, DRV4)(2) 및 워드선 콘택트 에리어(3)는, 각각, 도 1의 메모리셀 어레이 에리어(1), 워드선 드라이버(2) 및 워드선 콘택트 에리어(3)에 대응한다.
메모리셀 어레이 에리어(1) 내에는, 라인 & 스페이스 구조의 복수의 액티브 에리어 AA가 배치된다. 액티브 에리어 AA는, y 방향으로 연장되고, 그들 사이에는, 예를 들면, STI 구조의 소자 분리 절연층으로 이루어지는 소자 분리 에리어가 배치된다.
복수의 액티브 에리어 AA 중，메모리셀 어레이 에리어(1)의 x 방향의 단부에 가장 가까운 1개 또는 그 이상의 액티브 에리어는, 데이터의 기억을 위해 사용하지 않는 더미 액티브 에리어 AA(DUMMY)이다.
또한，메모리셀 어레이 에리어(1) 내에는, 라인 & 스페이스 구조의 복수의 워드 경사 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …이 배치된다. 워드선WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …은, 메모리셀 어레이 에리어(1) 내에서 x 방향으로 연장되고, 그들의 양단은, 메모리셀 어레이 에리어(1)와 워드선 드라이버(2) 사이의 워드선 콘택트 에리어(3) 내에 존재한다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WLln …의 일단은, 1개의 블록BKj(j는, 1, 2, 3, 4, …)의 y 방향의 일단에 가장 가까운 워드선으로부터 y 방향의 타단에 가장 가까운 워드선을 향함에 따라서, 순차적으로, 메모리셀 어레이 에리어(1)의 x 방향의 단부로부터 떨어져 가는 레이아웃을 갖는다.
또한，워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단 위에는, 컨택트홀 CS11, CS12, …CS1(n-2), CS1(n-1), CS1n, …이 배치된다.
또한，컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분의 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭은, 메모리셀 어레이 에리어(1) 내의 워드선 WL11, WL12, …, WL1(n-2),WL1(n-1), WL1n, …의 폭보다도 좁다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …위에는, 도전선 L11, L12, …L1(n-2), L1(n-1), L1n, …이 배치된다.
도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …의 일단은, 워드선 드라이버(2)에 접속되고, 타단은, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …을 통하여, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 일단에 접속된다.
도전선 L11, L12, …, L1(n-2), L1(n-1), L1n, …의 폭은, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭보다도 넓다.
도 15는, 도 14의 에리어 P를 확대한 것이다.
컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS2n, …이 배치되는 부분의 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭은, 메모리셀 어레이 에리어(1) 내의 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭보다도 좁다.
또한，컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …의 사이즈는, 적어도, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분의 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 폭보다도 크다.
워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …은, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분에 프린지를 갖고 있지 않다.
또한，컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, … 의 중심점은, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 중심선에 대하여, y 방향으로 어긋나 있다.
컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 배치되는 부분에 서, 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …의 중심선에 대하여, 컨택트홀 CS11, CS12, …, CS1(n-2), CS1(n-1), CS1n, …이 어긋나는 방향(y 방향 상측)에는, 그 워드선 WL11, WL12, …, WL1(n-2), WL1(n-1), WL1n, …에 인접하는 다른 다른선이 존재하지 않는다.
또한, 디바이스의 단면 구조 및, 워드선과 컨택트홀과의 위치 관계에 대해서는, 제1 실시예(도 4∼도 7)와 동일하기 때문에，여기서는, 그 설명에 대해서는, 생략한다.
(5) 정리
이상, 설명한 바와 같이, 전술한 실시예에 의하면, 워드선에 대한 신규 컨택트홀 구조에 의해 NAND형 플래시 메모리의 신뢰성을 향상할 수 있다.
3. 변형예
도 16은, 변형예로서의 NAND형 플래시 메모리의 주요부를 도시하고 있다.
상기 특징은, 메모리셀 어레이 에리어(1)의 x 방향의 일단에만, 워드선 드라이버(2) 및 워드선 콘택트 에리어(3)가 배치되어 있는 점에 있다.
워드선 레이아웃 및 컨택트홀 구조에 대해서는, 전술한 제1 내지 제3 실시예 중 하나를 그대로 적용할 수 있다.
단，워드선 드라이버(2) 및 워드선 콘택트 에리어(3)는, 메모리셀 어레이 에리어(1)의 일단에만 배치되기 때문에, 메모리셀 어레이 에리어(1)의 타단의 워드선 의 레이아웃에 대해서는, 자유롭게 설정 가능하다.
즉, 모든 워드선의 선단 위치에 대해서는, 동일한, 예를 들면, 메모리셀 어레이 에리어(1)로부터의 거리가 동일하게 되도록 하여도 된다.
도 17은, 변형예로서의 메모리 셀 구조를 도시하고 있다.
상기 메모리 셀은, 소위 MONOS형을 갖고 있다.
여기에서는，MONOS형이란, 전하 축적층이 절연막으로 구성되는 불휘발성 반도체 메모리 셀을 말하는 것으로 한다.
반도체 기판(액티브 에리어)(21) 내에는, 소스/드레인 확산층(22)이 배치된다. 소스/드레인 확산층(22) 사이의 채널 영역 위에는, 게이트 절연막(터널 절연막)(23), 전하 축적층(24), 블로킹 절연막(25) 및 제어 게이트 전극(워드선)(26)이 배치된다.
블로킹 절연막(25)은, 예를 들면, ONO(Oxide Nitride Oxide)막, 고유전(high-k)막 등으로 구성된다.
이 경우에도, 워드선 콘택트 에리어 내에서，소자 분리 절연층 위에는, 블로킹 절연막(25)을 개재하여 워드선(제어 게이트 전극)(26)이 배치된다.
4. 적용예
본 발명의 반도체 메모리가 적용되는 시스템의 예에 대해서 설명한다.
도 18은, 메모리 시스템의 일례를 도시하고 있다.
상기 시스템은, 예를 들면, 메모리 카드, USB 메모리 등이다.
패키지(31) 내에는, 회로 기판(32), 복수의 반도체 칩(33, 34, 35)이 배치된 다. 회로 기판(32)과 반도체 칩(33, 34, 35)은, 본딩 와이어(36)에 의해 전기적으로 접속된다. 반도체 칩(33, 34, 35) 중 1개가, 본 발명에 따른 반도체 메모리이다.
도 19는, 적용예로서의 반도체 메모리의 칩 레이아웃을 나타내고 있다.
반도체 칩(40) 위에는, 메모리 셀 어레이(41A, 41B)가 배치된다. 메모리 셀 어레이(41A, 41B)는, 각각, y 방향으로 배치되는 블록 BK0, BK1, …, BKn-1을 갖는다. 블록 BK0, BK1, …, BKn-1 각각은, x 방향으로 배치되는 복수의 셀 유닛 CU를 갖는다.
셀 유닛 CU는, 도 20에 도시한 바와 같이, y 방향으로 직렬 접속되는 복수의 메모리 셀 MC와, 그 양단에 1개씩 접속되는 2개의 셀렉트 게이트 트랜지스터 ST로 구성되는 NAND 스트링이다.
메모리 셀 어레이(41A, 41B) 위에는, 각각, y 방향으로 연장되는 비트선 BL이 배치된다. 메모리 셀 어레이(41A, 41B)의 y 방향의 양단에는, 페이지 버퍼(PB)(43)가 배치된다. 페이지 버퍼(43)는, 판독/기입 시에, 판독 데이터/기입 데이터를 일시적으로 기억하는 기능을 갖는다. 또한，페이지 버퍼(43)는, 판독，또는, 기입/소거 동작의 베리파이 시에, 센스 앰프(S/A)로서 기능한다.
메모리 셀 어레이(41A, 41B)의 x 방향의 일단(반도체 칩(40)의 가장자리측의 단부와는 반대측의 단부)에는, 로우 디코더(RDC)(44)가 배치된다. 또한，메모리 셀 어레이(41A, 41B)의 y 방향의 일단측에는, 반도체 칩(40)의 가장자리를 따라 패드 에리어(42)가 배치된다. 페이지 버퍼(43)와 패드 에리어(42) 사이에는, 주변 회로(45)가 배치된다.
5. 결론
본 발명에 따르면, 워드선에 대한 신규 컨택트홀 구조에 의해 반도체 메모리의 신뢰성을 향상할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1은, NAND형 플래시 메모리의 주요부를 도시하는 도면.
도 2는, 제1 실시예의 레이아웃을 나타내는 도면.
도 3은, 도 2의 에리어 P를 확대하여 도시하는 도면.
도 4는, 디바이스의 단면 구조를 도시하는 도면.
도 5는, 워드선과 컨택트홀의 위치 관계를 나타내는 도면.
도 6은, 워드선과 컨택트홀의 위치 관계를 나타내는 도면.
도 7은, 워드선과 컨택트홀의 위치 관계를 나타내는 도면.
도 8은, 제2 실시예의 레이아웃을 나타내는 도면.
도 9는, 도 8의 에리어 P를 확대하여 도시하는 도면.
도 10은, 디바이스의 단면 구조를 도시하는 도면.
도 11은, 워드선과 컨택트홀의 위치 관계를 나타내는 도면.
도 12는, 워드선과 컨택트홀의 위치 관계를 나타내는 도면.
도 13은, 워드선과 컨택트홀의 위치 관계를 나타내는 도면.
도 14는, 제3 실시예의 레이아웃을 나타내는 도면.
도 15는, 도 14의 에리어 P를 확대하여 도시하는 도면.
도 16은, 변형예로서의 NAND형 플래시 메모리의 주요부를 도시하는 도면.
도 17은, 변형예로서의 메모리 셀 구조를 도시하는 도면.
도 18은, 적용예로서의 시스템을 도시하는 도면.
도 19는, 적용예로서의 반도체 메모리의 레이아웃을 나타내는 도면.
도 20은, NAND셀 유닛을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 워드선 드라이버
3: 워드선 콘택트 에리어
4: 데이터 래치 회로
5: 비트선 콘택트 에리어

Claims (20)

  1. 메모리 셀을 갖는 메모리셀 어레이 에리어와,
    상기 메모리셀 어레이 에리어에 인접하는 워드선 콘택트 에리어와,
    상기 메모리셀 어레이 에리어 및 상기 워드선 콘택트 에리어에 걸쳐 배치되는 워드선과,
    상기 워드선 콘택트 에리어 내의 상기 워드선 상에 형성되는 컨택트홀과,
    상기 컨택트홀을 통하여 상기 워드선에 접속되는 워드선 드라이버
    를 포함하며,
    상기 컨택트홀의 사이즈는, 상기 워드선의 폭보다도 크고, 상기 컨택트홀의 가장 낮은 부분은, 상기 워드선의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재하고,
    상기 메모리 셀은, 전하 축적층과, 상기 전하 축적층 상에 배치되는 블로킹 절연층과, 상기 블로킹 절연층 상에 배치되는 상기 워드선으로서의 제어 게이트 전극을 갖고，상기 워드선 콘택트 에리어 내에서，상기 워드선은 소자 분리 절연층 상에 상기 블로킹 절연층을 개재하여 배치되는, 반도체 메모리.
  2. 제1항에 있어서,
    상기 워드선은, 상기 컨택트홀이 배치되는 부분에 프린지를 갖고 있지 않는 반도체 메모리.
  3. 제1항에 있어서,
    상기 컨택트홀의 중심점은, 상기 워드선의 중심선에 대하여 어긋나 있는 반도체 메모리.
  4. 제3항에 있어서,
    상기 컨택트홀이 배치되는 부분에서，상기 워드선의 중심선에 대하여 상기 컨택트홀의 중심점이 어긋나는 방향에는, 상기 워드선에 인접하는 다른 워드선이 존재하지 않는 반도체 메모리.
  5. 제1항에 있어서,
    상기 컨택트홀이 배치되는 부분의 상기 워드선의 폭은, 상기 메모리셀 어레이 에리어 내의 상기 워드선의 폭보다도 좁은 반도체 메모리.
  6. 삭제
  7. 메모리 셀을 갖는 메모리셀 어레이 에리어와,
    상기 메모리셀 어레이 에리어의 일단에 인접하는 제1 워드선 콘택트 에리어와,
    상기 메모리셀 어레이 에리어의 타단에 인접하는 제2 워드선 콘택트 에리어와,
    상기 메모리셀 어레이 에리어 및 상기 제1 워드선 콘택트 에리어에 걸쳐 배치되는 제1 워드선과,
    상기 메모리셀 어레이 에리어 및 상기 제2 워드선 콘택트 에리어에 걸쳐 배치되는 제2 워드선과,
    상기 제1 워드선 콘택트 에리어 내의 상기 제1 워드선 상에 형성되는 제1 컨택트홀과,
    상기 제2 워드선 콘택트 에리어 내의 상기 제2 워드선 상에 형성되는 제2 컨택트홀과,
    상기 제1 컨택트홀을 통하여 상기 제1 워드선에 접속되는 제1 워드선 드라이버와,
    상기 제2 컨택트홀을 통하여 상기 제2 워드선에 접속되는 제2 워드선 드라이버를 포함하며,
    상기 제1 및 제2 컨택트홀의 사이즈는, 상기 제1 및 제2 워드선의 폭보다도 크며, 상기 제1 및 제2 컨택트홀의 가장 낮은 부분은, 상기 제1 및 제2 워드선의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재하고,
    상기 메모리 셀은, 전하 축적층과, 상기 전하 축적층 상에 배치되는 블로킹 절연층과, 상기 블로킹 절연층 상에 배치되는 상기 제1 및 제2 워드선으로서의 제어 게이트 전극을 갖고，상기 워드선 콘택트 에리어 내에서，상기 제1 및 제2 워드선은 소자 분리 절연층 상에 상기 블로킹 절연층을 개재하여 배치되는, 반도체 메모리.
  8. 제7항에 있어서,
    상기 제1 워드선은, 상기 제1 컨택트홀이 배치되는 부분에 프린지를 갖고 있 지 않고, 상기 제2 워드선은, 상기 제2 컨택트홀이 배치되는 부분에 프린지를 갖고 있지 않는 반도체 메모리.
  9. 제7항에 있어서,
    상기 제1 컨택트홀의 중심점은, 상기 제1 워드선의 중심선에 대하여 어긋나 있으며, 상기 제2 컨택트홀의 중심점은, 상기 제2 워드선의 중심선에 대하여 어긋나 있는 반도체 메모리.
  10. 제9항에 있어서,
    상기 제1 컨택트홀이 배치되는 부분에서，상기 제1 워드선 중심선에 대하여 상기 제1 컨택트홀의 중심점이 어긋나는 방향에는, 상기 제1 워드선에 인접하는 다른 워드선이 존재하지 않고, 상기 제2 컨택트홀이 배치되는 부분에서，상기 제2 워드선의 중심선에 대하여 상기 제2 컨택트홀의 중심점이 어긋나는 방향에는, 상기 제2 워드선에 인접하는 다른 워드선이 존재하지 않는 반도체 메모리.
  11. 제7항에 있어서,
    상기 제1 컨택트홀이 배치되는 부분의 상기 제1 워드선의 폭은, 상기 메모리셀 어레이 에리어 내의 상기 제1 워드선의 폭보다도 좁고, 상기 제2 컨택트홀이 배치되는 부분의 상기 제2 워드선의 폭은, 상기 메모리셀 어레이 에리어 내의 상기 제2 워드선의 폭보다도 좁은 반도체 메모리.
  12. 삭제
  13. 제7항에 있어서,
    상기 제1 및 제2 컨택트홀의 형상은, 정방형 및 원형 중 하나인 반도체 메모리.
  14. 메모리 셀을 갖는 제1 및 제2 메모리셀 어레이 에리어와,
    상기 제1 및 제2 메모리셀 어레이 에리어 사이에 배치되는 워드선 드라이이버와,
    상기 제1 메모리셀 어레이 에리어와 상기 워드선 드라이버 사이에 배치되는 제1 워드선 콘택트 에리어와,
    상기 제2 메모리셀 어레이 에리어와 상기 워드선 드라이버 사이에 배치되는 제2 워드선 콘택트 에리어와,
    상기 제1 메모리셀 어레이 에리어 및 상기 제1 워드선 콘택트 에리어에 걸쳐 배치되는 제1 워드선과,
    상기 제2 메모리셀 어레이 에리어 및 상기 제2 워드선 콘택트 에리어에 걸쳐 배치되는 제2 워드선과,
    상기 제1 워드선 콘택트 에리어 내의 상기 제1 워드선 상에 형성되는 제1 컨택트홀과,
    상기 제2 워드선 콘택트 에리어 내의 상기 제2 워드선 상에 형성되는 제2 컨택트홀을 포함하며,
    상기 제1 및 제2 컨택트홀의 사이즈는, 상기 제1 및 제2 워드선의 폭보다도 크며, 상기 제1 및 제2 컨택트홀의 가장 낮은 부분은, 상기 제1 및 제2 워드선의 상면보다도 낮고, 그 하면보다도 높은 위치에 존재하고,
    상기 메모리 셀은, 전하 축적층과, 상기 전하 축적층 상에 배치되는 블로킹 절연층과, 상기 블로킹 절연층 상에 배치되는 상기 제1 및 제2 워드선으로서의 제어 게이트 전극을 갖고，상기 워드선 콘택트 에리어 내에서，상기 제1 및 제2 워드선은 소자 분리 절연층 상에 상기 블로킹 절연층을 개재하여 배치되는, 반도체 메모리.
  15. 제14항에 있어서,
    상기 제1 워드선은, 상기 제1 컨택트홀이 배치되는 부분에 프린지를 갖고 있지 않고, 상기 제2 워드선은, 상기 제2 컨택트홀이 배치되는 부분에 프린지를 갖고 있지 않는 반도체 메모리.
  16. 제14항에 있어서,
    상기 제1 컨택트홀의 중심점은, 상기 제1 워드선의 중심선에 대하여 어긋나 있으며, 상기 제2 컨택트홀 중심점은, 상기 제2 워드선의 중심선에 대하여 어긋나 있는 반도체 메모리.
  17. 제16항에 있어서,
    상기 제1 컨택트홀이 배치되는 부분에서，상기 제1 워드선의 중심선에 대하여 상기 제1 컨택트홀의 중심점이 어긋나는 방향에는, 상기 제1 워드선에 인접하는 다른 워드선이 존재하지 않고, 상기 제2 컨택트홀이 배치되는 부분에서，상기 제2 워드선의 중심선에 대하여 상기 제2 컨택트홀의 중심점이 어긋나는 방향에는, 상기 제2 워드선에 인접하는 다른 워드선이 존재하지 않는 반도체 메모리.
  18. 제14항에 있어서,
    상기 제1 컨택트홀이 배치되는 부분의 상기 제1 워드선의 폭은, 상기 메모리셀 어레이 에리어 내의 상기 제1 워드선의 폭보다도 좁고, 상기 제2 컨택트홀이 배치되는 부분의 상기 제2 워드선의 폭은, 상기 메모리셀 어레이 에리어 내의 상기 제2 워드선의 폭보다도 좁은 반도체 메모리.
  19. 삭제
  20. 제14항에 있어서,
    상기 제1 및 제2 컨택트홀의 형상은, 정방형 및 원형 중 하나인 반도체 메모리.
KR1020080063359A 2007-07-02 2008-07-01 반도체 메모리 KR101022101B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00174280 2007-07-02
JP2007174280A JP2009016444A (ja) 2007-07-02 2007-07-02 半導体メモリ

Publications (2)

Publication Number Publication Date
KR20090004640A KR20090004640A (ko) 2009-01-12
KR101022101B1 true KR101022101B1 (ko) 2011-03-17

Family

ID=40221286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080063359A KR101022101B1 (ko) 2007-07-02 2008-07-01 반도체 메모리

Country Status (4)

Country Link
US (2) US7826245B2 (ko)
JP (1) JP2009016444A (ko)
KR (1) KR101022101B1 (ko)
TW (1) TWI370541B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600791B2 (en) 2018-01-03 2020-03-24 Samsung Electronics Co., Ltd. Semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016444A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ
KR101435520B1 (ko) * 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP5720101B2 (ja) * 2010-03-08 2015-05-20 セイコーエプソン株式会社 記憶装置、集積回路装置及び電子機器
JP5395837B2 (ja) * 2011-03-24 2014-01-22 株式会社東芝 半導体装置の製造方法
US20150121156A1 (en) * 2013-10-28 2015-04-30 Sandisk Technologies Inc. Block Structure Profiling in Three Dimensional Memory
JP6137364B2 (ja) * 2016-02-29 2017-05-31 セイコーエプソン株式会社 記憶装置、集積回路装置及び電子機器
JP2021150511A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
TWI785992B (zh) * 2022-02-23 2022-12-01 華邦電子股份有限公司 半導體結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242147A (ja) 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
JP2000133711A (ja) 1998-08-17 2000-05-12 Seiko Epson Corp 半導体装置およびその製造方法
KR20030044341A (ko) * 2001-11-29 2003-06-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2006108510A (ja) * 2004-10-07 2006-04-20 Toshiba Corp 半導体記憶装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050965B2 (ja) 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
JPH06318680A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
KR0155886B1 (ko) * 1995-09-19 1998-10-15 김광호 고집적 dram 셀의 제조방법
KR100265770B1 (ko) * 1998-06-12 2000-09-15 윤종용 워드라인 보다 짧은 비트라인을 갖는 에스램 셀
JP3175705B2 (ja) * 1998-09-18 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6348374B1 (en) * 2000-06-19 2002-02-19 International Business Machines Process for 4F2 STC cell having vertical MOSFET and buried-bitline conductor structure
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
JP2002184875A (ja) 2000-12-11 2002-06-28 Seiko Epson Corp 不揮発性メモリトランジスタを有する半導体装置およびその製造方法
KR100396891B1 (ko) * 2001-03-21 2003-09-03 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
KR100456688B1 (ko) * 2002-01-07 2004-11-10 삼성전자주식회사 완전 씨모스 에스램 셀
US6870213B2 (en) 2002-05-10 2005-03-22 International Business Machines Corporation EEPROM device with substrate hot-electron injector for low-power
KR100454131B1 (ko) * 2002-06-05 2004-10-26 삼성전자주식회사 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법
US7352618B2 (en) * 2004-12-15 2008-04-01 Samsung Electronics Co., Ltd. Multi-level cell memory device and associated read method
US7521351B2 (en) * 2005-06-30 2009-04-21 Infineon Technologies Ag Method for forming a semiconductor product and semiconductor product
US7352018B2 (en) * 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
JP2007194496A (ja) 2006-01-20 2007-08-02 Toshiba Corp 半導体集積回路
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
JP2009016444A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242147A (ja) 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
JP2000133711A (ja) 1998-08-17 2000-05-12 Seiko Epson Corp 半導体装置およびその製造方法
KR20030044341A (ko) * 2001-11-29 2003-06-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2006108510A (ja) * 2004-10-07 2006-04-20 Toshiba Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600791B2 (en) 2018-01-03 2020-03-24 Samsung Electronics Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
US7826245B2 (en) 2010-11-02
JP2009016444A (ja) 2009-01-22
US7957174B2 (en) 2011-06-07
TWI370541B (en) 2012-08-11
US20090010036A1 (en) 2009-01-08
TW200915542A (en) 2009-04-01
KR20090004640A (ko) 2009-01-12
US20110019469A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
KR101022101B1 (ko) 반도체 메모리
KR100655343B1 (ko) 불휘발성 반도체 기억 장치
KR100915468B1 (ko) 비휘발성 반도체 메모리
US12080782B2 (en) Semiconductor device and method of forming the same
KR100889646B1 (ko) 반도체 집적 회로
US7915647B2 (en) Semiconductor integrated circuit
US7782671B2 (en) Semiconductor device and method of manufacturing the same
TWI768450B (zh) 半導體記憶裝置
US11322514B2 (en) Semiconductor storage device and manufacturing method thereof
JP2007049111A (ja) 不揮発性半導体記憶装置
US20190371812A1 (en) Semiconductor memory
KR100871183B1 (ko) 반도체 집적 회로 장치
US8912588B2 (en) Semiconductor memory device
US11641740B2 (en) Semiconductor memory device
US11785773B2 (en) Semiconductor storage device and method for manufacturing the same
US8519467B2 (en) Semiconductor device
TWI812333B (zh) 半導體記憶體裝置
US20230262983A1 (en) Semiconductor memory device
US20230079009A1 (en) Memory device
CN118510274A (zh) 半导体存储装置
KR20230106371A (ko) 메모리 장치 및 이의 제조방법
CN118354607A (zh) 存储器器件
KR20100001654A (ko) 비휘발성 메모리 소자의 라인 패턴

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee