JP6137364B2 - 記憶装置、集積回路装置及び電子機器 - Google Patents

Description

本発明は、記憶装置、集積回路装置及び電子機器等に関する。

近年、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型やフローティングゲート型などの不揮発性メモリーセルを用いた記憶装置が製品化されている。これらの記憶装置の製造工程において、例えばドライエッチングなどによるコンタクト形成時において、過剰なチャージ（電荷）が発生し、このチャージが不揮発性メモリーセルのゲート電極中にトラップされることが問題となっている。特にＭＯＮＯＳ型では、ゲート電荷蓄積層にチャージがトラップされると、そのチャージを放電することが困難であり、メモリーセルが誤動作するおそれがある。

この課題に対して、例えば特許文献１には、保護用キャパシターを設ける手法が開示されている。また、例えば特許文献２には、トランジスターのゲート電極を延在するように形成し、延在した部分を用いて保護用素子を形成する手法が開示されている。

しかしながら、これらの手法では、保護用キャパシターや保護用素子領域を別に設ける必要があるために、チップ面積や負荷容量の増大などの問題がある。

特開昭５７−１４３８６５号公報 特開２００７−９６１９７号公報

本発明の幾つかの態様によれば、チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供できる。

本発明の一態様は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルと、トランジスターとを含み、前記不揮発性メモリーセルのワード線と前記トランジスターのゲート電極とは、共通の導電配線により形成され、前記導電配線には、前記ワード線及び前記ゲート電極に電圧を供給するためのコンタクトが形成され、平面視において、前記コンタクトと前記不揮発性メモリーセルとの間の前記導電配線の経路において、前記トランジスターのチャネル領域が形成される記憶装置に関係する。

本発明の一態様によれば、製造工程においてコンタクト形成時に発生するチャージを、トランジスターのゲート電極を介してその下のチャネル領域に放電することができる。こうすることで、不揮発性メモリーセルに流入するチャージを減少させることができるから、不揮発性メモリーセルのチャージトラップを低減することなどが可能になる。

また本発明の一態様では、前記トランジスターの前記チャネル領域は、平面視において、前記コンタクトと前記不揮発性メモリーセルとの間の領域に形成されてもよい。

このようにすれば、トランジスターのチャネル領域がコンタクトと不揮発性メモリーセルとの間の領域に形成されるから、製造工程においてコンタクトから発生するチャージを、チャネル領域に放電することができる。

また本発明の一態様では、前記トランジスターは、前記ワード線の電圧によりオン・オフされるソーススイッチ回路を構成するトランジスターであってもよい。

このようにすれば、ソーススイッチ回路を構成するトランジスターをチャージ放電用の素子として利用することができるから、チャージ放電用の特別な素子を設ける必要がなくなる。その結果、素子数やチップ面積の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる。また、ワード線に接続される負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる。

また本発明の一態様では、前記トランジスターの一端は、前記不揮発性メモリーセルのソース線に電気的に接続され、前記トランジスターの他端は、書き込み及び消去用電圧の供給線に電気的に接続され、前記ワード線が選択された場合に、前記ソーススイッチ回路がオン状態になり、前記ソース線に前記書き込み及び消去用電圧が印加されてもよい。

このようにすれば、ワード線が選択された場合に、トランジスターを介してソース線に書き込み及び消去用電圧が印加されるから、不揮発性メモリーセルの書き込み及び消去が可能になる。

また本発明の一態様では、前記トランジスターから前記不揮発性メモリーセルに向かう方向を第１の方向とした場合に、前記トランジスターの前記ゲート電極は、前記第１の方向を長辺方向とする第１の電極部分及び第２の電極部分を有し、前記導電配線のうちの、前記第１の電極部分と前記第２の電極部分とを接続する配線部分に、前記コンタクトが形成されてもよい。

このようにすれば、トランジスターのゲート電極の面積、すなわちチャネル領域の面積を大きくすることができる。こうすることで、より多くのチャージを放電することができるから、不揮発性メモリーセルに流入するチャージをさらに減少させることができる。

また本発明の一態様では、前記第１の方向の反対方向を第２の方向とした場合に、前記コンタクトは、前記第１の電極部分の前記第２の方向の領域に形成されてもよい。

このようにすれば、コンタクトから不揮発性メモリーセルへの経路上に第１の電極部分が形成されるから、第１の電極部分を介してその下のチャネル領域により効果的にチャージを放電することなどができる。

また本発明の一態様では、前記トランジスターから前記不揮発性メモリーセルに向かう方向を第１の方向とした場合に、前記トランジスターの前記ゲート電極は、前記第１の方向を長辺方向とする第１の電極部分及び第２の電極部分を有し、前記第２の電極部分を前記第１の方向に延在した配線部分に前記コンタクトが形成されてもよい。

このようにすれば、コンタクトから不揮発性メモリーセルへの経路上に第１、第２の電極部分が形成されるから、第１、第２の電極部分を介してその下のチャネル領域に効果的にチャージを放電することができる。こうすることで、不揮発性メモリーセルに流入するチャージをさらに減少させることができる。

また本発明の一態様では、前記トランジスターから前記不揮発性メモリーセルに向かう方向を第１の方向とし、前記第１の方向に直交する方向を第３の方向とした場合に、前記トランジスターと前記不揮発性メモリーセルとの間には、前記第３の方向に沿って基板電位安定化用の不純物領域が形成されてもよい。

このようにすれば、トランジスターと不揮発性メモリーセルとの間で、導電配線を介して不純物領域にチャージを放電することができる。こうすることで、不揮発性メモリーセルに流入するチャージをさらに減少させることができる。

また本発明の一態様では、前記トランジスター及び前記不揮発性メモリーセルは、Ｎ型トランジスターであり、前記基板電位安定化用の不純物領域は、Ｐ型の不純物領域であって、前記導電配線の下に形成されてもよい。

このようにすれば、トランジスター及び不揮発性メモリーセルの基板はＰ型であるから、基板電位安定化用の不純物領域を基板と同じＰ型にすることができる。またＰ型の不純物領域を導電配線の下に形成することで、導電配線を介して不純物領域にチャージを放電することができる。

また本発明の一態様では、前記トランジスターと前記不揮発性メモリーセルとの間には、ダミーの不揮発性メモリーセルが配置され、前記ダミーの不揮発性メモリーセル上には、ダミービット線が形成されてもよい。

このようにすれば、ダミーの不揮発性メモリーセルを利用して、コンタクトで発生したチャージの少なくとも一部を放電することができるから、不揮発性メモリーセルに流入するチャージをさらに減少させることができる。またダミービット線を形成することで、ダミーの不揮発性メモリーセルの効果を高めることなどが可能になる。

本発明の他の態様は、上記のいずれかに記載の記憶装置を含む集積回路装置及び電子機器に関係する。

記憶装置の基本的な構成例。 メモリーブロックの詳細な構成例。 記憶装置の動作を説明するための図。 不揮発性メモリーセルの構造の一例。 チャージトラップによるしきい値電圧のシフトの一例。 記憶装置の第１の構成例。 図７（Ａ）〜図７（Ｃ）は、第１の構成例の効果を説明する図。 図８（Ａ）、図８（Ｂ）は、記憶装置の第２の構成例。 図９（Ａ）、図９（Ｂ）は、記憶装置の第２の構成例の変形例。 図１０（Ａ）、図１０（Ｂ）は、記憶装置の第３の構成例。 記憶装置の第４の構成例。 図１２（Ａ）、図１２（Ｂ）は、集積回路装置及び電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．記憶装置
図１に本実施形態の記憶装置の基本的な構成例を示す。この記憶装置は、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型又はフローティングゲート型などの不揮発性記憶装置であって、メモリーブロックＭＢ１、ＭＢ２・・・と、アドレスバッファーＡＤＢＦと、ローアドレスデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣを含む。なお、本実施形態の記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。

メモリーセルアレイＭＡ１は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルを含む。メモリーセルの詳細な構成については後述する。

ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、各メモリーセルに接続されるワード線及びソース線に、読み出し、書き込み、消去の各動作に必要な電圧を印加させるための回路である。ワード・ソース線ドライバーの詳細な構成については後述する。

読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。

入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出すためのバッファーである。例えば書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データＤ０を、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。

なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。

図２に、メモリーブロックの詳細な構成例を示す。なお、本実施形態のメモリーブロックは図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１と、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のワード線ＷＬ１、ＷＬ２・・・と、複数のソース線ＳＬ１、ＳＬ２・・・と、複数のソーススイッチ回路ＳＳ１、ＳＳ２・・・を含む。なおビット線、ワード線、ソース線の本数やソーススイッチ回路の個数は任意である。またメモリーブロックＭＢ２の構成もメモリーブロックＭＢ１と同様であるため、ここでは説明を省略する。

メモリーセルアレイＭＡ１には、複数の不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２・・・が設けられる。これらの各不揮発性メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。

ソース線ＳＬ１、ＳＬ２は、ワード線ＷＬ１、ＷＬ２に対応して設けられる。例えばソース線ＳＬ１はワード線ＷＬ１に対応して設けられ、ソース線ＳＬ２はワード線ＷＬ２に対応して設けられる。

メインワード線ドライバーＤＭ１、ＤＭ２は、ロウデコーダーＲＤＥＣ（図１）に含まれ、メインワード線ＷＬ１Ｘ、ＷＬ２Ｘを駆動する。また、サブワード線ドライバーＤＳ１、ＤＳ２は、ワード・ソース線ドライバーＷＳＤＲ１１（図１）に含まれ、サブワード線ＷＳ１、ＷＳ２を駆動する。メインワード線ＷＬ１Ｘ、ＷＬ２Ｘは、ワード線ＷＬ１、ＷＬ２の反転ノードである。

ソーススイッチ回路ＳＳ１、ＳＳ２は、ワード線ＷＬ１、ＷＬ２及びソース線ＳＬ１、ＳＬ２に対応して設けられる。例えばソーススイッチ回路ＳＳ１は、ワード線ＷＬ１及びソース線ＳＬ１に対応して設けられ、ソーススイッチ回路ＳＳ２は、ワード線ＷＬ２及びソース線ＳＬ２に対応して設けられる。

そしてＳＳ１、ＳＳ２の各ソーススイッチ回路は、各ソーススイッチ回路に対応するワード線が選択状態になった場合に、印加電圧ＶＰＰを、対応するワード線により選択された不揮発性メモリーセルのソースに対して供給する。

例えばワード線ＷＬ１が選択され、ＷＬ１がＨレベル（高電位レベル）になると、サブワード線であるＷＳ１がＨレベル（ＶＰＰ、ＶＤＤ）になり、ＷＬ１の反転ノードであるメインワード線ＷＬ１ＸがＬレベル（低電位レベル、ＶＳＳ）になる。これにより、ソーススイッチ回路ＳＳ１（トランスファーゲートのＮ型及びＰ型トランジスター）がオンになる。この時、ワード線ＷＬ２は非選択状態であり、Ｌレベルであるため、ＷＳ２がＬレベル、ＷＬ２ＸがＨレベルになり、ソーススイッチ回路ＳＳ２はオフになる。

そして、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、不揮発性メモリーセルＭ１１、Ｍ１２のソース線ＳＬ１に供給される。この結果、ワード線ＷＬ１により選択されている不揮発性メモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰが印加され、書き込み動作や消去動作が実行されるようになる。

ここで印加電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤ（動作電源電圧）よりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソースに印加される電圧である。

図３は、図２の記憶装置の動作を説明するための図である。図３に示すように、消去動作時には、ワード線ＷＬはＶＳＳ（＝０Ｖ）、ソース線ＳＬはＶＰＰ、ビット線ＢＬはフローティング状態に設定される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。また読み出し動作時には、ワード線ＷＬはＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータが読み出される。

例えば図２において、消去動作時には、消去信号ＥＲがＨレベル（ＶＰＰ）になり、インバーターＩＮＶによって、サブワード線ドライバーＤＳ１の電源ノードＷＳＣはＶＳＳ（広義には第１の電源電圧）に設定される。更に消去用トランジスターＴＥ１がオンになることによって、ワード線ＷＬ１に対応するサブワード線ＷＳ１はＶＳＳに設定され、不揮発性メモリーセルＭ１１、Ｍ１２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ１のトランスファーゲートを構成するＮ型トランジスターがオフになる。また消去信号ＥＲがＨレベルになると、インバーターＩＮＶによって、サブワード線ドライバーＤＳ２の電源ノードＷＳＣもＶＳＳに設定される。更に消去用トランジスターＴＥ２もオンになることによって、ワード線ＷＬ２に対応するサブワード線ＷＳ２がＶＳＳに設定され、メモリーセルＭ２１、Ｍ２２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ２のトランスファーゲートを構成するＮ型トランジスターはオフになる。

そして例えばワード線ＷＬ１、ＷＬ２が選択され、ＷＬ１、ＷＬ２がＨレベルになると、ＷＬ１、ＷＬ２の反転ノードであるメインワード線ＷＬ１Ｘ、ＷＬ２Ｘが、メインワード線ドライバーＤＭ１、ＤＭ２によりＶＳＳに設定される。これにより、ソーススイッチ回路ＳＳ１、ＳＳ２のトランスファーゲートを構成するＰ型トランジスターがオンになり、ソーススイッチ回路ＳＳ１、ＳＳ２は導通状態になる。従って、印加電圧ＶＰＰが、導通状態になったソーススイッチ回路ＳＳ１、ＳＳ２を介してソース線ＳＬ１、ＳＬ２に印加される。この結果、選択された不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のソースに対してＶＰＰが印加され、図３に示す消去動作が実行される。なお、この時、図３に示すようにビット線ＢＬ１、ＢＬ２は、例えば読み出し＆書き込み回路ＲＷＣ１によりフローティング状態に設定される。

また図２において、書き込み動作時には、ワード線ＷＬ１が選択されてＨレベルになると、ＷＬ１のサブワード線ＷＳ１は、サブワード線ドライバーＤＳ１によりＶＰＰに設定される。一方、メインワード線ＷＬ１Ｘはメインワード線ドライバーＤＭ１によりＶＳＳに設定される。これにより、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のゲートにはＶＰＰが印加されると共に、ソーススイッチ回路ＳＳ１はオンになる。従って、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、ソース線ＳＬ１に印加される。従って、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のソースにはＶＰＰが印加され、図３に示す書き込み動作が実行される。なお、この時、図３に示すようにビット線ＢＬ１、ＢＬ２は読み出し＆書き込み回路ＲＷＣ１によりＶＳＳに設定される。具体的には、メモリーセルＭ１１にデータを書き込む場合には、ビット線ＢＬ１がＶＳＳに設定され、メモリーセルＭ１２にデータを書き込む場合には、ビット線ＢＬ２がＶＳＳに設定される。

また、読み出し動作時においては、電源スイッチ回路（図示せず）により、ソーススイッチ回路に供給される電圧はＶＰＰではなく、ＶＳＳに設定される。従って、例えばワード線ＷＬ１が選択されて、ソーススイッチ回路ＳＳ１がオンになると、ソース線ＳＬ１はＶＳＳに設定される。またサブワード線ドライバーＤＳ１に対して、例えば共通電源スイッチ回路（図示せず）によりＶＰＰの代わりにＶＤＤが供給され、これにより不揮発性メモリーセルＭ１１、Ｍ１２のゲートはＶＤＤに設定され、図３に示す読み出し動作が実行される。

図４は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図４に示す構造に限定されるものではない。

図４に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。

ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。

ＭＯＮＯＳ型のメモリーセルでは、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層５３０の障壁を越えて、ゲート電荷蓄積層５４０に捕獲される（トラップされる）ことで、データの書き込みが行われる。すなわち、ゲート電荷蓄積層５４０にトラップされた電荷の有無によって、メモリーセルのしきい値電圧が変化することで、記憶されたデータの０、１を判定する。

ところで、集積回路装置の製造工程（半導体プロセス）において、工程中に発生するチャージ（電荷）によりトランジスター等の素子がダメージを被ることが問題となっている。例えば、酸化シリコン層などの層間絶縁膜にドライエッチングによりコンタクトホールを形成する場合などに、過剰なチャージ（電荷）が発生することが問題となっている。この問題は、不揮発性メモリーセルを用いる記憶装置の製造工程でも発生する。例えばＭＯＮＯＳ構造形成後の工程において上記のチャージが発生した場合に、チャージがメモリーセルに流入し、ゲート電荷蓄積層５４０にトラップされる可能性がある。そしてトラップされたチャージによって、ＭＯＮＯＳ型メモリーセルのしきい値電圧が変化するおそれがある。

図５は、ＭＯＮＯＳ型メモリーセルのチャージトラップによるしきい値電圧のシフトの一例である。図５に示すように、チャージトラップによりしきい値電圧が高い方にシフトし、さらにしきい値電圧のばらつきも大きくなる。このために、メモリーセルの消去・書き込み・読み出しの各動作にエラーが生じやすくなる。

２．記憶装置の詳細な構成例
本実施形態の記憶装置は、上述した製造工程中に発生するチャージによるチャージトラップを低減する手段を提供するものである。以下に、本実施形態の記憶装置について詳細に説明する。

図６に、本実施形態の記憶装置の第１の構成例を示す。図６は、本実施形態の記憶装置のメモリーブロックＭＢ１のソース線ＳＬ１に対応する部分（図２のＡ１の部分）について示したものであるが、他のソース線ＳＬ２、ＳＬ３・・・についても同じ構成である。また、他のメモリーブロックＭＢ２、ＭＢ３・・・についても同様である。なお、本実施形態の記憶装置は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

図６に示す第１の構成例は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。トランジスターＴＮは、ワード線の電圧によりオン・オフされるソーススイッチ回路ＳＳ１を構成するトランジスターである。具体的には、トランジスターＴＮは、ソーススイッチ回路ＳＳ１を構成するＰ型及びＮ型トランジスターのうちのＮ型トランジスターである。

不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線（サブワード線）ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。共通の導電配線ＰＬは、同一層により形成される導電配線であって、他層の配線を介さずに電気的に導通する配線である。具体的には、例えば共通の導電配線ＰＬは、ポリシリコンを用いた配線により、サブワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとを一体のパターン（形状）として形成することで実現できる。

導電配線ＰＬには、サブワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。コンタクトＣＮＡは、導電配線ＰＬと他層の配線（例えば上層の金属配線）ＭＬとを電気的に接続する。具体的には、コンタクトＣＮＡによって導電配線ＰＬと上層の金属配線ＭＬとが電気的に接続され、さらに金属配線ＭＬによりサブワード線ドライバーＤＳ１の出力ノードに接続される。

平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路の下に、トランジスターＴＮのチャネル領域が形成される。ここで導電配線ＰＬの経路とは、導電配線ＰＬにより一体のパターンとして形成された配線における導電経路である。具体的には、例えば図６に示すように、コンタクトＣＮＡと不揮発性メモリーセルＭ１１とを電気的に接続する導電配線ＰＬの一部は、トランジスターＴＮのゲート電極ＧＴでもあって、このゲート電極ＧＴの下にトランジスターＴＮのチャネル領域が形成される。すなわち、ゲート電極ＧＴは、コンタクトＣＮＡと不揮発性メモリーセルＭ１１との間の導電配線ＰＬの経路を成し、その経路の下にトランジスターＴＮのチャネル領域が形成される。

また、トランジスターＴＮのチャネル領域は、平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の領域に形成される。ここでコンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の領域とは、例えばコンタクトＣＮＡの中心と不揮発性メモリーセルＭ１１の中心を結ぶ線分の少なくとも一部を含む領域である。

平面視とは、基板のトランジスター等の素子が形成される側の面を、基板に垂直に視ることをいう。また、下方とは、素子が形成される側において、基板に垂直で基板に向かう方向であり、上方とは、素子が形成される側において、基板に垂直で基板から離れる方向である。上層とは、ある層に対してその上方に形成される層であり、下層とは、ある層に対してその下方に形成される層である。

トランジスターＴＮの一端は、コンタクトＣＮＣによって、不揮発性メモリーセルのソース線ＳＬ１に電気的に接続される。トランジスターＴＮの他端は、コンタクトＣＮＢによって、書き込み及び消去用電圧ＶＰＰの供給線（図示せず）に電気的に接続される。そしてワード線ＷＬ１が選択された場合に、ソーススイッチ回路ＳＳ１がオン状態になり、ソース線ＳＬ１に書き込み及び消去用電圧ＶＰＰが印加される。

コンタクトＣＮＤは、不揮発性メモリーセルＭ１１、Ｍ１２・・・の一端とビット線ＢＬ１、ＢＬ２・・・（図示せず）とを電気的に接続する。コンタクトＣＮＥは、不揮発性メモリーセルＭ１１、Ｍ１２・・・の他端とソース線ＳＬ１とを電気的に接続する。

図７（Ａ）〜図７（Ｃ）は、本実施形態の記憶装置の第１の構成例（図６）の効果を説明する図である。図７（Ａ）に、比較例として不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線（サブワード線）ＷＳ１と、トランジスターＴＮのゲート電極ＧＴとを別々の（分離した）導電配線ＰＬで形成する構成を示す。図７（Ａ）のＢ１に示すように、メモリーセル領域のサブワード線ＷＳ１は、ゲート電極ＧＴを形成する導電配線ＰＬから分離されている。そしてコンタクトＣＮＦによって、上層の金属配線ＭＬを介してゲート電極ＧＴと電気的に接続される。

図７（Ｂ）に、比較例（図７（Ａ））におけるチャージ（電荷）の移動を示す。導電配線ＰＬを形成した後、コンタクトＣＮＡ、ＣＮＦを形成する工程（例えばドライエッチング工程）で発生したチャージは、例えば図７（Ｂ）のＢ２、Ｂ３に示す経路で移動する。コンタクトＣＮＡから発生したチャージは、トランジスターＴＮのゲート電極ＧＴを介してその下のチャネル領域に放電される。一方、コンタクトＣＮＦから発生したチャージは、不揮発性メモリーセルＭ１１、Ｍ１２・・・のゲート電荷蓄積層５４０に流入し、トラップされる。そして上述したように、トラップされたチャージによって、不揮発性メモリーセルのしきい値電圧がシフトするおそれがある。

図７（Ｃ）に、第１の構成例（図６）におけるチャージの移動を示す。第１の構成例では、コンタクトＣＮＡで発生したチャージは、図７（Ｃ）のＢ４に示すように、トランジスターＴＮのゲート電極ＧＴを介してその下のチャネル領域に放電される。発生したチャージの少なくとも一部はチャネル領域に放電されるから、不揮発性メモリーセルに流入するチャージは減少する。このようにすることで、ゲート電荷蓄積層５４０におけるチャージトラップを低減することができる。

図８（Ａ）に、本実施形態の記憶装置の第２の構成例を示す。図８（Ａ）は、第１の構成例（図６）と同様に、本実施形態の記憶装置のメモリーブロックＭＢ１のソース線ＳＬ１に対応する部分（図２のＡ１の部分）について示したものであるが、他のソース線ＳＬ２、ＳＬ３・・・についても同じ構成である。また、他のメモリーブロックＭＢ２、ＭＢ３・・・についても同様である。

図８（Ａ）に示す第２の構成例は、第１の構成例と同様に、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。トランジスターＴＮは、ワード線の電圧によりオン・オフされるソーススイッチ回路ＳＳ１を構成するトランジスターである。具体的には、トランジスターＴＮは、ソーススイッチ回路ＳＳ１を構成するＰ型及びＮ型トランジスターのうちのＮ型トランジスターである。

トランジスターＴＮから不揮発性メモリーセルＭ１１、Ｍ１２・・・に向かう方向を第１の方向Ｄ１とした場合に、トランジスターＴＮのゲート電極ＧＴは、第１の方向Ｄ１を長辺方向とする第１の電極部分ＧＴ１及び第２の電極部分ＧＴ２を有する。そして導電配線ＰＬのうちの、第１の電極部分ＧＴ１と第２の電極部分ＧＴ２とを接続する配線部分ＪＡに、コンタクトＣＮＡが形成される。或いは、第１の方向Ｄ１の反対方向を第２の方向Ｄ２とした場合に、コンタクトＣＮＡは、第１の電極部分ＧＴ１の第２の方向Ｄ２の領域に形成される。

第１の構成例と同様に、不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線（サブワード線）ＷＳ１と、トランジスターＴＮの第１、第２の電極部分ＧＴ１、ＧＴ２と、接続する配線部分ＪＡとは、共通の導電配線ＰＬにより形成される。共通の導電配線ＰＬは、同一層により形成される導電配線であって、他層の配線を介さずに電気的に導通する配線である。具体的には、例えば共通の導電配線ＰＬは、ポリシリコンを用いた配線により形成することができる。

コンタクトＣＮＡ、ＣＮＢ、ＣＮＣ、ＣＮＤ、ＣＮＥについては、図６の第１の構成例で説明したものと同じであるから、ここでは説明を省略する。

図８（Ｂ）は、図８（Ａ）に示す第２の構成例の効果を説明する図である。コンタクトＣＮＡで発生したチャージは、図８（Ｂ）のＣ１に示すように、トランジスターＴＮのゲート電極の第１の電極部分ＧＴ１を介してその下のチャネル領域に放電される。さらに図８（Ｂ）のＣ２に示すように、トランジスターＴＮのゲート電極の第２の電極部分ＧＴ２を介してその下のチャネル領域にも放電される。

第２の構成例では、第１の構成例と比較してゲート電極の面積（チャネル領域の面積）を大きくすることができる。従って、より多くのチャージをチャネル領域に放電することができるから、不揮発性メモリーセルに流入するチャージをさらに減少させることができる。このようにして、第２の構成例によれば、コンタクト形成時に発生するメモリーセルのチャージトラップをさらに低減することができる。

図９（Ａ）に、記憶装置の第２の構成例の変形例を示す。この変形例では、コンタクトＣＮＡが配置される領域が第２の構成例（図８（Ａ））と異なる。すなわちトランジスターＴＮのゲート電極の第２の電極部分ＧＴ２を第１の方向Ｄ１に延在した配線部分ＥＸにコンタクトＣＮＡが形成される。

図９（Ｂ）は、図９（Ａ）に示す第２の構成例の変形例の効果を説明する図である。コンタクトＣＮＡで発生したチャージは、図９（Ｂ）のＥ１に示すように、トランジスターＴＮのゲート電極の第２の電極部分ＧＴ２を介してその下のチャネル領域に放電される。さらに図９（Ｂ）のＥ２に示すように、トランジスターＴＮのゲート電極の第１の電極部分ＧＴ１を介してその下のチャネル領域にも放電される。

この変形例では、コンタクトＣＮＡで発生したチャージを放電するための２つのチャネル領域が、共にコンタクトＣＮＡからメモリーセルＭ１１、Ｍ１２・・・への経路の下に形成される。このようにすることで、不揮発性メモリーセルに流入するチャージをさらに減少させることができるから、コンタクト形成時のメモリーセルのチャージトラップをより効果的に低減することが可能になる。

図１０（Ａ）に、本実施形態の記憶装置の第３の構成例を示す。図１０（Ａ）は、上述した第１、第２の構成例（図６、図８（Ａ））と同様に、メモリーブロックＭＢ１のソース線ＳＬ１に対応する部分（図２のＡ１の部分）について示したものであるが、他のソース線ＳＬ２、ＳＬ３・・・についても同じ構成である。また、他のメモリーブロックＭＢ２、ＭＢ３・・・についても同様である。

図１０（Ａ）に示す第３の構成例は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮと、基板電位安定化用の不純物領域ＩＭＰを含む。この基板電位安定化用の不純物領域ＩＭＰは、トランジスターＴＮと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間に、第３の方向Ｄ３（又は第４の方向Ｄ４）に沿って形成される。トランジスターＴＮ及び不揮発性メモリーセルＭ１１、Ｍ１２・・・はＮ型トランジスターであり、基板電位安定化用の不純物領域ＩＭＰはＰ型の不純物領域であって、導電配線ＰＬの下に形成される。なお、図１０（Ａ）において、第２の構成例（図８（Ａ））と同一符号を付けたものは、第２の構成例で説明したものと同じであるから、ここでは説明を省略する。

図１０（Ｂ）は、図１０（Ａ）に示す第３の構成例の効果を説明する図である。コンタクトＣＮＡで発生したチャージは、図１０（Ｂ）のＦ１に示すように、トランジスターＴＮのゲート電極の第１の電極部分ＧＴ１を介してその下のチャネル領域に放電される。さらに図１０（Ｂ）のＦ２に示すように、トランジスターＴＮのゲート電極の第２の電極部分ＧＴ２を介してその下のチャネル領域にも放電される。そしてさらに図１０（Ｂ）のＦ３に示すように、導電配線ＰＬを介してその下の不純物領域ＩＭＰにも放電される。

このように第３の構成例では、導電配線ＰＬを介してその下の不純物領域ＩＭＰにも放電することができるから、メモリーセルに流入するチャージをさらに減少させることができる。その結果、コンタクト形成時のメモリーセルのチャージトラップをより効果的に低減することが可能になる。

図１１に、本実施形態の記憶装置の第４の構成例を示す。図１１は、上述した第１〜第３の構成例（図６、図８（Ａ）、図１０（Ａ））と同様に、メモリーブロックＭＢ１のソース線ＳＬ１に対応する部分（図２のＡ１の部分）について示したものであるが、他のソース線ＳＬ２、ＳＬ３・・・についても同じ構成である。また、他のメモリーブロックＭＢ２、ＭＢ３・・・についても同様である。

図１１に示す第４の構成例は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮと、基板電位安定化用の不純物領域ＩＭＰと、ダミーの不揮発性メモリーセルＭＤと、ダミービット線ＢＬＤとを含む。具体的には、図１１に示すように、ダミーの不揮発性メモリーセルＭＤは、トランジスターＴＮと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間に配置される。ダミービット線ＢＬＤは、ダミーの不揮発性メモリーセルＭＤ上に形成される。ダミービット線ＢＬＤ及びビット線ＢＬ１、ＢＬ２・・・は、ソース線ＳＬ１より上層の金属配線層により形成される。なお、図１１において、第２、第３の構成例（図８（Ａ）、図１０（Ａ））と同一符号を付けたものは、第２、第３の構成例で説明したものと同じであるから、ここでは説明を省略する。

ここでダミーの不揮発性メモリーセルＭＤとは、例えば実際にデータの記憶に用いられる不揮発性メモリーセルＭ１１、Ｍ１２・・・と同一の構造を有し、同一の製造工程で同時に形成され、同一のメモリーセルアレイＭＡ１内に配置されるが、データの記憶には用いられることがない素子をいう。また、ダミービット線ＢＬＤとは、例えば実際に不揮発性メモリーセルＭ１１、Ｍ１２・・・とセンスアンプ及びライトドライバーＲＷＣ１との間の書き込み・読み出しデータのやり取りに用いられるビット線ＢＬ１、ＢＬ２・・・と同一の形状であって、同一の製造工程で同時に形成され、ダミーの不揮発性メモリーセルＭＤ上に形成されるが、書き込み・読み出しデータのやり取りに用いられることがない配線をいう。

図１１に示す第４の構成例によれば、ダミーの不揮発性メモリーセルＭＤがコンタクトＣＮＡで発生したチャージの少なくとも一部を放電することができる。従って、コンタクトＣＮＡで発生したチャージが、トランジスターＴＮのゲート電極の第１、第２の電極部分ＧＴ１、ＧＴ２及び導電配線ＰＬの不純物領域ＩＭＰの部分で十分に放電されない場合であっても、ダミーのメモリーセルＭＤを設けることで、メモリーセルＭ１１、Ｍ１２・・・のチャージトラップをさらに効果的に低減することが可能になる。またダミービット線ＢＬＤを形成することで、ダミーの不揮発性メモリーセルＭＤの効果を高めることなどが可能になる。

以上説明したように、本実施形態の記憶装置によれば、ソーススイッチ回路を構成するトランジスター及び基板電位安定化用の不純物領域をそのまま利用することで、製造工程中のコンタクト形成時に発生する不揮発性メモリーセルのチャージトラップを低減することができる。またダミーの不揮発性メモリーセル及びダミーのビット線を設けることで、チャージトラップをさらに効果的に低減することが可能になる。その結果、不揮発性メモリーセルの消去・書き込み・読み出しの各動作のエラーを低減することができ、記憶装置の歩留まりを向上させ、信頼性の高い不揮発性記憶装置を実現することが可能になる。

また、チャージトラップを低減するための特別な保護素子（キャパシター等）を設ける必要がないから、素子数やチップ面積の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる。さらに、ワード線に接続される負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる。

なお、上記のトランジスターは、ソーススイッチ回路を構成するトランジスターに限定されるものではない。トランジスターのゲート電極と不揮発性メモリーセルのワード線とが共通の導電配線により形成され、そのトランジスターのオン・オフが不揮発性メモリーセルの動作に寄与するものであればよい。

３．集積回路装置及び電子機器
図１２（Ａ）、図１２（Ｂ）に、本実施形態の記憶装置を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１２（Ａ）、図１２（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１２（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、検出回路６４０、無線回路６５０を含む。

センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。

集積回路装置６００の検出回路は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。不揮発性記憶装置６３０は、本実施形態の記憶装置であって、電気的にデータの書き込み等が可能な記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。

図１２（Ｂ）の電子機器は、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。

外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動パネル（Electrophoretic Display）などである。

集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。

なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＭＢ１、ＭＢ２…メモリーブロック、ＭＡ１、ＭＡ２…メモリーセルアレイ、
Ｍ１１〜Ｍ２２…不揮発性メモリーセル、ＷＬ１、ＷＬ２…ワード線、
ＳＬ１、ＳＬ２…ソース線、ＢＬ１、ＢＬ２…ビット線、
ＳＳ１、ＳＳ２…ソーススイッチ回路、ＴＥ１、ＴＥ２…消去用トランジスター、
ＷＬ１Ｘ、ＷＬ２Ｘ…メインワード線、ＷＳ１、ＷＳ２…サブワード線
ＤＭ１、ＤＭ２…メインワード線ドライバー、
ＤＳ１、ＤＳ２…サブワード線ドライバー、
ＷＳＤＲ１１〜ＷＳＤＲ２２…ワード・ソース線ドライバー、
ＲＷＣ１、ＲＷＣ２…読み出し＆書き込み回路、ＩＯ１、ＩＯ２…入出力バッファー、
ＡＤＢＦ…アドレスバッファー、ＲＤＥＣ…ローアドレスデコーダー、
ＣＤＥＣ…カラムデコーダー、ＴＮ…トランジスター、
ＰＬ…導電配線、ＧＴ…ゲート電極、ＧＴ１、ＧＴ２…第１、第２の電極部分、
ＪＡ…接続する配線部分、ＥＸ…延在した配線部分、
ＭＤ…ダミーの不揮発性メモリーセル、ＢＬＤ…ダミービット線、ＩＭＰ…不純物領域、ＣＮＡ、ＣＮＢ、ＣＮＣ、ＣＮＤ、ＣＮＥ、ＣＮＦ…コンタクト、
５１０…半導体層、５２０…ソースドレイン領域、５３０…第１のゲート絶縁層、
５４０…ゲート電荷蓄積層、５５０…第２のゲート絶縁層、５６０…ゲート導電層、
５７０…絶縁層、
６００…集積回路装置、６１０…処理部、６２０…記憶部、６３０…不揮発性記憶装置、６４０…検出回路、６５０…無線回路、６６０…外部Ｉ／Ｆ部、６７０…ドライバー、
７００…センサー、７１０…アンテナ、７２０…外部デバイス、７３０…電気光学パネル

Claims (7)

1. 電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルと、
   トランジスターと、
   を含み、
   前記不揮発性メモリーセルのワード線と前記トランジスターのゲート電極とは、共通の導電配線により形成され、
   前記導電配線には、前記ワード線及び前記ゲート電極に電圧を供給するためのコンタクトが形成され、
   平面視において、前記コンタクトと前記不揮発性メモリーセルとの間の前記導電配線の経路において、前記トランジスターのチャネル領域が形成され、
   前記不揮発性メモリーセルは、
   第１のゲート絶縁層と、第２のゲート絶縁層と、前記第１のゲート絶縁層と前記第２のゲート絶縁層との間に設けられ、窒化シリコン膜で形成される電荷蓄積層を有し、
   前記トランジスターのチャネル長の方向でのゲート電極の長さをＬ１とし、前記不揮発性メモリーセルのチャネル長の方向でのゲート電極の長さをＬ２とした場合に、
   Ｌ２＜Ｌ１であり、
   前記トランジスターと前記不揮発性メモリーセルとの間には、ダミーの不揮発性メモリーセルが配置され、
   前記ダミーの不揮発性メモリーセル上には、ダミービット線が形成されることを特徴とする記憶装置。
2. 電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルと、
   トランジスターと、
   を含み、
   前記不揮発性メモリーセルのワード線と前記トランジスターのゲート電極とは、共通の導電配線により形成され、
   前記導電配線には、前記ワード線及び前記ゲート電極に電圧を供給するためのコンタクトが形成され、
   平面視において、前記コンタクトと前記不揮発性メモリーセルとの間の前記導電配線の経路において、前記トランジスターのチャネル領域が形成され、
   前記不揮発性メモリーセルは、
   第１のゲート絶縁層と、第２のゲート絶縁層と、前記第１のゲート絶縁層と前記第２のゲート絶縁層との間に設けられ、窒化シリコン膜で形成される電荷蓄積層と、
   前記第２のゲート絶縁膜の上方に設けられ、前記不揮発性メモリーセルの前記ワード線を形成するゲート導電層と、
   を有し、
   前記不揮発性メモリーセルの前記ゲート導電層は、前記トランジスターの前記ゲート電極を第１の方向に延在することで形成され、
   前記トランジスターのチャネル長の方向であって前記第１の方向と垂直方向のゲート電極の長さをＬ１とし、前記不揮発性メモリーセルのチャネル長の方向であって前記第１の方向と垂直方向のゲート電極の長さをＬ２とした場合に、
   Ｌ２＜Ｌ１であることを特徴とする記憶装置。
3. 請求項１又は２において、
   前記トランジスターの前記チャネル領域は、平面視において、前記コンタクトと前記不揮発性メモリーセルとの間の領域に形成されることを特徴とする記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   前記トランジスターは、
   前記ワード線の電圧によりオン・オフされるソーススイッチ回路を構成するトランジスターであることを特徴とする記憶装置。
5. 請求項２乃至４のいずれかにおいて、
   前記トランジスターと前記不揮発性メモリーセルとの間には、ダミーの不揮発性メモリーセルが配置され、
   前記ダミーの不揮発性メモリーセル上には、ダミービット線が形成されることを特徴とする記憶装置。
6. 請求項１乃至５のいずれかに記載の記憶装置を含むことを特徴とする集積回路装置。
7. 請求項６に記載の集積回路装置を含むことを特徴とする電子機器。

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