JPH0730000A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】メモリ内部に可動イオンの濃度の高い汚染源が
ある場合でも、セルアレイ外部からセルアレイ内へ侵入
してくる可動イオンをセルアレイの外周部で捕獲し、メ
モリセルの電荷保持特性を改善し得る不揮発性半導体メ
モリを提供する。 【構成】不揮発性メモリセルＱがマトリクス状に配列さ
れ、配列外周部のメモリセルは通常のデータ記憶には使
用されないダミーセルとして形成され、ダミーメモリセ
ル以外のメモリセルが通常のデータ記憶に使用されるセ
ルアレイと、このセルアレイ内のロウ方向の各外周部に
おける少なくとも１行およびカラム方向の各外周部にお
ける少なくとも１列のダミーセルの電荷蓄積領域に電荷
を注入することにより、そのダミーセルの閾値がセルア
レイ内のデータ記憶用のメモリセルの閾値とは異なるよ
うに設定するダミーセル閾値設定回路１３とを具備する
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびその製造方法に係り、特に不揮発性メモリセル
の電荷保持特性を改善する技術に関する。

【０００２】

【従来の技術】一般に、電気的再書込み可能型の不揮発
性半導体メモリは、制御ゲートと基板の間に電荷蓄積領
域を有する不揮発性メモリセルのアレイを有している。
この不揮発性メモリセルとして、基板上の絶縁膜と制御
ゲート下の絶縁膜とに挟まれた浮遊ゲートを電荷蓄積領
域とするもの、つまり、浮遊ゲート・制御ゲート電極の
二層ゲート構造を有するＭＯＳトランジスタを使用する
ことが多い。また、不揮発性メモリセルのデータ消去方
式に着目すると、紫外線消去型と電気的消去型とに大別
される。

【０００３】ＬＳＩ化された紫外線消去型メモリ（ＥＰ
ＲＯＭ）においては、メモリセルに対するデータの書込
みは、電気的な制御により、ドレイン側からのチャネル
ホットエレクトロン注入を利用して浮遊ゲートに電子を
蓄積させることにより行うのが一般的である。そして、
データの消去は、紫外線照射を利用して、浮遊ゲートか
ら蓄積電荷を引き抜く。このとき、メモリセルの閾値は
そのＭＯＳトランジスタ特有の値に収束し、浮遊ゲート
はほぼ中性状態になる。

【０００４】このメモリセルの閾値は、書き込み状態で
は高い正の閾値、消去（紫外線消去）状態では低い正の
閾値となる。これに対して、ＬＳＩ化された電気的消去
型メモリ（ＥＥＰＲＯＭ）においては、メモリセルに対
するデータの書込みは、前記チャネルホットエレクトロ
ン注入、あるいは、基板から基板上の酸化膜を通して流
れるファウラー・ノルドハイム（Fowler-Nordheim ）ト
ンネル電流を利用して浮遊ゲートに電子を蓄積させる
か、あるいはドレイン側からのチャネルホットエレクト
ロン注入を利用して浮遊ゲートに電子を蓄積させること
により行う。データの消去は、前記トンネル電流を利用
して浮遊ゲートから基板へ電子を放出させるか、あるい
は、浮遊ゲートからソース拡散層へ電子を放出させるこ
とにより行うのが一般的である。

【０００５】このメモリセルの閾値は、（ａ）紫外線消
去型のメモリセルと同様、書き込み状態では高い正の閾
値、消去状態では低い正の閾値となっている場合と、
（ｂ）書き込み状態は正の閾値、消去状態は負の閾値と
なっている場合がある。

【０００６】前者（ａ）のメモリセルが使用されるＥＥ
ＰＲＯＭの代表例はＮＯＲ型フラッシュＥＥＰＲＯＭが
あり、後者（ｂ）のメモリセルが使用されるＥＥＰＲＯ
Ｍの代表例は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ、Ｆ
ＬＯＴＯＸ（Floating gateTunnel Oxide）型ＥＥＰＲ
ＯＭがある。

【０００７】不揮発性メモリの信頼性を考える上で、不
揮発性メモリセルの蓄積電荷の保持特性の劣化は重大な
問題であり、この電荷保持特性の劣化は、いくつかの要
因が考えられるが、主に次の２つの要因に依存する。

【０００８】電荷保持特性の劣化要因の１つは、メモリ
セルを覆う酸化膜の膜質であり、酸化膜質が悪ければ電
荷保持特性は劣化する。これは、メモリセルの蓄積電荷
がメモリセルの持つ自己電界により、酸化膜質の悪い領
域からメモリセル外に放出されてしまうか、あるいは、
メモリセル外からメモリセル内に侵入してしまうからで
ある。

【０００９】電荷保持特性の劣化要因のもう１つは、Ｎ
ａ+ 、Ｋ+ 、Ｌｉ+ 等の可動イオンの存在である。この
可動イオンは、正の閾値を持つ書き込み状態のメモリセ
ルの持つ電界によりメモリセル近傍に引き寄せられるこ
とによりメモリセルの蓄積電荷を中和し、メモリセルの
閾値を低下させてしまう。負の閾値を持つ消去状態のメ
モリセルの場合も、上記と同様に、負の可動イオンによ
りメモリセルの蓄積電荷が中和されてしまい、閾値が上
昇してしまう。

【００１０】ここで、電荷を注入した状態での正の閾値
を持つメモリセルの閾値低下と、電荷を放出した状態で
の負の閾値を持つメモリセルの閾値上昇による不良を説
明する。

【００１１】ＮＯＲ型ＥＥＰＲＯＭでは、読み出し電位
Ｖcc（５Ｖあるいは３．３Ｖ）に対し、書き込み状態の
メモリセルの閾値はＶcc以上に設定され、消去状態のメ
モリセルの閾値は０Ｖより大きくＶccより小さい値に設
定される。このような電位の設定において、制御ゲート
電極にＶccを印加し、ドレイン電圧を印加した場合、メ
モリセルが書き込み状態であればそのメモリセルはオフ
状態であるためドレイン電流は流れない。他方、メモリ
セルが消去状態であればそのメモリセルはオン状態であ
るためドレイン電流が流れる。ここで電荷保持特性が劣
化した場合、メモリセルの閾値は上記のようにメモリセ
ルの自己電界により紫外線消去状態での閾値（通常、０
Ｖより大きく、１〜２Ｖ程度が一般的）に収束しようと
する。書き込み状態のメモリセルは閾値がＶcc以下にな
ると、読み出し時にメモリセルがオン状態になってしま
い誤った読み出しを行ってしまう。また、消去状態のメ
モリセルでは、紫外線消去状態での閾値に収束しても、
どちらも読み出し時はオン状態になるので、誤読み出し
にはならない。すなわち、ＮＯＲ型ＥＥＰＲＯＭのよう
な、メモリセルの閾値をＶccの上下で制御するＥＥＰＲ
ＯＭでは、書き込み状態のメモリセルの電荷保持特性が
問題になる。

【００１２】一方、ＮＡＮＤ型ＥＥＰＲＯＭでは、読み
出し電位Ｖccに対し、書き込み状態のメモリセルの閾値
は、０Ｖより大きくＶccより小さい値に設定され、消去
状態のメモリセルの閾値は０Ｖより小さい値に設定され
る。このような電位設定において、制御ゲート電極に０
Ｖを印加し、ドレイン電圧を印加した場合、メモリセル
が書き込み状態であれば、そのメモリセルはオフ状態で
あるためドレイン電流は流れず、消去状態であればその
メモリセルはオン状態になりドレイン電流が流れる。こ
こで電荷保持特性が劣化した場合、メモリセルの閾値は
上記のようにメモリセルの自己電界により紫外線消去状
態での閾値（通常、０Ｖより大きく、１Ｖ程度が一般
的）に収束しようとする。消去状態のメモリセルは閾値
が０Ｖ以上になると、読み出し時にメモリセルがオフ状
態になってしまい誤った読み出しを行ってしまう。ま
た、書き込み状態のメモリセルでは、紫外線消去状態で
の閾値に収束しても、どちらも読み出し時はオフ状態に
なるので、誤読み出しにはならない。ただし、紫外線消
去状態でのメモリセルの閾値が負の値の場合、書き込み
状態のメモリセルの閾値が負になると誤読み出しになっ
てしまう。すなわち、ＮＡＮＤ型ＥＥＰＲＯＭのよう
な、メモリセルの閾値を０Ｖの上下で制御するＥＥＰＲ
ＯＭでは、紫外線消去状態でのメモリセルの閾値によ
り、書き込み状態のメモリセルの電荷保持特性が問題に
なったり、消去状態のメモリセルの電荷保持特性が問題
になったりする。

【００１３】上記可動イオンがメモリ外部から侵入する
場合は、基板上の表面保護用のＰＳＧ（リン・シリケー
トガラス）パッシベーション膜により防ぐことができ
る。これに対して、メモリに内在する可動イオンは、メ
モリ内の絶縁膜にＢＰＳＧ（ボロン・リン・シリケート
ガラス）膜あるいはＰＳＧ膜を用いることによりある程
度のゲッターリングが可能である。

【００１４】しかし、メモリ内部に可動イオンの濃度の
高い汚染源がある場合は、ＢＰＳＧ膜、ＰＳＧ膜による
可動イオンのゲッターリングが充分行われず、電荷保持
特性の劣化をきたしてしまうことがある。

【００１５】ここで、上記したようなメモリ内部の可動
イオンの濃度の高い汚染源について説明する。前記した
ように二層ゲート構造を有する不揮発性メモリセルを用
いた不揮発性メモリにおいて、浮遊ゲートとしてポリシ
リコンが一般的に用いられているが、セルアレイ領域以
外の周辺領域のＭＯＳトランジスタには上記浮遊ゲート
用のポリシリコンは用いられない。

【００１６】そこで、上記浮遊ゲートの形成に際して、
基板上の全面に堆積したポリシリコンのうちの周辺領域
のポリシリコンを取り除く工程が必要となる。この工程
では、通常、写真蝕刻法および反応性イオンエッチング
法あるいはケミカルドライエッチング法を用いる。この
時、写真蝕刻工程で用いるレジストとエッチング工程で
用いるガスによる生成物がメモリ内に残留することがあ
り、この残留物が汚染源となる。

【００１７】また、メモリＬＳＩの素子の微細化に伴
い、ＰＳＧパッシベーション膜のステップカバレッジの
劣化、ＢＰＳＧやＰＳＧ膜の薄膜化により、メモリ外部
からの可動イオン、水分に対する耐性が劣化してくる。

【００１８】特に、通常、不揮発性メモリセルの二層ゲ
ート構造を覆うようにシリコン酸化膜が形成されるが、
メモリ外部から上記シリコン酸化膜を介してセルアレイ
内に侵入してくる可動イオンを防ぐことは困難である。

【００１９】さらに、メモリの製造工程において、メモ
リセル上部に形成する上記シリコン酸化膜が金属汚染さ
れている場合も、不揮発性メモリセルの電荷保持特性の
劣化あるいはゲート絶縁膜の耐圧不良を生じるおそれが
ある。

【００２０】

【発明が解決しようとする課題】上記したように従来の
不揮発性半導体メモリは、メモリ内部に可動イオンの濃
度の高い汚染源がある場合に、不揮発性メモリセルの持
つ電界に引き寄せられてセルアレイ外部からセルアレイ
内へ侵入する可動イオンのゲッターリングが充分行われ
ず、メモリセルの電荷保持特性の劣化をきたしてしまう
という問題があった。

【００２１】また、従来の不揮発性半導体メモリは、素
子の微細化に伴い、ＰＳＧパッシベーション膜のステッ
プカバレッジの劣化、ＢＰＳＧやＰＳＧ膜の薄膜化が進
行した場合に、メモリ外部からメモリセルに侵入してく
る可動イオン、水分に対する耐性が劣化するという問
題、メモリの製造工程においてメモリセル上部に形成さ
れたシリコン酸化膜が金属汚染されている場合もメモリ
セルの電荷保持特性の劣化あるいはゲート絶縁膜の耐圧
不良を生じるおそれがあるという問題があった。

【００２２】本発明は、上記の問題点を解決すべくなさ
れたもので、メモリ内部に可動イオンの濃度の高い汚染
源がある場合でも、不揮発性メモリセルの持つ電界に引
き寄せられてセルアレイ外部からセルアレイ内へ侵入し
てくる可動イオンをセルアレイの外周部で捕獲でき、メ
モリセルの電荷保持特性を改善し得る不揮発性半導体記
憶装置を提供することを目的とする。

【００２３】また、本発明は、素子の微細化に伴い、Ｐ
ＳＧパッシベーション膜のステップカバレッジの劣化、
ＢＰＳＧやＰＳＧ膜の薄膜化が進行した場合でも、メモ
リ外部からメモリセルに侵入してくる可動イオンや水分
をブロックし得る不揮発性半導体記憶装置を提供するこ
とを目的とする。

【００２４】また、本発明は、メモリの製造工程におい
てメモリセル上部に形成するシリコン酸化膜の金属汚染
を抑制し、メモリセルの電荷保持特性の劣化あるいはゲ
ート絶縁膜の耐圧不良を防止し得る不揮発性半導体記憶
装置の製造方法を提供することを目的とする。

【００２５】

【課題を解決するための手段】第１の発明に係る不揮発
性半導体記憶装置は、半導体基板に形成されたソース・
ドレイン領域および半導体基板上に積層された電荷蓄積
領域・制御ゲート電極を有するＭＯＳトランジスタを用
いた不揮発性メモリセルがマトリクス状に配列され、配
列外周部のメモリセルは通常のデータ記憶には使用され
ないダミーセルとして形成され、ダミーメモリセル以外
のメモリセルが通常のデータ記憶に使用されるセルアレ
イと、このセルアレイ内のロウ方向の各外周部における
少なくとも１行およびカラム方向の各外周部における少
なくとも１列のダミーセルの閾値がセルアレイ内のデー
タ記憶用のメモリセルの紫外線消去状態での閾値とは異
なるように設定するダミーセル閾値設定回路とを具備す
ることを特徴とする。

【００２６】なお、上記不揮発性メモリセルが電気的消
去可能なメモリセルである場合には、前記ダミーセル閾
値設定回路は、前記セルアレイ内のロウ方向の各外周部
における少なくとも２行およびカラム方向の各外周部に
おける少なくとも２列のダミーセルの閾値がセルアレイ
内のデータ記憶用のメモリセルの紫外線消去状態での閾
値とは異なるように、かつ、上記２行のダミーセルの閾
値が各行で異なり、上記２列のダミーセルの閾値が各列
で異なるように設定するように構成することも可能であ
る。

【００２７】第２の発明に係る不揮発性半導体記憶装置
は、半導体基板に形成されたソース・ドレイン領域およ
び半導体基板上に積層された電荷蓄積領域・制御ゲート
電極を有するＭＯＳトランジスタを用いた不揮発性メモ
リセルがマトリクス状に配列されたセルアレイと、この
セルアレイ内の前記電荷蓄積領域・制御ゲート電極の露
出表面を覆うように形成されたシリコン酸化膜と、この
シリコン酸化膜上に形成されたシリコン窒化膜とを具備
することを特徴とする。

【００２８】なお、第１の発明と第２の発明とを組み合
わせることにより、セルアレイと、このセルアレイ内の
シリコン酸化膜およびシリコン窒化膜と、ダミーセル閾
値設定回路とを具備するように構成することも可能であ
る。

【００２９】また、第３の発明に係る不揮発性半導体記
憶装置の製造方法は、半導体基板上に不揮発性メモリセ
ルをマトリクス状に配列したセルアレイを形成する際、
不揮発性メモリセル用のＭＯＳトランジスタの積層構造
を有する電荷蓄積領域および制御ゲート電極を形成する
工程と、塩酸を添加した酸化雰囲気中で上記電荷蓄積領
域・制御ゲート電極の露出表面を覆うようにシリコン酸
化膜を形成する工程と、前記電荷蓄積領域下の半導体基
板のチャネル領域を挟むように前記ＭＯＳトランジスタ
のソース・ドレイン領域を形成する工程とを具備するこ
とを特徴とする。なお、前記シリコン酸化膜を形成した
後にその表面を洗浄することなく連続的にシリコン窒化
膜を形成するようにしてもよい。

【００３０】

【作用】第１の発明の不揮発性メモリによれば、使用前
にセルアレイ内の少なくとも１行および１列のダミーセ
ルの閾値がデータ記憶用のメモリセルの閾値とは異なる
（例えばメモリセルの紫外線消去状態での閾値より高い
閾値を有する）ように設定することが可能になる。これ
により、メモリセルの持つ電界に引き寄せられてセルア
レイ内へ侵入する可動イオンを、セルアレイのマトリク
スの外周部（例えば最外周部）で捕獲し、セルアレイ内
に侵入する可動イオンに対する侵入防止効果を高めるこ
とができ、メモリセルの電荷保持特性を改善することが
可能になる。

【００３１】第２の発明の不揮発性メモリによれば、セ
ルアレイ内の前記電荷蓄積領域・制御ゲート電極の露出
表面を覆うように形成されたシリコン酸化膜上に形成さ
れたシリコン窒化膜を有する。これにより、素子の微細
化に伴い、ＰＳＧパッシベーション膜のステップカバレ
ッジの劣化、ＢＰＳＧやＰＳＧ膜の薄膜化が進行した場
合でも、メモリ外部から侵入してくる可動イオンや水分
をブロックすることが可能になる。

【００３２】また、第３の発明の不揮発性メモリの製造
方法によれば、塩酸を添加した酸化雰囲気中で電荷蓄積
領域・制御ゲート電極の露出表面を覆うようにシリコン
酸化膜を形成する工程を有する。これにより、メモリの
製造工程における金属汚染を抑制し、メモリ外部から上
記シリコン酸化膜を介してセルアレイ内に侵入してくる
可動イオンをブロックすることが可能になり、メモリセ
ルの電荷保持特性の劣化あるいはゲート絶縁膜の耐圧不
良を防止することが可能になる。

【００３３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＥＰＲ
ＯＭの一部（メモリセルアレイの一部およびロウデコー
ダ１１、カラムデコーダ・カラム選択回路１２）を示す
回路図である。

【００３４】例えば１ＭビットのＥＰＲＯＭでは、通常
のデータ記憶用のメモリセルが少なくとも２²⁰個（１０
４８５７６個）がマトリクス状に配列されたセルアレイ
を有する。このメモリセルとして、本例では、半導体基
板に形成されたソース・ドレイン領域および半導体基板
上に積層された二層ゲート（浮遊ゲート・制御ゲート電
極）構造を有するＭＯＳトランジスタＱが用いられてい
る。

【００３５】上記セルアレイにおいて、同一行のセルト
ランジスタＱ…の各制御電極は共通のワード線ＷＬ…
（あるいはダミーワード線）に接続されており、同一列
のセルトランジスタＱ…の各ドレインは共通のビット線
ＢＬ…（あるいはダミービット線）に接続されており、
各セルトランジスタＱ…のソースは接地電位Ｖssに接続
されている。

【００３６】通常、メモリセルの加工の安定化のため
に、セルアレイのマトリクス配列の外周部の複数行およ
び複数列のメモリセルは通常のデータ記憶には使用され
ないダミーセルとして形成されており、ダミーセル以外
のメモリセルが通常のデータ記憶に使用される。

【００３７】このデータ記憶用のメモリセルは、ロウデ
コーダ１１、カラムデコーダ・カラム選択回路１２によ
り選択され、読み出しあるいは書込みが行われる。そし
て、本実施例では、上記セルアレイ内のロウ方向の各外
周部における少なくとも１行およびカラム方向の各外周
部における少なくとも１列のダミーセルの閾値をセルア
レイ内のデータ記憶用のメモリセルの紫外線消去状態で
の閾値とは異なるように設定し得るダミーセル閾値設定
回路１３が設けられている。

【００３８】上記ダミーセル閾値設定回路は、本例で
は、最外周部の各１行のダミーワード線（ＤＷＬ１、Ｄ
ＷＬ２）および各１列のダミービット線（ＤＢＬ１、Ｄ
ＢＬ２）に接続されているダミーセルを選択し、このダ
ミーセルに対して、その浮遊ゲートに電荷を注入するこ
とにより、メモリセルの紫外線消去状態での閾値（例え
ば１〜２Ｖ）より高い閾値であって、読み出し動作電圧
（例えば５Ｖあるいは３．３Ｖ）より高い電圧になるよ
うに書込むためのダミーセル用書込み制御回路を有して
いる。

【００３９】このようなダミーセルに対する書込みは、
セルアレイに対する紫外線消去後に行うものとする。な
お、上記最外周部のダミーセルに対する書込みの終了後
には、このダミーセルの各ソースを接地電位Ｖssのまま
にし（あるいは電気的に浮遊状態になるように設定
し）、最外周部の各１列のダミーセルのドレインに接続
されているビット線を接地電位Ｖssあるいは浮遊状態に
設定するように構成されている。

【００４０】そして、セルアレイ内の外周部のダミーセ
ルのうちで上記したような書込みが行われなかったダミ
ーセルの行および列があれば、この行および列にそれぞ
れ対応するワード線およびビット線は接地電位Ｖssに設
定されている。

【００４１】なお、従来の構成は、セルアレイの外周部
の複数行および複数列のダミーセルの全てに電荷の注入
を行なうことができないようになっている。上記第１実
施例のＥＰＲＯＭによれば、セルアレイ内のダミーセル
のうちの少なくとも１行・１列のダミーセルの閾値がデ
ータ記憶用のメモリセルの紫外線消去状態での閾値とは
異なるように設定することが可能になる。

【００４２】これにより、メモリセルの持つ電界に引き
寄せられてセルアレイ内へ侵入する可動イオンを、セル
アレイのマトリクスの例えば最外周部で捕獲（トラッ
プ）し、セルアレイ内に侵入する可動イオンに対する侵
入防止効果を高めることができ、メモリセルの電荷保持
特性を改善することが可能になる。

【００４３】なお、前記セルアレイ内の外周部のダミー
セルのうちで前記したような書込みが行われる行のダミ
ーセルについては、同一行に属するダミーセルの浮遊ゲ
ートが連続するように、ワード線と同様に、ポリシリコ
ン配線により浮遊ゲートを行方向に連続的に形成してお
き、この浮遊ゲートに電子を注入し得るように書込み回
路を構成しておけば、可動イオンを捕獲する領域を行方
向に連続的に形成でき、可動イオンに対する侵入防止効
果を一層高めることができる。

【００４４】なお、上記実施例ではこの発明を紫外線消
去型のＥＰＲＯＭに実施したものであるが、ＮＯＲ型Ｅ
ＥＰＲＯＭのような電気的書込消去型の不揮発性メモリ
に実施した場合も同様な効果を得ることができる。

【００４５】また、図示しないが、半導体基板にはセル
アレイ領域の周囲を囲む構造の拡散層によるガードリン
グが形成されている。しかし、このガードリングは、メ
モリ動作中は電源電圧が与えられるので所望の効果が得
られるけれども、メモリ電源がオフの状態では電源電圧
が与えられないので電位が不定となり、所望の効果が得
られなくなる。

【００４６】なお、電気的消去可能で、かつデータの記
憶を紫外線消去状態のメモリセルの閾値よりも高い値と
低い値で制御するようなメモリセルのアレイを用いる場
合には、前記ダミーセル閾値設定回路は、前記セルアレ
イ内のロウ方向の各外周部における少なくとも２行およ
びカラム方向の各外周部における少なくとも２列のダミ
ーセルの閾値がセルアレイ内のデータ記憶用のメモリセ
ルの閾値とは異なるように、かつ、上記２行のダミーセ
ルの閾値が各行で異なり、上記２列のダミーセルの閾値
が各列で異なるように設定し得るように構成することも
可能である。

【００４７】この場合、上記２行・２列のダミーセルの
うちの１行・１列のダミーセルには、メモリセルの紫外
線消去状態での閾値より高い閾値を有するように書込
み、別の１行・１列のダミーセルには、メモリセルの紫
外線消去状態での閾値より低い閾値を有するように設定
すればよい。

【００４８】なお、電気的消去可能なメモリセルのアレ
イにおいて、前記したような閾値設定の対象となるダミ
ーセルがデータ記憶用のメモリセルの電気的消去動作に
伴って電気的消去動作が行われるような構成となってい
る場合には、このデータ記憶用のメモリセルの電気的消
去後に前記ダミーセルに自動的に再書込みが行われるよ
うに回路を構成しておくことが望ましい。

【００４９】また、電気的消去可能なメモリセルのアレ
イにおいて、メモリセルのデータ消去に際して浮遊ゲー
トの蓄積電荷をメモリセルのソース領域に引き抜く方式
を用いる場合には、前記したような閾値設定の対象とな
るダミーセルのソース領域をデータ記憶用のメモリセル
のソース領域とは分離して構成しておき、データ記憶用
のメモリセルの電気的消去動作に伴って上記ダミーセル
の電気的消去動作が行われないようにすることも可能で
ある。

【００５０】また、電気的消去可能なメモリセルのアレ
イにおいて、メモリセルのデータ消去に際して浮遊ゲー
トの蓄積電荷をメモリセルの基板領域（ウェル領域）に
引き抜く方式を用いる場合には、前記したような閾値設
定の対象となるダミーセルのウェル領域をデータ記憶用
のメモリセルのウェル領域とは分離して構成しておき、
データ記憶用のメモリセルの電気的消去動作に伴って上
記ダミーセルの電気的消去動作が行われないようにする
ことも可能である。

【００５１】図２は、本発明の第２実施例に係るＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭの一部（メモリセルアレイ
の一部およびロウデコーダ２１、カラムデコーダ・カラ
ム選択回路２２）を示す回路図である。

【００５２】このＮＡＮＤ型フラッシュＥＥＰＲＯＭで
は、メモリセルとして、半導体基板に形成されたソース
・ドレイン領域および半導体基板上に積層された二層ゲ
ート（浮遊ゲート・制御ゲート電極）構造を有するＭＯ
ＳトランジスタＱが用いられている。そして、このセル
トランジスタＱと選択ゲート用ＭＯＳトランジスタＱＳ
とがマトリクス状に配列されたセルアレイを有する。

【００５３】この場合、複数個のセルトランジスタＱ…
が列方向に直列に接続され、この列方向の両側に各１個
の選択ゲート用ＭＯＳトランジスタＱＳが直列に接続さ
れている。以下、このような構成のセルをＮＡＮＤセル
と称する。

【００５４】そして、上記ＮＡＮＤセルの一端側の第１
の選択ゲート用ＭＯＳトランジスタＱＳのドレインがビ
ット線ＢＬ…に接続され、上記ＮＡＮＤセルの他端側の
第２の選択ゲート用ＭＯＳトランジスタＱＳのソースが
接地電位Ｖssに接続されている。

【００５５】また、同一行のセルトランジスタＱ…の各
制御電極は共通のワード線ＷＬ…（あるいはダミーワー
ド線）に接続されており、同一行の選択ゲート用ＭＯＳ
トランジスタＱＳの各ゲート電極は共通の選択ゲート線
ＳＬ…に接続されている。

【００５６】このＮＡＮＤ型フラッシュＥＥＰＲＯＭに
おいても、メモリセルの加工の安定化のために、セルア
レイのマトリクス配列の外周部の複数行および複数列の
メモリセルは通常のデータ記憶には使用されないダミー
セルとして形成されており、ダミーセル以外のメモリセ
ルが通常のデータ記憶に使用される。このデータ記憶用
のメモリセルは、ロウデコーダ２１、カラムデコーダ・
カラム選択回路２２により選択され、読み出しあるいは
書込みが制御される。

【００５７】そして、本実施例では、上記セルアレイ内
のロウ方向の各外周部における少なくとも２行のダミー
ワード線（ＤＷＬ１、ＤＷＬ２）、（ＤＷＬ３、ＤＷＬ
４）に接続されているダミーセルおよびカラム方向の各
外周部における少なくとも２列のダミービット線（ＤＢ
Ｌ１、ＤＢＬ２）、（ＤＢＬ３、ＤＢＬ４）の閾値がセ
ルアレイ内のデータ記憶用のメモリセルの紫外線消去状
態での閾値とは異なるように、かつ、上記２行のダミー
セルの閾値が各行で異なり、上記２列のダミーセルの閾
値が各列で異なるように設定し得るダミーセル閾値設定
回路２３が設けられている。

【００５８】上記ダミーセル閾値設定回路２３は、本例
では、前記２行・２列のうちの１行・１列（例えばＤＷ
Ｌ１、ＤＷＬ４、ＤＢＬ１、ＤＢＬ４）のダミーセルを
選択し、このダミーセルに対して、その電荷蓄積領域に
電荷を注入することにより前記メモリセルの紫外線消去
状態での閾値より高い閾値となるように設定するための
書込み制御回路と、別の１行・１列（ＤＷＬ２、ＤＷＬ
３、ＤＢＬ２、ＤＢＬ３）のダミーセルを選択し、この
ダミーセルに対して、メモリセルの紫外線消去状態での
閾値より低い閾値（例えば電気的消去状態の閾値電圧）
となるように設定するための消去制御回路を有する。

【００５９】上記第２実施例のＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭにおいても、セルアレイ内のロウ方向の各外
周部における少なくとも２行のダミーセルおよびカラム
方向の各外周部における少なくとも２列のダミーセルの
閾値を上述したように設定しておくことが可能になる。

【００６０】これにより、メモリセルのマトリクスの外
側から侵入する負の可動イオンおよび正の可動イオン
は、前記したように電荷が注入されたダミーセルの電界
に引き寄せられてトラップされるので、前記第１実施例
のＥＰＲＯＭと同様に、メモリセルの電荷保持特性を改
善することが可能になる。

【００６１】なお、上記各実施例では、セルアレイ内の
外周部のダミーセル行・ダミーセル列のうちの一部の行
・列に属するダミーセルのみに対して閾値を設定制御す
る場合を述べたが、上記ダミーセル行・ダミーセル列の
全てのダミーセルに対して閾値を設定制御し得るように
構成してもよい。

【００６２】また、可動イオンに対する侵入防止効果が
得られるならば、同一行あるいは同一列のダミーセルの
一部（例えば１個間隔毎とか２個間隔毎のセル）に対し
てのみ閾値を設定制御し得るように構成してもよい。

【００６３】また、メモリセルの紫外線消去時の閾値よ
り高い閾値に設定するダミーセルの行列とメモリセルの
紫外線消去時の閾値より低い閾値に設定するダミーセル
の行列との順序は、上記第２実施例とは逆でもよい。

【００６４】また、メモリセルの紫外線消去時の閾値よ
り高い閾値に設定するダミーセルの行列とメモリセルの
紫外線消去時の閾値より低い閾値に設定するダミーセル
の行列は、隣接する必要はなく、複数行、複数列だけ離
れていてもよい。

【００６５】また、前記各実施例の不揮発性メモリにお
いて、通常は、前記セルアレイ内の浮遊ゲート・制御ゲ
ート電極の露出表面を覆うようにゲート表面保護用のシ
リコン酸化膜が形成されるが、このシリコン酸化膜上に
シリコン窒化膜を形成することも可能である。

【００６６】このようにすれば、メモリＬＳＩの素子の
微細化に伴い、ＰＳＧパッシベーション膜のステップカ
バレッジの劣化、ＢＰＳＧやＰＳＧ膜の薄膜化が進行し
た場合でも、前記シリコン窒化膜の存在により、メモリ
外部から侵入してくる可動イオンや水分をブロックする
ことができる。

【００６７】図３（ａ）乃至（ｃ）、図４（ａ）乃至
（ｃ）および図５（ａ）乃至（ｃ）は、本発明の第３実
施例に係る不揮発性半導体メモリの製造方法の主要工程
における基板（ウェハ）のメモリチップ領域の一部を示
す断面図である。

【００６８】ここでは、Ｐ型単結晶シリコン基板３０上
に形成されたセルアレイ領域の一部、上記Ｐ型基板の表
層部に選択的に形成されたＮウェル３１上に形成された
周辺回路領域の一部を示している。

【００６９】次に、上記セルアレイ領域のメモリセルお
よび周辺回路領域のＭＯＳトランジスタ（周辺トランジ
スタ）を形成する工程の一例を説明する。まず、図３
（ａ）に示すように、基板３０上に素子分離領域３２
（膜厚が５００ｎｍ程度のシリコン酸化膜）を選択的に
形成し、この素子分離領域以外の基板上に第１の絶縁膜
３３（１０ｎｍ程度のシリコン酸化膜）を形成する。こ
の後、基板上の全面に、前記メモリセル用の浮遊ゲート
（第１のゲート電極）を形成するためのポリシリコン膜
３４を２００ｎｍ程度堆積し、その上に第２の絶縁膜３
５（３０ｎｍ程度のシリコン酸化膜）を形成する。

【００７０】次に、図３（ｂ）に示すように、写真蝕刻
法によりレジストパターン３７をセルアレイ領域上に形
成する。そしてし、周辺回路領域の露出している第２の
絶縁膜３５を、ＲＩＥ（反応性イオンエッチング）法あ
るいはＣＤＥ（ケミカルドライエッチング）法、また
は、例えばＮＨ₄ Ｆ液を用いたウェットエッチング法に
よりエッチング除去する。なお、上記第２の絶縁膜とし
て、シリコン酸化膜とシリコン窒化膜の積層膜を用いた
場合には、ＲＩＥ法あるいはＣＤＥ法を用いてエッチン
グ除去する。

【００７１】次に、ＲＩＥ法またはＣＤＥ法を用いて周
辺回路領域の露出しているポリシリコン膜３４をエッチ
ング除去する。この時、図３（ｂ）に示すように、前記
レジストパターン３７と上記エッチング用のガスとエッ
チングされたポリシリコン膜あるいは絶縁膜の分子等が
反応した生成物４７が前記素子分離領域３２の表面に付
着することがある。

【００７２】次に、例えばＮＨ₄ Ｆ液を用いたウェット
エッチング法により周辺回路領域の露出している第１の
絶縁膜３３を除去する。さらに、前記セルアレイ領域上
のレジストパターン３７を除去する。

【００７３】次に、図３（ｃ）に示すように、周辺トラ
ンジスタ用のゲート絶縁膜（２５ｎｍ程度のシリコン酸
化膜）を形成する。この後、基板上の全面に、上記周辺
トランジスタ用のゲート電極および前記メモリセル用の
制御ゲート（第２のゲート電極）を形成するために、ポ
リシリコン膜とこのポリシリコン膜上に例えばタングス
テンシリサイドが積層されたポリサイド膜３８を５００
ｎｍ程度堆積する。

【００７４】次に、図４（ａ）に示すように、写真蝕刻
法とＲＩＥ法を用いて、セルアレイ領域のポリサイド膜
３８、第２の絶縁膜３５、ポリシリコン膜３４を所定の
形状にパターニングし、制御ゲート４０、浮遊ゲート３
９を形成する。

【００７５】さらに、図４（ｂ）に示すように、写真蝕
刻法とＲＩＥ法を用いて、周辺回路領域のポリサイド膜
３８を所定の形状にパターニングし、周辺トランジスタ
のゲート電極４１を形成する。

【００７６】この後、図４（ｃ）に示すように、制御ゲ
ート４０、浮遊ゲート３９およびゲート電極４１の露出
表面を覆うようにゲート表面保護用の熱酸化膜（シリコ
ン酸化膜）４３を形成する。

【００７７】この際、本実施例においては、後述するよ
うな理由で、前記シリコン酸化膜４３を形成する処理
は、ドライ酸素に５〜３０％の混合比の塩酸を添加し、
温度８００〜１０００℃の条件で例えば１０分間行う。

【００７８】次に、半導体基板３０中に拡散層領域を形
成するために、例えばイオン注入法を用いて不純物の打
ち分けを行う。つまり、ＮＭＯＳトランジスタ領域に
は、ヒ素（Ｐ）、ヒ素（Ａｓ）等のドナー不純物を、Ｐ
ＭＯＳトランジスタ領域には、ボロン（Ｂ）等のアクセ
プタ不純物を導入する。

【００７９】この際、まず、例えば図５（ａ）に示すよ
うに、写真蝕刻法を用いて周辺回路領域上にフォトレジ
ストパターン５１を形成し、セルアレイ領域のメモリセ
ルのソース領域・ドレイン領域に対応してＮ型不純物を
イオン注入する。この後、周辺回路領域上のレジストパ
ターン５１を除去する。

【００８０】次に、図５（ｂ）に示すように、写真蝕刻
法を用いてセルアレイ領域上にフォトレジストパターン
５２を形成し、周辺回路領域の周辺トランジスタのソー
ス領域・ドレイン領域に対応してＰ型不純物をイオン注
入する。この後、セルアレイ領域上のフォトレジストパ
ターン５２を除去する。

【００８１】上記した図５（ａ）、（ｂ）の工程で、除
去しようとするレジストパターン５１、５２中の金属不
純物、あるいは、レジスト除去液中の金属不純物が残留
する可能性があり、この金属不純物は、電荷保持特性、
ゲート電極端と基板間の絶縁膜耐圧の劣化を引き起こす
おそれがある。

【００８２】そこで、この後、熱処理（アニール）によ
り、上記イオン注入した注入した不純物の活性化を行
い、図５（ｃ）に示すように、メモリセルのソース領域
・ドレイン領域４２および周辺トランジスタのソース領
域・ドレイン領域４２となる拡散層を形成する。

【００８３】この際の熱処理も、後述するような理由
で、前記ゲート表面保護用のシリコン酸化膜４３の形成
時と同様に、ドライ酸素に５〜３０％の混合比の塩酸を
添加し、温度８００〜１０００℃の条件で例えば１０分
間行う。

【００８４】この後の工程は、図５（ｃ）に示すよう
に、通常のＥＰＲＯＭの製造工程と同様により、前記シ
リコン酸化膜４３上に燐を含んだ絶縁膜（ＢＰＳＧ膜）
４４を堆積し、リフローによりＢＰＳＧ膜４４表面を平
坦化し、前記ソース領域・ドレイン領域４２の所定の位
置に対応してＢＰＳＧ膜４４にコンタクトホールを開孔
し、ＢＰＳＧ膜４４上にアルミニウム（Ａｌ）合金を例
えばスパッタ法により８００ｎｍ程度堆積し、それをパ
ターニングして配線層４６を形成する。

【００８５】このようにして製造された不揮発性半導体
メモリにおいては、図３（ｂ）の工程で残留した生成物
４７は、可動イオンを拡散する汚染源となることがあ
る。可動イオン源については、本実施例で述べたものに
限るものではなく、他の場合も考えられる。

【００８６】しかし、本実施例によれば、ゲート表面保
護用のシリコン酸化膜４３を形成する際、塩酸を添加し
た酸素雰囲気中で熱処理を行っており、塩酸の添加は熱
処理中の膜（ここでは、シリコン酸化膜４３）中から金
属不純物を除去する効果があるので、セルアレイ内の金
属不純物量を減少させることができる。

【００８７】また、図５（ａ）、（ｂ）の工程で半導体
基板３０中に拡散層領域を形成するためにイオン注入し
た後にアニールを行う際にも、金属不純物除去の効果が
ある塩酸を添加した酸素雰囲気中で熱処理を行っている
ので、ゲート表面保護用のシリコン酸化膜４３中の金属
不純物が取り除かれる。

【００８８】これにより、メモリの製造工程における金
属汚染を抑制し、メモリ外部から上記シリコン酸化膜を
介してセルアレイ内に侵入してくる可動イオンをブロッ
クすることが可能になり、メモリセルの電荷保持特性の
劣化、ゲート電極端と基板間のゲート絶縁膜の耐圧の不
良を防止することが可能になる。

【００８９】なお、上記実施例において、ゲート表面保
護用のシリコン酸化膜４３の形成およびイオン注入後の
アニールに際してそれぞれ塩酸添加の熱酸化を行った
が、どちらか一方のみで塩酸添加の熱酸化を行う場合に
も、メモリセルの電荷保持特性の向上、ゲート電極端と
基板間の絶縁膜耐圧を向上を図ることができる。

【００９０】図６（ａ）および（ｂ）は、本発明の第４
実施例に係る不揮発性半導体メモリの製造方法の主要工
程における基板のメモリチップ領域の一部を示す断面図
である。

【００９１】この第４実施例において、メモリセルの二
層構造のゲート電極３９、４０および周辺トランジスタ
のゲート電極４１のパターニング、塩酸添加のドライ酸
化によるゲート表面保護用のシリコン酸化膜４３の形成
までの工程は、前記第３実施例の工程と同様である。

【００９２】この後、図６（ａ）に示すように、前記シ
リコン酸化膜４３上に、例えば１５ｎｍ程度の膜厚のシ
リコン窒化膜４８をＣＶＤ法により堆積する。この際、
シリコン酸化膜４３の形成後に、その表面の洗浄処理を
行うことなく（つまり、連続的に）シリコン窒化膜４８
を堆積する。ここで、洗浄処理を行わないのは、洗浄処
理によってシリコン酸化膜４３の表面へ金属不純物が再
付着することを防止するためである。

【００９３】この後の工程は、図６（ｂ）に示すよう
に、通常のＥＰＲＯＭの製造工程と同様により、前記シ
リコン窒化膜４８上に燐を含んだ絶縁膜（ＢＰＳＧ膜）
４４を堆積し、リフローによりＢＰＳＧ膜４４表面を平
坦化し、前記ソース領域・ドレイン領域の所定の位置に
対応してＢＰＳＧ膜４４にコンタクトホールを開孔し、
ＢＰＳＧ膜４４上にアルミニウム（Ａｌ）合金を例えば
スパッタ法により８００ｎｍ程度堆積し、それをパター
ニングして配線層４６を形成する。

【００９４】このようにして製造された不揮発性半導体
メモリにおいては、ゲート表面保護用のシリコン酸化膜
４３を形成する際、塩酸を添加した酸素雰囲気中で熱処
理を行っており、シリコン酸化膜４３中から金属不純物
を除去する効果があり、メモリセルの電荷保持特性の向
上が期待でき、また、ゲート電極端と基板間の絶縁膜耐
圧を向上することができる。

【００９５】しかも、上記シリコン酸化膜４３上にシリ
コン窒化膜４８を形成しており、このシリコン窒化膜４
８は、Ｎａ+ 等の可動イオン、水分を透過しないので、
セルアレイ領域の上面から侵入してくる可動イオン、水
分の侵入を防止できる。

【００９６】なお、上記実施例の製造方法では、可動イ
オン、水分をブロックする膜としてシリコン窒化膜４８
を用いたが、同様の効果があれば、他の膜を用いてもよ
い。さらに、上記したような本発明の製造方法により製
造された不揮発性半導体メモリにおいても、前記第１実
施例あるいは第２実施例で述べたように、セルアレイの
外周部にダミーセルを形成しておき、その少なくとも１
行・１列あるいは２行・２列のダミーセルの閾値を所定
通り設定し得るように構成しておけば、セルアレイの外
周側からセルアレイ内へ侵入しようとする可動イオンに
対する侵入防止効果は一層向上する。

【００９７】また、前記各実施例の製造方法では、Ｐ型
シリコン基板を用いているが、Ｎ型シリコン基板を用い
てＰウェルを形成し、その上にＮチャネルのメモリセル
を形成し、Ｎ型基板上にＰチャネルのメモリセルを形成
するようにしてもよい。

【００９８】また、前記第２のゲート電極４１としてポ
リサイド膜を用いているが、ポリシリコン単層膜を用い
てもよく、シリサイド単層膜を用いてもよい。また、コ
ンタクトホールの開孔後、Ａｌ合金堆積前に、他の金属
でバリアメタル層を形成するようにしてもよく、また、
コンタクトホールをシリコンや金属で埋め込むようにし
てもよい。

【００９９】なお、本発明は、上記各実施例に限るもの
ではなく、その主旨を逸脱しない範囲で種々の応用が可
能である。即ち、上記各実施例では、メモリセルとして
二層ゲート構造を有する場合を示したが、メモリセとし
てＭＮＯＳ、ＭＯＮＯＳ構造を用いた場合とか、上記各
実施例以外の不揮発性半導体メモリ（例えば、ＮＯＲ型
フラッシュＥＥＰＲＯＭ、ＦＬＯＴＯＸ型ＥＥＰＲＯ
Ｍ）とか、同一基板上にメモリとロジック回路を混載し
たＬＳＩ（ワンチップ型マイコンなど）にも本発明を適
用できる。

【０１００】

【発明の効果】上述したように本発明によれば、メモリ
内部に可動イオンの濃度の高い汚染源がある場合でも、
不揮発性メモリセルの持つ電界に引き寄せられてセルア
レイ外部からセルアレイ内へ侵入してくる可動イオンを
セルアレイの外周部で捕獲でき、メモリセルの電荷保持
特性を改善し得る不揮発性半導体記憶装置を提供するこ
とができる。

【０１０１】また、本発明によれば、素子の微細化に伴
い、ＰＳＧパッシベーション膜のステップカバレッジの
劣化、ＢＰＳＧやＰＳＧ膜の薄膜化が進行した場合で
も、メモリ外部からメモリセルに侵入してくる可動イオ
ンや水分をブロックし得る不揮発性半導体記憶装置を提
供することができる。

【０１０２】また、本発明によれば、メモリの製造工程
においてメモリセル上部に形成するシリコン酸化膜の金
属汚染を抑制し、メモリセルの電荷保持特性の劣化ある
いはゲート絶縁膜の耐圧不良を防止し得る不揮発性半導
体記憶装置の製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＥＰＲＯＭの一部を
示すブロック図。

【図２】本発明の第２実施例に係るＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭの一部を示すブロック図。

【図３】本発明の第３実施例に係る不揮発性半導体メモ
リの製造方法の工程の一部における半導体基板の一部示
す断面図。

【図４】図３の工程に続く工程を示す断面図。

【図５】図４の工程に続く工程を示す断面図。

【図６】本発明の第４実施例に係る不揮発性半導体メモ
リの製造方法の工程の一部における半導体基板の一部示
す断面図。

【符号の説明】

１１、２１…ロウデコーダ、１１、２２…カラムデコー
ダ・カラム選択回路、１３、２３…ダミーセル閾値設定
回路、Ｑ…セルトランジスタ、ＱＳ…選択ゲート用トラ
ンジスタ、ＤＷＬ、ＤＷＬ１〜ＤＷＬ４…ダミーワード
線、ＤＢＬ、ＤＢＬ１〜ＤＢＬ４…ダミービット線、３
０…Ｐ型シリコン基板、３１…Ｎウェル、３２…素子分
離領域、３３…第１の絶縁膜、３４…ポリシリコン膜、
３５…第２の絶縁膜、３７…レジストパターン、３８…
ポリサイド膜、３９…浮遊ゲート、４０…制御ゲート電
極、４１…周辺トランジスタのゲート電極、４２…ソー
ス領域・ドレイン領域、４３…シリコン酸化膜、４４…
絶縁膜（ＢＰＳＧ膜）、４６…配線層、４７…ドライエ
ッチング時の生成物、４８…シリコン窒化膜、５１、５
２…レジストパターン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成されたソース・ドレイ
   ン領域および半導体基板上に積層された電荷蓄積領域・
   制御ゲート電極を有するＭＯＳトランジスタを用いた不
   揮発性メモリセルがマトリクス状に配列され、配列外周
   部のメモリセルは通常のデータ記憶には使用されないダ
   ミーセルとして形成され、ダミーメモリセル以外のメモ
   リセルが通常のデータ記憶に使用されるセルアレイと、 このセルアレイ内のロウ方向の各外周部における少なく
   とも１行およびカラム方向の各外周部における少なくと
   も１列のダミーセルの閾値がセルアレイ内のデータ記憶
   用のメモリセルの紫外線消去状態での閾値とは異なるよ
   うに設定し得るダミーセル閾値設定回路とを具備するこ
   とを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 前記ダミーセル閾値設定回路は、前記少なくとも１行お
   よび１列のダミーセルを選択し、その電荷蓄積領域に電
   荷を注入することにより、前記メモリセルの紫外線消去
   状態での閾値より高い閾値を有するように設定すること
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、 前記不揮発性メモリセルは、電気的消去可能なメモリセ
   ルであり、 前記ダミーセル閾値設定回路は、前記セルアレイ内のロ
   ウ方向の各外周部における少なくとも２行およびカラム
   方向の各外周部における少なくとも２列のダミーセルの
   閾値がセルアレイ内のデータ記憶用のメモリセルの紫外
   線消去状態での閾値とは異なるように、かつ、上記２行
   のダミーセルの閾値が各行で異なり、上記２列のダミー
   セルの閾値が各列で異なるように設定し得ることを特徴
   とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項３記載の不揮発性半導体記憶装置
   において、 前記ダミーセル閾値設定回路は、前記２行および２列の
   ダミーセルのうちの１行および１列のダミーセルを選択
   し、このダミーセルの電荷蓄積領域に電荷を注入あるい
   は放出することにより前記メモリセルの紫外線消去状態
   での閾値より高い閾値を有するように設定し、前記２行
   および２列のダミーセルのうちの別の１行および１列の
   ダミーセルを選択し、このダミーセルに対しては、前記
   メモリセルの紫外線消去状態での閾値より低い閾値を有
   するように設定することを特徴とする不揮発性半導体記
   憶装置。
5. 【請求項５】 請求項１乃至４のいずれか１に記載の不
   揮発性半導体記憶装置において、 前記ダミーセル閾値設定回路により閾値が設定されるダ
   ミーセルは、同一行に属するダミーセルの電荷蓄積領域
   が連続するように、電荷蓄積領域が行方向に連続的に形
   成されていることを特徴とする不揮発性半導体記憶装
   置。
6. 【請求項６】 請求項１乃至５のいずれか１に記載の不
   揮発性半導体記憶装置において、 前記セルアレイ内の前記電荷蓄積領域・制御ゲート電極
   の露出表面を覆うように形成されたシリコン酸化膜と、 このシリコン酸化膜上に形成されたシリコン窒化膜とを
   具備することを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 半導体基板に形成されたソース・ドレイ
   ン領域および半導体基板上に積層された電荷蓄積領域・
   制御ゲート電極を有するＭＯＳトランジスタを用いた不
   揮発性メモリセルがマトリクス状に配列されたセルアレ
   イと、 このセルアレイ内の前記電荷蓄積領域・制御ゲート電極
   の露出表面を覆うように形成されたシリコン酸化膜と、 このシリコン酸化膜上に形成されたシリコン窒化膜とを
   具備することを特徴とする不揮発性半導体記憶装置。
8. 【請求項８】 半導体基板上に不揮発性メモリセルをマ
   トリクス状に配列したセルアレイを形成する際、 不揮発性メモリセル用のＭＯＳトランジスタの積層構造
   を有する電荷蓄積領域および制御ゲート電極を形成する
   工程と、 塩酸を添加した酸化雰囲気中で上記電荷蓄積領域・制御
   ゲート電極の露出表面を覆うようにシリコン酸化膜を形
   成する工程と、 前記電荷蓄積領域下の半導体基板のチャネル領域を挟む
   ように前記ＭＯＳトランジスタのソース・ドレイン領域
   を形成する工程とを具備することを特徴とする不揮発性
   半導体記憶装置の製造方法。
9. 【請求項９】 請求項８記載の不揮発性半導体記憶装置
   の製造方法において、 前記シリコン酸化膜を形成する工程後に、上記シリコン
   酸化膜上にシリコン窒化膜を形成する工程をさらに具備
   することを特徴とする不揮発性半導体記憶装置の製造方
   法。
10. 【請求項１０】 請求項９記載の不揮発性半導体記憶装
    置の製造方法において、 前記シリコン窒化膜を形成す
    る工程は、前記シリコン酸化膜を形成した後にその表面
    を洗浄することなく連続的に形成することを特徴とする
    不揮発性半導体記憶装置の製造方法。