JPH05259413A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH05259413A JPH05259413A JP4053731A JP5373192A JPH05259413A JP H05259413 A JPH05259413 A JP H05259413A JP 4053731 A JP4053731 A JP 4053731A JP 5373192 A JP5373192 A JP 5373192A JP H05259413 A JPH05259413 A JP H05259413A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】ゲート耐圧劣化を防止して信頼性向上を図った
ＥＥＰＲＯＭとその製造方法を提供することを目的とす
る。 【構成】シリコン基板上に、ゲート絶縁膜を介して浮遊
ゲートと制御ゲートが積層形成された電気的書替え可能
な不揮発性半導体メモリセルが配列されたセルアレイ
と、異なる膜厚のゲート絶縁膜を持つ第１，第２の少な
くとも２種のＭＯＳトランジスタを含む周辺回路とを有
し、周辺回路の第１のＭＯＳトランジスタのゲート電極
１２ａが第１層多結晶シリコン膜により形成され、メモ
リセルの浮遊ゲート４が第２層多結晶シリコン膜により
形成され、周辺回路の第２のＭＯＳトランジスタのゲー
ト電極６ａとメモリセルの制御ゲート６が第３層多結晶
シリコン膜により形成されている。
ＥＥＰＲＯＭとその製造方法を提供することを目的とす
る。 【構成】シリコン基板上に、ゲート絶縁膜を介して浮遊
ゲートと制御ゲートが積層形成された電気的書替え可能
な不揮発性半導体メモリセルが配列されたセルアレイ
と、異なる膜厚のゲート絶縁膜を持つ第１，第２の少な
くとも２種のＭＯＳトランジスタを含む周辺回路とを有
し、周辺回路の第１のＭＯＳトランジスタのゲート電極
１２ａが第１層多結晶シリコン膜により形成され、メモ
リセルの浮遊ゲート４が第２層多結晶シリコン膜により
形成され、周辺回路の第２のＭＯＳトランジスタのゲー
ト電極６ａとメモリセルの制御ゲート６が第３層多結晶
シリコン膜により形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トが積層された構造を有する電気的書替え可能なメモリ
セルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
およびその製造方法に関する。
トが積層された構造を有する電気的書替え可能なメモリ
セルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
およびその製造方法に関する。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。一つのメ
モリセルは、半導体基板上に絶縁膜を介して浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でソース，ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成す
る。この様なＮＡＮＤセルがマトリクス配列されてメモ
リセルアレイが構成される。セルアレイの列方向に並ぶ
ＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲー
トを介してビット線に共通接続され、他端側ソースはや
はり選択ゲートを介してソース線となる共通ソース拡散
層に接続されている。メモリセルの制御ゲートおよび選
択ゲートのゲート電極は、メモリセルアレイの行方向に
それぞれ制御ゲート線（ワード線）、選択ゲート線とし
て共通接続される。このＮＡＮＤセル型ＥＥＰＲＯＭの
動作は次の通りである。
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。一つのメ
モリセルは、半導体基板上に絶縁膜を介して浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でソース，ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成す
る。この様なＮＡＮＤセルがマトリクス配列されてメモ
リセルアレイが構成される。セルアレイの列方向に並ぶ
ＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲー
トを介してビット線に共通接続され、他端側ソースはや
はり選択ゲートを介してソース線となる共通ソース拡散
層に接続されている。メモリセルの制御ゲートおよび選
択ゲートのゲート電極は、メモリセルアレイの行方向に
それぞれ制御ゲート線（ワード線）、選択ゲート線とし
て共通接続される。このＮＡＮＤセル型ＥＥＰＲＯＭの
動作は次の通りである。
【０００３】データ書き込みは、ビット線から遠い方の
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
Ｖpp（例えば２０Ｖ）が印加され、これよりビット線側
にある非選択のメモリセルの制御ゲートおよび選択ゲー
トには中間電位ＶM （例えば１０Ｖ）が印加される。ビ
ット線には、データに応じて０Ｖ（例えば“１”）、ま
たは中間電位ＶM （例えば“０”）が印加される。この
ときビット線の電位は、選択ゲートおよび非選択メモリ
セルを通して選択メモリセルのドレインまで伝達され
る。
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
Ｖpp（例えば２０Ｖ）が印加され、これよりビット線側
にある非選択のメモリセルの制御ゲートおよび選択ゲー
トには中間電位ＶM （例えば１０Ｖ）が印加される。ビ
ット線には、データに応じて０Ｖ（例えば“１”）、ま
たは中間電位ＶM （例えば“０”）が印加される。この
ときビット線の電位は、選択ゲートおよび非選択メモリ
セルを通して選択メモリセルのドレインまで伝達され
る。
【０００４】書込むべきデータがあるとき（“１”デー
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、基板から浮遊ゲートに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、基板から浮遊ゲートに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
【０００５】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、選択されたメモリセルの制御ゲートお
よび選択ゲートが０Ｖとされ、非選択メモリセルの制御
ゲートには高電位が印加される。これにより、選択され
たメモリセルにおいて浮遊ゲートの電子が基板に放出さ
れ、しきい値が負方向に移動する。
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、選択されたメモリセルの制御ゲートお
よび選択ゲートが０Ｖとされ、非選択メモリセルの制御
ゲートには高電位が印加される。これにより、選択され
たメモリセルにおいて浮遊ゲートの電子が基板に放出さ
れ、しきい値が負方向に移動する。
【０００６】データ読み出しは、選択ゲートおよび選択
メモリセルよりビット線側の非選択メモリセルがオンと
され、選択メモリセルのゲートに０Ｖが与えられる。こ
の時ビット線に流れる電流を読むことにより、“０”，
“１”の判別がなされる。
メモリセルよりビット線側の非選択メモリセルがオンと
され、選択メモリセルのゲートに０Ｖが与えられる。こ
の時ビット線に流れる電流を読むことにより、“０”，
“１”の判別がなされる。
【０００７】この様な従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位ＶM が印加される。このため非
選択のＮＡＮＤセルでのデータ破壊を防止するために、
各ＮＡＮＤセルとビット線との間に選択ゲートを設ける
ことが不可欠となっている。また周辺回路では、電源電
位Ｖccのほかに、中間電位ＶM や高電位Ｖppが用いられ
る。このためこの種ＥＥＰＲＯＭでは、各部に何種類か
の膜厚の異なるのゲート絶縁膜を必要とする。
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位ＶM が印加される。このため非
選択のＮＡＮＤセルでのデータ破壊を防止するために、
各ＮＡＮＤセルとビット線との間に選択ゲートを設ける
ことが不可欠となっている。また周辺回路では、電源電
位Ｖccのほかに、中間電位ＶM や高電位Ｖppが用いられ
る。このためこの種ＥＥＰＲＯＭでは、各部に何種類か
の膜厚の異なるのゲート絶縁膜を必要とする。
【０００８】例えば、選択ゲート部のゲート絶縁膜は３
０nmのシリコン酸化膜が必要であり、一方メモリセルの
浮遊ゲート下のゲート絶縁膜は約１０nmのシリコン酸化
膜である。この様な２種のゲート絶縁膜を得るために従
来は例えば、３０nmのシリコン酸化膜を形成した後、フ
ォトレジスト工程によりＮＨ4 Ｆ溶液でこれを部分的に
エッチング除去し、フォトレジストを剥離して再度１０
nmのシリコン酸化膜を形成する、という工程が採られ
る。
０nmのシリコン酸化膜が必要であり、一方メモリセルの
浮遊ゲート下のゲート絶縁膜は約１０nmのシリコン酸化
膜である。この様な２種のゲート絶縁膜を得るために従
来は例えば、３０nmのシリコン酸化膜を形成した後、フ
ォトレジスト工程によりＮＨ4 Ｆ溶液でこれを部分的に
エッチング除去し、フォトレジストを剥離して再度１０
nmのシリコン酸化膜を形成する、という工程が採られ
る。
【０００９】しかしこのフォトレジスト工程は、３０nm
のシリコン酸化膜および１０nmのシリコン酸化膜形成部
の基板面を汚染し、ゲート絶縁耐圧を劣化させるという
問題があった。これは、周辺回路部で異なる膜厚のゲー
ト絶縁膜を形成する場合にも同様である。
のシリコン酸化膜および１０nmのシリコン酸化膜形成部
の基板面を汚染し、ゲート絶縁耐圧を劣化させるという
問題があった。これは、周辺回路部で異なる膜厚のゲー
ト絶縁膜を形成する場合にも同様である。
【００１０】
【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭでは、各部で異なるゲート絶縁膜を得るため
に、酸化→フォトレジストを用いたエッチング→酸化、
という工程を行うために、ゲート耐圧劣化を招き、これ
がＥＥＰＲＯＭの信頼性を低下させるという問題があっ
た。本発明はこの様な事情を考慮してなされたもので、
ゲート耐圧劣化を防止して信頼性向上を図ったＥＥＰＲ
ＯＭとその製造方法を提供することを目的とする。
ＥＰＲＯＭでは、各部で異なるゲート絶縁膜を得るため
に、酸化→フォトレジストを用いたエッチング→酸化、
という工程を行うために、ゲート耐圧劣化を招き、これ
がＥＥＰＲＯＭの信頼性を低下させるという問題があっ
た。本発明はこの様な事情を考慮してなされたもので、
ゲート耐圧劣化を防止して信頼性向上を図ったＥＥＰＲ
ＯＭとその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るＥＥＰＲＯ
Ｍは、半導体基板上に、ゲート絶縁膜を介して浮遊ゲー
トと制御ゲートが積層形成された電気的書替え可能な不
揮発性半導体メモリセルが配列されたセルアレイと、異
なる膜厚のゲート絶縁膜を持つ第１，第２の少なくとも
２種のＭＯＳトランジスタを含む周辺回路とを有し、前
記周辺回路の第１のＭＯＳトランジスタのゲート電極が
第１層導体膜により形成され、前記メモリセルの浮遊ゲ
ートが第２層導体膜により形成され、前記周辺回路の第
２のＭＯＳトランジスタのゲート電極と前記メモリセル
の制御ゲートが第３層導体膜により形成されていること
を特徴とする。
Ｍは、半導体基板上に、ゲート絶縁膜を介して浮遊ゲー
トと制御ゲートが積層形成された電気的書替え可能な不
揮発性半導体メモリセルが配列されたセルアレイと、異
なる膜厚のゲート絶縁膜を持つ第１，第２の少なくとも
２種のＭＯＳトランジスタを含む周辺回路とを有し、前
記周辺回路の第１のＭＯＳトランジスタのゲート電極が
第１層導体膜により形成され、前記メモリセルの浮遊ゲ
ートが第２層導体膜により形成され、前記周辺回路の第
２のＭＯＳトランジスタのゲート電極と前記メモリセル
の制御ゲートが第３層導体膜により形成されていること
を特徴とする。
【００１２】本発明に係るＥＥＰＲＯＭの製造方法は、
素子分離領域が形成された半導体基板上に第１のゲート
絶縁膜を介して第１層導体膜を堆積し、これを選択エッ
チングして周辺回路の第１のＭＯＳトランジスタのゲー
ト電極を形成した後、基板上に第２のゲート絶縁膜を介
して第２層導体膜を堆積し、これをセルアレイ領域を覆
うように残して選択エッチングし、次いで前記第２のＭ
ＯＳトランジスタ形成領域の基板面に第３のゲート絶縁
膜を形成した後、第３層導体膜を堆積し、これを選択エ
ッチングして前記メモリセルの制御ゲートおよび前記第
２のＭＯＳトランジスタのゲート電極を形成し、さらに
前記制御ゲート下の第２層導体膜をエッチングして浮遊
ゲートを形成することを特徴とする。
素子分離領域が形成された半導体基板上に第１のゲート
絶縁膜を介して第１層導体膜を堆積し、これを選択エッ
チングして周辺回路の第１のＭＯＳトランジスタのゲー
ト電極を形成した後、基板上に第２のゲート絶縁膜を介
して第２層導体膜を堆積し、これをセルアレイ領域を覆
うように残して選択エッチングし、次いで前記第２のＭ
ＯＳトランジスタ形成領域の基板面に第３のゲート絶縁
膜を形成した後、第３層導体膜を堆積し、これを選択エ
ッチングして前記メモリセルの制御ゲートおよび前記第
２のＭＯＳトランジスタのゲート電極を形成し、さらに
前記制御ゲート下の第２層導体膜をエッチングして浮遊
ゲートを形成することを特徴とする。
【００１３】
【作用】従来の方法でのゲート絶縁膜汚染は、２種のゲ
ート絶縁膜に対して共通の導体層で同時にゲート電極を
形成しようとするために生じた。本発明によれば、メモ
リセルの浮遊ゲートと、周辺回路の２種のＭＯＳトラン
ジスタのゲート電極にそれぞれ異なる導体層を適用する
ことにより、それらの下の膜厚がそれぞれ異なるゲート
絶縁膜上に、ゲート電極形成前にフォトレジストを形成
してＮＨ4 Ｆエッチングを行うという工程をなくして、
ゲート電極を形成することができる。これにより、ゲー
ト絶縁耐圧が向上し、信頼性の高いＥＥＰＲＯＭを得る
ことができる。
ート絶縁膜に対して共通の導体層で同時にゲート電極を
形成しようとするために生じた。本発明によれば、メモ
リセルの浮遊ゲートと、周辺回路の２種のＭＯＳトラン
ジスタのゲート電極にそれぞれ異なる導体層を適用する
ことにより、それらの下の膜厚がそれぞれ異なるゲート
絶縁膜上に、ゲート電極形成前にフォトレジストを形成
してＮＨ4 Ｆエッチングを行うという工程をなくして、
ゲート電極を形成することができる。これにより、ゲー
ト絶縁耐圧が向上し、信頼性の高いＥＥＰＲＯＭを得る
ことができる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１５】図１は本発明の一実施例に係るＥＥＰＲＯ
ＭのＮＡＮＤセルを示す平面図であり、図２(a) (b) は
そのＡ−Ａ′，Ｂ−Ｂ′断面図である。また図３(a)
(b) は、周辺回路の第１のＭＯＳトランジスタ部（中間
電位ＶM 系）と第２のＭＯＳトランジスタ部（高電位Ｖ
pp系）の断面図であり、図４はＮＡＮＤセルの等価回路
である。
ＭのＮＡＮＤセルを示す平面図であり、図２(a) (b) は
そのＡ−Ａ′，Ｂ−Ｂ′断面図である。また図３(a)
(b) は、周辺回路の第１のＭＯＳトランジスタ部（中間
電位ＶM 系）と第２のＭＯＳトランジスタ部（高電位Ｖ
pp系）の断面図であり、図４はＮＡＮＤセルの等価回路
である。
【００１６】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは選択ゲートＳ1 を介してビット線ＢＬに接続さ
れ、他端のソースも選択ゲートＳ2 を介して共通ソース
線（共通ソース拡散層）に接続されている。各メモリセ
ルの制御ゲートＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差
する方向に配設されてワード線ＷＬとなる。
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは選択ゲートＳ1 を介してビット線ＢＬに接続さ
れ、他端のソースも選択ゲートＳ2 を介して共通ソース
線（共通ソース拡散層）に接続されている。各メモリセ
ルの制御ゲートＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差
する方向に配設されてワード線ＷＬとなる。
【００１７】この実施例では、４個のメモリセルで一つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
【００１８】具体的なメモリセル構造および周辺回路の
ＭＯＳトランジスタ構造は、図２および図３に示す通り
である。ｎ型シリコン基板１にこの実施例ではセルアレ
イ領域と周辺回路領域に異なるｐ型ウェル２，２１が形
成され、これらのｐ型ウェル２，２１にセルアレイおよ
び周辺回路が形成されている。この実施例ではｐ型ウェ
ル２の素子分離絶縁膜１０で囲まれた領域に４個のメモ
リセルと２個の選択ゲートが形成されている。
ＭＯＳトランジスタ構造は、図２および図３に示す通り
である。ｎ型シリコン基板１にこの実施例ではセルアレ
イ領域と周辺回路領域に異なるｐ型ウェル２，２１が形
成され、これらのｐ型ウェル２，２１にセルアレイおよ
び周辺回路が形成されている。この実施例ではｐ型ウェ
ル２の素子分離絶縁膜１０で囲まれた領域に４個のメモ
リセルと２個の選択ゲートが形成されている。
【００１９】セルアレイの選択ゲート部と第１のＭＯＳ
トランジスタ部には第１のゲート絶縁膜１１として１０
〜４０nmの熱酸化膜が形成されて、この上に第１層多結
晶シリコン膜により選択ゲート電極１２と第１のＭＯＳ
トランジスタのゲート電極１２ａが形成されている。
トランジスタ部には第１のゲート絶縁膜１１として１０
〜４０nmの熱酸化膜が形成されて、この上に第１層多結
晶シリコン膜により選択ゲート電極１２と第１のＭＯＳ
トランジスタのゲート電極１２ａが形成されている。
【００２０】各メモリセルは、ｐ型ウェル２上に５〜２
０nmの熱酸化膜からなる第２のゲート絶縁膜３を介して
形成された５０〜４００nmの第２層多結晶シリコン膜に
より浮遊ゲート４が形成されている。この浮遊ゲート４
上に１５〜４０nmの熱酸化膜からなる層間絶縁膜５を介
して形成された１００〜４００nmの第３層多結晶シリコ
ンにより制御ゲート６が形成されている。周辺回路の第
２のＭＯＳトランジスタのゲート絶縁膜１３は第３のゲ
ート絶縁膜であり、またそのゲート電極６ａはメモリセ
ルの制御ゲート６と同じ第３層多結晶シリコン膜により
形成されたものである。
０nmの熱酸化膜からなる第２のゲート絶縁膜３を介して
形成された５０〜４００nmの第２層多結晶シリコン膜に
より浮遊ゲート４が形成されている。この浮遊ゲート４
上に１５〜４０nmの熱酸化膜からなる層間絶縁膜５を介
して形成された１００〜４００nmの第３層多結晶シリコ
ンにより制御ゲート６が形成されている。周辺回路の第
２のＭＯＳトランジスタのゲート絶縁膜１３は第３のゲ
ート絶縁膜であり、またそのゲート電極６ａはメモリセ
ルの制御ゲート６と同じ第３層多結晶シリコン膜により
形成されたものである。
【００２１】各メモリセルおよびＭＯＳトランジスタの
ソース，ドレインとなるｎ型拡散層９は各ゲート電極形
成後に砒素または燐のイオン注入により形成されてい
る。メモリセルのソース，ドレイン拡散層となるｎ型層
９は、隣接するもの同士で共用する形で、４個のメモリ
セルが直列接続されている。素子形成された基板上は、
ＣＶＤ絶縁膜７により覆われ、この上にＡｌ膜によりビ
ット線８や周辺回路部の各電極配線２３が形成されてい
る。
ソース，ドレインとなるｎ型拡散層９は各ゲート電極形
成後に砒素または燐のイオン注入により形成されてい
る。メモリセルのソース，ドレイン拡散層となるｎ型層
９は、隣接するもの同士で共用する形で、４個のメモリ
セルが直列接続されている。素子形成された基板上は、
ＣＶＤ絶縁膜７により覆われ、この上にＡｌ膜によりビ
ット線８や周辺回路部の各電極配線２３が形成されてい
る。
【００２２】この様な構成において、各メモリセルの浮
遊ゲート４と基板間の結合容量Ｃ1は、浮遊ゲート４と
制御ゲート６間の結合容量Ｃ2 に比べて小さく設定され
ている。この関係は、図２(a) に示されるように、浮遊
ゲート４を素子領域上から素子分離領域上に延在させる
ことにより得られている。
遊ゲート４と基板間の結合容量Ｃ1は、浮遊ゲート４と
制御ゲート６間の結合容量Ｃ2 に比べて小さく設定され
ている。この関係は、図２(a) に示されるように、浮遊
ゲート４を素子領域上から素子分離領域上に延在させる
ことにより得られている。
【００２３】具体的なパラメータを挙げて説明すれば、
パターン寸法は１μm ルールに従って、浮遊ゲート４お
よび制御ゲート６共に幅が１μm 、チャネル幅が１μm
であり、浮遊ゲート４は素子分離絶縁膜上に両側１μm
ずつ延在させている。また、第２ゲート絶縁膜３は例え
ば、１０nmの熱酸化膜であり、層間絶縁膜５は３５nmの
熱酸化膜である。熱酸化膜の誘電率をεとすると、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。従って、Ｃ1 ＜Ｃ2 となっている。
パターン寸法は１μm ルールに従って、浮遊ゲート４お
よび制御ゲート６共に幅が１μm 、チャネル幅が１μm
であり、浮遊ゲート４は素子分離絶縁膜上に両側１μm
ずつ延在させている。また、第２ゲート絶縁膜３は例え
ば、１０nmの熱酸化膜であり、層間絶縁膜５は３５nmの
熱酸化膜である。熱酸化膜の誘電率をεとすると、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。従って、Ｃ1 ＜Ｃ2 となっている。
【００２４】次にこの実施例のＥＥＰＲＯＭの具体的な
製造工程を図５〜図１０を用いて説明する。これらの図
では、セルアレイの一つのメモリトランジスタと選択ゲ
ート、周辺回路の第１，第２のＭＯＳトランジスタの部
分の工程断面を示している。
製造工程を図５〜図１０を用いて説明する。これらの図
では、セルアレイの一つのメモリトランジスタと選択ゲ
ート、周辺回路の第１，第２のＭＯＳトランジスタの部
分の工程断面を示している。
【００２５】通常の工程にしたがって先ず、ｎ型シリコ
ン基板１のセルアレイ領域と周辺回路領域にそれぞれ別
工程で、必要なしきい値電圧を得るための最適濃度をも
ってｐ型ウェル２，２１を形成する。その後ＬＯＣＯＳ
工程で素子分離酸化膜１０を形成する。続いて第１のゲ
ート絶縁膜１１として例えば、３０nmの熱酸化膜を形成
した後、２５０nmの第１層多結晶シリコン膜１２0 を堆
積し、必要な不純物ドーピングを行う。引き続きたとえ
ば１００nmのＣＶＤシリコン窒化膜３１を堆積する（図
５）。
ン基板１のセルアレイ領域と周辺回路領域にそれぞれ別
工程で、必要なしきい値電圧を得るための最適濃度をも
ってｐ型ウェル２，２１を形成する。その後ＬＯＣＯＳ
工程で素子分離酸化膜１０を形成する。続いて第１のゲ
ート絶縁膜１１として例えば、３０nmの熱酸化膜を形成
した後、２５０nmの第１層多結晶シリコン膜１２0 を堆
積し、必要な不純物ドーピングを行う。引き続きたとえ
ば１００nmのＣＶＤシリコン窒化膜３１を堆積する（図
５）。
【００２６】そして、フォトレジスト加工によりシリコ
ン窒化膜３１とその下の第１層多結晶シリコン膜１２0
をパターニングして、セルアレイ部の選択ゲート電極１
２および周辺回路部の第１のＭＯＳトランジスタのゲー
ト電極１２ａをパターン形成する。その後熱酸化を行っ
てゲート電極側壁に酸化膜３２を形成する（図６）。こ
の様に、選択ゲート電極１２およびゲート電極１２ａ下
の第１のゲート絶縁膜１１は、ゲート電極形成前にフォ
トレジスト処理が行われることはない。
ン窒化膜３１とその下の第１層多結晶シリコン膜１２0
をパターニングして、セルアレイ部の選択ゲート電極１
２および周辺回路部の第１のＭＯＳトランジスタのゲー
ト電極１２ａをパターン形成する。その後熱酸化を行っ
てゲート電極側壁に酸化膜３２を形成する（図６）。こ
の様に、選択ゲート電極１２およびゲート電極１２ａ下
の第１のゲート絶縁膜１１は、ゲート電極形成前にフォ
トレジスト処理が行われることはない。
【００２７】その後全面ＮＨ4 Ｆ処理を行って、ゲート
電極で覆われていない領域の第１のゲート絶縁膜１１を
除去し、露出した基板面に第２のゲート絶縁膜３として
例えば１０nmの熱酸化膜を形成する。続いてメモリセル
の浮遊ゲートとして用いられる第２層多結晶シリコン膜
４0 を堆積し、必要な不純物ドーピングを行う。第２層
多結晶シリコン膜４0 上には層間絶縁膜５として例えば
３０nmの熱酸化膜を形成する。そしてこの第２層多結晶
シリコン膜４0 を、この上に制御ゲートが形成される前
に分離すべき部分を分離するための加工を行った後、セ
ルアレイ領域および第１のＭＯＳトランジスタ領域をフ
ォトレジスト３３で覆う（図７）。第２のゲート絶縁膜
３上でもフォトレジスト処理は行われない。
電極で覆われていない領域の第１のゲート絶縁膜１１を
除去し、露出した基板面に第２のゲート絶縁膜３として
例えば１０nmの熱酸化膜を形成する。続いてメモリセル
の浮遊ゲートとして用いられる第２層多結晶シリコン膜
４0 を堆積し、必要な不純物ドーピングを行う。第２層
多結晶シリコン膜４0 上には層間絶縁膜５として例えば
３０nmの熱酸化膜を形成する。そしてこの第２層多結晶
シリコン膜４0 を、この上に制御ゲートが形成される前
に分離すべき部分を分離するための加工を行った後、セ
ルアレイ領域および第１のＭＯＳトランジスタ領域をフ
ォトレジスト３３で覆う（図７）。第２のゲート絶縁膜
３上でもフォトレジスト処理は行われない。
【００２８】そしてこのフォトレジスト３３をマスクと
して用いて、ＣＤＥにより第２層多結晶シリコン膜４0
をエッチングし、ＮＨ4 Ｆ処理により第２のＭＯＳトラ
ンジスタ領域のゲート絶縁膜３をエッチング除去した
後、ここに熱酸化により５０ｎｍの第３のゲート絶縁膜
１３を形成し、続いて第３層多結晶シリコン膜６０ を
堆積する。第３層多結晶シリコン膜６0 には所望の不純
物ドーピングを行う。次にメモリセルの制御ゲート領域
および第２のＭＯＳトランジスタ領域を覆うフォトレジ
スト３４をパターン形成する（図８）。第３のゲート絶
縁膜１３上でもフォトレジスト処理は行われない。
して用いて、ＣＤＥにより第２層多結晶シリコン膜４0
をエッチングし、ＮＨ4 Ｆ処理により第２のＭＯＳトラ
ンジスタ領域のゲート絶縁膜３をエッチング除去した
後、ここに熱酸化により５０ｎｍの第３のゲート絶縁膜
１３を形成し、続いて第３層多結晶シリコン膜６０ を
堆積する。第３層多結晶シリコン膜６0 には所望の不純
物ドーピングを行う。次にメモリセルの制御ゲート領域
および第２のＭＯＳトランジスタ領域を覆うフォトレジ
スト３４をパターン形成する（図８）。第３のゲート絶
縁膜１３上でもフォトレジスト処理は行われない。
【００２９】そしてこのフォトレジスト３４をマスクと
して用いて、第３層多結晶シリコン膜６0 およびその下
の第２層多結晶シリコン膜４0 を選択エッチングして、
セルアレイ領域の制御ゲート電極６と浮遊ゲート４を同
時にパターン形成する。このとき同時に第１のＭＯＳト
ランジスタ領域の第３層多結晶シリコン膜６0 ，第２層
多結晶シリコン膜４0 も除去される。次いで、第２のＭ
ＯＳトランジスタのゲート電極パターニング用のフォト
レジスト３５を、同時にセルアレイ領域と第２のＭＯＳ
トランジスタ領域をも覆うようにパターン形成する（図
９）。
して用いて、第３層多結晶シリコン膜６0 およびその下
の第２層多結晶シリコン膜４0 を選択エッチングして、
セルアレイ領域の制御ゲート電極６と浮遊ゲート４を同
時にパターン形成する。このとき同時に第１のＭＯＳト
ランジスタ領域の第３層多結晶シリコン膜６0 ，第２層
多結晶シリコン膜４0 も除去される。次いで、第２のＭ
ＯＳトランジスタのゲート電極パターニング用のフォト
レジスト３５を、同時にセルアレイ領域と第２のＭＯＳ
トランジスタ領域をも覆うようにパターン形成する（図
９）。
【００３０】そしてこのフォトレジスト３５をマスクと
して用いて、第２のＭＯＳトランジスタ領域の第３層多
結晶シリコン膜６0 を選択エッチングして、ゲート電極
６ａをパターン形成する。その後不純物のイオン注入に
より、ソース，ドレイン拡散層となるｎ型層９を形成す
る（図１０）。次いで通常の層間絶縁膜形成と金属配線
形成を経て、ＥＥＰＲＯＭが完成する。
して用いて、第２のＭＯＳトランジスタ領域の第３層多
結晶シリコン膜６0 を選択エッチングして、ゲート電極
６ａをパターン形成する。その後不純物のイオン注入に
より、ソース，ドレイン拡散層となるｎ型層９を形成す
る（図１０）。次いで通常の層間絶縁膜形成と金属配線
形成を経て、ＥＥＰＲＯＭが完成する。
【００３１】この実施例では第１のＭＯＳトランジスタ
領域の第２，第３層多結晶シリコンの除去を制御ゲー
ト、浮遊ゲートパターン形成時に行っているが、フォト
レジスト３３の工程時および第２のＭＯＳトランジスタ
のゲート電極パターン形成時に行うことも可能である。
また、さらに各トランジスタで不要なゲート電極を取除
く工程は他の方法でも可能である。
領域の第２，第３層多結晶シリコンの除去を制御ゲー
ト、浮遊ゲートパターン形成時に行っているが、フォト
レジスト３３の工程時および第２のＭＯＳトランジスタ
のゲート電極パターン形成時に行うことも可能である。
また、さらに各トランジスタで不要なゲート電極を取除
く工程は他の方法でも可能である。
【００３２】次にこの実施例のＮＡＮＤセル型ＥＥＰＲ
ＯＭの動作を説明する。先ずデータ消去は、ＮＡＮＤセ
ルを構成するメモリセルについて一括消去がなされる。
そのためこの実施例では、第１，第２の選択ゲート
Ｓ1 ，Ｓ2 のゲート電極ＳＧ1 ，ＳＧ2 およびＮＡＮＤ
セル内のすべてのメモリセルの制御ゲートＣＧ1 〜ＣＧ
4が０Ｖとされ、ｎ型基板１とｐ型ウェル２に昇圧され
た高電位Ｖpp（例えば１８Ｖ）が与えられる。ビット線
ＢＬ1 ，ＢＬ2 にも高電位Ｖppが与えられる。これによ
り、すべてのメモリセルの制御ゲートとｐ型ウェル２間
に電界が係り、浮遊ゲート４からｐ型ウェル２にトンネ
ル電流により電子が放出される。すべてのメモリセルＭ
1 〜Ｍ4 はこれによりしきい値が負方向に移動して、
“０”状態になる。
ＯＭの動作を説明する。先ずデータ消去は、ＮＡＮＤセ
ルを構成するメモリセルについて一括消去がなされる。
そのためこの実施例では、第１，第２の選択ゲート
Ｓ1 ，Ｓ2 のゲート電極ＳＧ1 ，ＳＧ2 およびＮＡＮＤ
セル内のすべてのメモリセルの制御ゲートＣＧ1 〜ＣＧ
4が０Ｖとされ、ｎ型基板１とｐ型ウェル２に昇圧され
た高電位Ｖpp（例えば１８Ｖ）が与えられる。ビット線
ＢＬ1 ，ＢＬ2 にも高電位Ｖppが与えられる。これによ
り、すべてのメモリセルの制御ゲートとｐ型ウェル２間
に電界が係り、浮遊ゲート４からｐ型ウェル２にトンネ
ル電流により電子が放出される。すべてのメモリセルＭ
1 〜Ｍ4 はこれによりしきい値が負方向に移動して、
“０”状態になる。
【００３３】次に、データ書き込みは、ＮＡＮＤセル内
のソース線側のメモリセル即ちビット線から遠い方のメ
モリセルＭ4 から順に行われる。いま、メモリセルＭ4
に選択的に“１”データ書き込みを行う場合を説明すれ
ば、ソース側の第２の選択ゲートＳ2 のゲート電極ＳＧ
2 が０Ｖとされ、制御ゲートＣＧ4 に高電位Ｖppが印加
され、残りの制御ゲートＣＧ1 〜ＣＧ3 とドレイン側の
第１の選択ゲートＳ1のゲート電極ＳＧ1 には電源電位
Ｖccと高電位Ｖppの間の中間電位ＶM （例えば、（１／
２）Ｖpp）が印加される。また、選択ビット線ＢＬ1 に
は“Ｌ”レベル電位として０Ｖが与えられ、非選択ビッ
ト線ＢＬ2 には中間電位ＶM が与えられる。ｐ型ウェル
は０Ｖ、ｎ型基板はＶccとする。
のソース線側のメモリセル即ちビット線から遠い方のメ
モリセルＭ4 から順に行われる。いま、メモリセルＭ4
に選択的に“１”データ書き込みを行う場合を説明すれ
ば、ソース側の第２の選択ゲートＳ2 のゲート電極ＳＧ
2 が０Ｖとされ、制御ゲートＣＧ4 に高電位Ｖppが印加
され、残りの制御ゲートＣＧ1 〜ＣＧ3 とドレイン側の
第１の選択ゲートＳ1のゲート電極ＳＧ1 には電源電位
Ｖccと高電位Ｖppの間の中間電位ＶM （例えば、（１／
２）Ｖpp）が印加される。また、選択ビット線ＢＬ1 に
は“Ｌ”レベル電位として０Ｖが与えられ、非選択ビッ
ト線ＢＬ2 には中間電位ＶM が与えられる。ｐ型ウェル
は０Ｖ、ｎ型基板はＶccとする。
【００３４】これにより、選択されたセルにおいては、
ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制御ゲ
ートとの間に高電界がかかり、浮遊ゲートに電子が注入
される。この結果、選択セルではしきい値が正方向に移
動して、“１”書込みがなされる。
ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制御ゲ
ートとの間に高電界がかかり、浮遊ゲートに電子が注入
される。この結果、選択セルではしきい値が正方向に移
動して、“１”書込みがなされる。
【００３５】ビット線ＢＬ1 に繋がる他のメモリセルＭ
1 〜Ｍ3 では書込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ2 側のＣＧ1 〜ＣＧ3 に沿うメモリ
セルでは、制御ゲートが中間電位ＶM 、チャネル電位が
Ｖccであり、その電位差は３〜４Ｖであって、やはりし
きい値変化はない。ビット線ＢＬ2 側のＣＧ4 に沿うメ
モリセルも同様に書込みモードであるが、やはりその電
界は小さく、しきい値変化はない。
1 〜Ｍ3 では書込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ2 側のＣＧ1 〜ＣＧ3 に沿うメモリ
セルでは、制御ゲートが中間電位ＶM 、チャネル電位が
Ｖccであり、その電位差は３〜４Ｖであって、やはりし
きい値変化はない。ビット線ＢＬ2 側のＣＧ4 に沿うメ
モリセルも同様に書込みモードであるが、やはりその電
界は小さく、しきい値変化はない。
【００３６】この様にして選択メモリセルに対する書込
みが終了すると、次にＮＡＮＤセル内の一つ上のメモリ
セルＭ3 に対して同様に書込みが行われ、順次メモリセ
ルＭ2 ，Ｍ1 と書込みがなされる。
みが終了すると、次にＮＡＮＤセル内の一つ上のメモリ
セルＭ3 に対して同様に書込みが行われ、順次メモリセ
ルＭ2 ，Ｍ1 と書込みがなされる。
【００３７】データ読出し動作は、メモリセルＭ4 につ
いて説明すれば、選択ゲートのゲート電極ＳＧ1 ，ＳＧ
2 にＶccが与えられ、非選択メモリセルＭ1 〜Ｍ3 の制
御ゲートＣＧ1 〜ＣＧ3 には“１”状態のメモリセルが
オンする程度の電位としてやはりＶccが与えられ、選択
セルの制御ゲートＣＧ4 は０Ｖとされる。そして選択セ
ルにつながるビット線ＢＬ1 には１〜５Ｖの読出し電位
があたえられ、他の非選択ビット線ＢＬ2 は０Ｖとされ
る。これにより、ビット線ＢＬ1 に電流が流れるか否か
によって、データ“０”，“１”の判別がなされる。
いて説明すれば、選択ゲートのゲート電極ＳＧ1 ，ＳＧ
2 にＶccが与えられ、非選択メモリセルＭ1 〜Ｍ3 の制
御ゲートＣＧ1 〜ＣＧ3 には“１”状態のメモリセルが
オンする程度の電位としてやはりＶccが与えられ、選択
セルの制御ゲートＣＧ4 は０Ｖとされる。そして選択セ
ルにつながるビット線ＢＬ1 には１〜５Ｖの読出し電位
があたえられ、他の非選択ビット線ＢＬ2 は０Ｖとされ
る。これにより、ビット線ＢＬ1 に電流が流れるか否か
によって、データ“０”，“１”の判別がなされる。
【００３８】この実施例によれば、セルアレイおよび周
辺回路のゲート電極下のゲート絶縁膜に直接フォトレジ
ストが接触することがなく、したがってレジスト処理に
伴うゲート絶縁膜の汚染がなくなり、ゲート絶縁耐圧が
高く、信頼性の高いＥＥＰＲＯＭが得られる。
辺回路のゲート電極下のゲート絶縁膜に直接フォトレジ
ストが接触することがなく、したがってレジスト処理に
伴うゲート絶縁膜の汚染がなくなり、ゲート絶縁耐圧が
高く、信頼性の高いＥＥＰＲＯＭが得られる。
【００３９】実施例では、ＮＡＮＤセル型ＥＥＰＲＯＭ
を説明したが、本発明はこれに限られるものではなく、
浮遊ゲートと制御ゲートを持つメモリセルを用いたＮＯ
Ｒ型のＥＥＰＲＯＭにも同様に適用することができる。
また同様の手法を、制御ゲートのないＥＰＲＯＭ型メモ
リセルのフラッシュＥＥＰＲＯＭや、ＤＲＡＭ，ＳＲＡ
Ｍ等にも適用することが可能である。
を説明したが、本発明はこれに限られるものではなく、
浮遊ゲートと制御ゲートを持つメモリセルを用いたＮＯ
Ｒ型のＥＥＰＲＯＭにも同様に適用することができる。
また同様の手法を、制御ゲートのないＥＰＲＯＭ型メモ
リセルのフラッシュＥＥＰＲＯＭや、ＤＲＡＭ，ＳＲＡ
Ｍ等にも適用することが可能である。
【００４０】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜のフォトレジストによる汚染を防止して信頼
性向上を図ったＥＥＰＲＯＭを提供することができる。
ート絶縁膜のフォトレジストによる汚染を防止して信頼
性向上を図ったＥＥＰＲＯＭを提供することができる。
【図１】本発明の一実施例に係るＥＥＰＲＯＭのＮＡＮ
Ｄセルの平面図。
Ｄセルの平面図。
【図２】図１のＮＡＮＤセルのＡ−Ａ′およびＢ−Ｂ′
断面図。
断面図。
【図３】同実施例の周辺回路トランジスタの断面図。
【図４】同実施例のＮＡＮＤセルの等価回路図。
【図５】本発明の実施例の製造工程断面図。
【図６】同実施例の製造工程断面図。
【図７】同実施例の製造工程断面図。
【図８】同実施例の製造工程断面図。
【図９】同実施例の製造工程断面図。
【図１０】同実施例の製造工程断面図。
１…ｎ型シリコン基板、 ２，２１…ｐ型ウェル、 １０…素子分離絶縁膜、 １１…第１のゲート絶縁膜、 ３…第２のゲート絶縁膜、 １３…第３のゲート絶縁膜、 ４（４1 〜４4 ）…浮遊ゲート（第２層多結晶シリコン
膜）、 ５…層間絶縁膜、 ６（６1 〜６4 ）…制御ゲート（第３層多結晶シリコン
膜）、 ６ａ…ゲート電極（第３層多結晶シリコン膜）、 １２（１２1 １２2 ）…選択ゲート電極（第１層多結
晶シリコン膜）、 １２ａ…ゲート電極（第１層多結晶シリコン膜）、 ７…ＣＶＤ絶縁膜、 ８…ビット線、 ９…ｎ型拡散層（ソース，ドレイン，共通ソース）、 ２３…電極配線。 Ｍ1 〜Ｍ4 …メモリセル、 Ｓ1 ，Ｓ2 …選択ゲート。
膜）、 ５…層間絶縁膜、 ６（６1 〜６4 ）…制御ゲート（第３層多結晶シリコン
膜）、 ６ａ…ゲート電極（第３層多結晶シリコン膜）、 １２（１２1 １２2 ）…選択ゲート電極（第１層多結
晶シリコン膜）、 １２ａ…ゲート電極（第１層多結晶シリコン膜）、 ７…ＣＶＤ絶縁膜、 ８…ビット線、 ９…ｎ型拡散層（ソース，ドレイン，共通ソース）、 ２３…電極配線。 Ｍ1 〜Ｍ4 …メモリセル、 Ｓ1 ，Ｓ2 …選択ゲート。
Claims (2)
- 【請求項１】半導体基板上に、ゲート絶縁膜を介して浮
遊ゲートと制御ゲートが積層形成された電気的書替え可
能な不揮発性半導体メモリセルが配列されたセルアレイ
と、異なる膜厚のゲート絶縁膜を持つ第１，第２の少な
くとも２種のＭＯＳトランジスタを含む周辺回路とを有
する不揮発性半導体記憶装置において、前記周辺回路の
第１のＭＯＳトランジスタのゲート電極が第１層導体膜
により形成され、前記メモリセルの浮遊ゲートが第２層
導体膜により形成され、前記周辺回路の第２のＭＯＳト
ランジスタのゲート電極と前記メモリセルの制御ゲート
が第３層導体膜により形成されていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】半導体基板上に、ゲート絶縁膜を介して浮
遊ゲートと制御ゲートが積層形成された電気的書替え可
能な不揮発性半導体メモリセルが配列されたセルアレイ
と、異なる膜厚のゲート絶縁膜を持つ第１，第２の少な
くとも２種のＭＯＳトランジスタを含む周辺回路とを有
する不揮発性半導体記憶装置を製造する方法であって、 素子分離領域が形成された半導体基板上に第１のゲート
絶縁膜を介して第１層導体膜を堆積し、これを選択エッ
チングして周辺回路の第１のＭＯＳトランジスタのゲー
ト電極を形成する工程と、 前記基板上に第２のゲート絶縁膜を介して第２層導体膜
を堆積し、これを少なくともセルアレイ領域を覆うよう
に残して選択エッチングする工程と、 前記第２のＭＯＳトランジスタ形成領域の基板面に第３
のゲート絶縁膜を形成した後第３層導体膜を堆積し、こ
れを選択エッチングして前記メモリセルの制御ゲートお
よび前記第２のＭＯＳトランジスタのゲート電極を形成
し、さらに前記制御ゲート下の第２層導体膜をエッチン
グして浮遊ゲートを形成する工程と、 前記メモリセルおよび各ＭＯＳトランジスタのソース，
ドレイン拡散層を形成する工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05373192A JP3226589B2 (ja) | 1992-03-12 | 1992-03-12 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05373192A JP3226589B2 (ja) | 1992-03-12 | 1992-03-12 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259413A true JPH05259413A (ja) | 1993-10-08 |
| JP3226589B2 JP3226589B2 (ja) | 2001-11-05 |
Family
ID=12950979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05373192A Expired - Fee Related JP3226589B2 (ja) | 1992-03-12 | 1992-03-12 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226589B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627943B2 (en) * | 2001-09-20 | 2003-09-30 | Hynix Semiconductor Inc | Flash memory device and method for fabricating the same |
| JP2005340833A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | バイト単位で消去されるｅｅｐｒｏｍ素子及びその製造方法 |
| JP2007251016A (ja) * | 2006-03-17 | 2007-09-27 | Renesas Technology Corp | 不揮発性半導体記憶装置の製造方法 |
| US7800154B2 (en) * | 2004-10-29 | 2010-09-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with twin-well |
-
1992
- 1992-03-12 JP JP05373192A patent/JP3226589B2/ja not_active Expired - Fee Related
Cited By (6)
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