JP3540579B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関するものであり、特に複数のメモリセルを接続してメモリセルユニット（ＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセル）を構成する半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤ列を構成するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）（電荷蓄積層）と制御ゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ）が積層されたＦＥＴＭＯＳ構造を有する。そして、複数個のメモリセルが、隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリックス配列されて、メモリセルアレイが構成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルトランジスタのワード線及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線（制御ゲート線）、選択ゲート線として共通接続されている。
【０００５】
このような従来のＮＡＮＤ型ＥＥＰＲＯＭの公知な例として、従来例１：Ｋ．−Ｄ．Ｓuh et al.,“Ａ 3.3Ｖ 32 Ｍb ＮＡＮＤ Ｆlash Ｍemory with Ｉncremental Ｓtep Ｐulse Ｐrogramming Ｓcheme,”ＩＥＥＥ Ｊ．Ｓolid- Ｓtate Ｃircuits,vol.３０,pp.1149-1156,Ｎov.1995.、および従来例２：Ｙ．Ｉwata et al.,“Ａ 35ns Ｃycle Ｔime 3.3 Ｖ Ｏnly 32Ｍb ＮＡＮＤ ＦlashＥＥＰＲＯＭ，”ＩＥＥＥ Ｊ．Ｓolid- Ｓtate Ｃircuits,vol.30,pp.1157-1164,Ｎov.1995.等の発表がある。
【０００６】
上記従来例１に、従来のＮＡＮＤ型ＥＥＰＲＯＭの動作が説明されているが、その内容を以下に図２９および図３０を用いて説明する。図２９は、メモリアレイの構成を示すブロック図であり、図３０は消去（Ｅｒａｓｅ）、読み出し（Ｒｅａｄ）、書き込み（Ｐｒｏｇｒａｍ）動作のバイアス状態を示す図である。
【０００７】
図中のＢＳＥＬはブロック選択信号、Ｂｉｔｌｉｎｅはビット線、ＣＳＬはソース線、ＣＧ０−ＣＧ１５は共通ゲート線、ＳＳＬ，ＧＳＬはそれぞれ、ビット線側、ソース線側の選択ゲート線、Ｓｅｌ．Ｗ／Ｌ，Ｐａｓｓ Ｗ／Ｌはそれぞれ、選択ＮＡＮＤ列内の選択ワード線、非選択ワード線を示している。
【０００８】
このように構成されたメモリセルにおいて消去動作時には、図２９の共通ゲート線ＣＧ０−ＣＧ１５は接地される。選択ブロックのブロック選択信号ＢＳＥＬは“Ｈ（電源電圧）”となり、非選択ブロックのブロック選択信号ＢＳＥＬは“Ｌ（接地電位）”を維持する。したがって、選択ブロックのワード線は接地電位（０）となり、非選択ブロックのワード線はフローティング（Ｆ）状態になる。
【０００９】
次に、２１Ｖ，３ｍｓの消去パルスがバルク（Ｂｕｌｋ）（セルＰウェル）に印加される。その結果、選択ブロックでは、バルクとワード線との間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により、セルＰウェル中に抜け、セルのしきい値電圧はほぼ−３Ｖとなる。ＮＡＮＤ型フラッシュでは過消去が問題とならないため、セルは１回の消去パルスで、−３Ｖ程度に深く消去される。
【００１０】
一方、非選択ブロックは、フローティング状態のワード線とセルＰウェルとの容量カップリングにより、消去パルスの影響を受けない。フローティング状態のワード線では、ブロック選択信号ＢＳＥＬの入力するトランジスタのソース、そのソースとポリシリコンのワード線との間の金属配線、およびポリシリコンのワード線が接続されている。
【００１１】
カップリング比は、フローティング状態のワード線に接続される容量から計算される。ＢＳＥＬゲート入力のトランジスタのソース接合容量、ソースとゲートのオーバラップ容量、ポリシリコンと金属配線のフィールド上の容量、ポリシリコンのワード線とセルＰウェルとの容量等があるが、ポリシリコンのワード線とセルＰウェルとの容量が全容量に対して支配的に大きい。このため、実測結果から求めたカップリング比は約０．９と大きく、ＦＮトンネル電流が流れるのを防げる。消去ヴェリファイ（検証）は選択ブロック内の全てのセルのしきい値電圧が−１Ｖ以下になったかどうかで判定される。
【００１２】
また、読み出し動作では、１ページ分のセルデータが同時にページバッファ（Ｐａｇｅ Ｂｕｆｆｅｒ）５０のラッチ回路（Ｌａｔｃｈ）５１に転送され、連続的に読み出される。図３１は、読み出し時の主要信号の動作波形を示す図である。
【００１３】
１ページ分のセルデータをセンスする際、前記ページバッファは最初“０”（論理ローレベルで、消去セルを読み出した状態）に初期化されており、図３１のｔ１に示すように、ビット線は０Ｖに、選択ゲート線ＳＳＬ，ＧＳＬは４．５Ｖになる。その後、図３１のｔ２に示すように、選択ブロック（ＮＡＮＤ列）内の選択ワード線（Ｓｅｌｅｃｔｅｄ）には０Ｖが、選択ブロック内の非選択ワード線（Ｕｎｓｅｌｅｃｔｅｄ）にはパス電圧である４．５Ｖが入力される。非選択ワード線に入力する４．５Ｖは書き込み後、および消去後のそれぞれのセルのしきい値電圧よりも高いため、全ての非選択セルはパス・トランジスタとして働く。
【００１４】
一方、０Ｖ印加の選択ワード線により、消去後のセル・トランジスタのみが導通する。したがって、消去後のセルが読み出されたＮＡＮＤ列はビット線を接地するパスとなり、書き込み後のセルが読み出されたＮＡＮＤ列はビット線を開放状態（オープン状態）にする。
【００１５】
図３１のｔ３に示すように、ビット線からラッチへの直接のセンス経路は図２９のＰＧＭを“Ｌ”にすることにより遮断されており、ラッチデータはＳＥＮＳＥトランジスタ５２を通してのみ決定される。Ｖｒｅｆによって、２μＡの負荷電流をビット線に供給するＰＭＯＳカレント・ミラー回路（Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）５３の負荷が活性化される。
【００１６】
このとき、消去後のセルを読み出しているビット線では、負荷電流が垂れ流され、“Ｌ”レベルを維持し、書き込み後のセルを読み出しているビット線は“Ｈ”レベルとなる。図３１のｔ４に示すように、書き込み後のセルを読み出しているビット線はＳＥＮＳＥトランジスタ５２を導通させ、ラッチデータを“１”にひっくり返す。
【００１７】
こうして、書き込み後のセルを読み出したラッチ回路５１は“１”を、消去後のセルを読み出したラッチ回路５１は“０”を保存する。これら“１”、“０”のラッチデータは読み出し回路を経た後、正規の論理レベルに変換される。したがって、１ページ分の全ラッチ回路は同時にセットされた後、連続的な読み出しを可能とする。
【００１８】
また、書き込み動作では、まず、連続的にページバッファ５０に書き込みデータがロードされる。“０”は書き込みを行うセルデータであり、“１”は書き込み禁止のセルデータである。書き込みサイクルは、全ての“０”ラッチデータの全セルが書き込まれるまで繰り返される。
【００１９】
各書き込みサイクルは、書き込みパルスと“０”ラッチのセルの過書き込みを防止するためのヴェリファイ動作とで構成されている。さらに具体的には、４０μｓの書き込みサイクルは以下の（１）〜（４）のステップで構成される。
【００２０】
（１）ビット線セットアップ（８μｓ）：ページバッファ５０のラッチ回路５１内の書き込みデータに従ってビット線のレベルを、書き込みは０Ｖに、書き込み禁止はＶccに設定する。
【００２１】
（２）書き込み（２０μｓ）：選択ワード線に書き込み電圧を短いパルスで入力する。
【００２２】
（３）ワード線放電（４μｓ）：選択ワード線の高電位は放電され、次の低いヴェリファイ電位の入力に備える。
【００２３】
（４）書き込みヴェリファイ（８μｓ）：書き込みセルのしきい値電圧が目標値以上に書き込まれた否かをチェックする。
【００２４】
前記ヴェリファイ動作では、十分に書き込みが行われたセルのラッチ回路５１は“０”から“１”へと変わり、さらに書き込まれることを防ぐ。ヴェリファイ動作時のバイアス条件は読み出し動作時のそれとほぼ同じであるが、ラッチ回路５１には書き込み状態のデータが保持され、０Ｖとは異なる０．７Ｖが選択ワード線に入力される。
【００２５】
この条件のもとで、書き込みセルのしきい値電圧が０．７Ｖを越えた時、すなわち、十分に書き込みが行われた時に、ラッチ回路５１内のデータは“０”から“１”へと変化する。“１”データの入ったラッチ回路５１は、ヴェリファイ動作ではラッチ回路５１は“０”から“１”へのみ変化するため、影響を受けない。書き込みサイクルは、ページバッファ５０のラッチ回路５１が全て“１”を保持するまで、若しくは１０サイクルの最大書き込み時間に達するまで繰り返される。
【００２６】
図３２は、選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件を示している。ビット線側の選択ゲート線ＳＳＬのトランジスタは導通状態で、かつ、ソース線側の選択ゲート線ＧＳＬのトランジスタは非導通状態である。また、書き込むセルのビット線は０Ｖに、書き込み禁止セルのビット線はＶccにする。０Ｖのビット線により、そのＮＡＮＤ列のチャネル５５は接地電位となる。書き込み電圧が選択セルのゲート５６に入力されると、浮遊ゲート５７とチャネル５５間に大きなポテンシャルの差が生じ、浮遊ゲート５７にＦＮトンネル電流で電子が注入され、セルが書き込まれる。
【００２７】
書き込み禁止セルにおいては、Ｖccのビット線により選択ＮＡＮＤ列のチャネル５８が予備充電される。選択ＮＡＮＤ列のワード線、すなわち、書き込み電圧が入力される選択ワード線と、パス電圧が入力される非選択ワード線が立ち上がると、チャネル５８がビット線側の選択ゲート線ＳＳＬ、ソース線側の選択ゲート線ＧＳＬ間でフローティング状態となっているため、ワード線５９、浮遊ゲート６０、チャネル５８、およびセルＰウェル６１、それぞれを介した直列容量の結合により、チャネル容量は自動的に昇圧される。
【００２８】
このように、選択ブロック内の書き込み禁止のＮＡＮＤ列のチャネル電位はワード線とチャネルとの容量結合によって決定される。したがって、書き込み禁止電圧を十分に高くするためには、チャネルの初期充電を十分に行うこと、また、ワード線とチャネル間の容量カップリング比を大きくすることが重要となる。
【００２９】
前記ワード線とチャネル間の容量カップリング比Ｂは以下のように算出される。
【００３０】
Ｂ ＝ Ｃｏｘ ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘ，Ｃｊはそれぞれワード線とチャネルとの間のゲート容量の総和、セルトランジスタのソースおよびドレインの接合容量の総和である。
【００３１】
また、ＮＡＮＤ列のチャネル容量は、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計となる。なお、その他の容量である選択ゲートとソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量等は全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００３２】
例えば、０．４μｍルールの６４Ｍ，ＮＡＮＤ型ＥＥＰＲＯＭの場合、セルトランジスタのＷ（ゲート幅）／Ｌ（ゲート長）＝０．４μｍ／０．４μｍであり、ワード線ピッチは０．８μｍである。この６４Ｍの場合、ゲート容量Ｃｏｘと接合容量Ｃｊはほぼ等しく、カップリング比Ｂは０．５（５０％）となる。なお、前記接合容量Ｃｊは、セルＰウェル、セルトランジスタのソースおよびドレインの不純物濃度等のプロセス条件によって多少変化する。
【００３３】
前記従来例１の１１５３ページにはカップリング比が８０％と記述されているが、このようにするためには、例えば、接合容量Ｃｊを従来の１／４にする必要が有る。しかし、接合容量を低下させるためには、セルＰウェルの濃度を薄くするか、あるいは、セルトランジスタのソースおよびドレインの濃度を薄くしなくてはならない。セルＰウェルの濃度を薄くすることはメモリセル間のフィールド耐圧を低下させることになり、限界がある。また、セルトランジスタのソースおよびドレインの濃度を薄くすることはソースおよびドレインの抵抗が増大するため、セル電流の減少につながる。
【００３４】
また、ゲート容量Ｃｏｘを増加させ、接合容量Ｃｊを減少させる方法として、従来例３：Ｒ．Ｓhirota et al.,“Ａ 2.3μｍ2 Ｍemory Ｃell Ｓtructure for16 Ｍb ＮＡＮＤ ＥＥＰＲＯＭs,”in ＩＥＤＭ'90 Ｔechnical Ｄigest,pp.103-106, Ｄec.1990.にあるように、デザインルールをＦとしたときにワード線のピッチを２Ｆ以下にして、結果的に、隣接ワード線間のスペースを縮小させ、接合容量Ｃｊを減少させる方法がある。
【００３５】
しかし、この方法は、図３３（ａ）〜（ｄ）に示すように、ワード線をエッチングする際に、２枚のマスク材を用いているため、第１のマスク材であるシリコン窒化膜（ＳｉＮ）６５と第２のマスク材であるレジスト（Ｒｅｓｉｓｔ）６６との間で合わせずれを起こすという問題が生じる。これは、加工上の問題を招くばかりか歩留りを低下させる。さらには、ワード線の加工用マスクが２枚必要となり、プロセス工程が複雑となって製造コストも高価なものとなる。
【００３６】
さらに、書き込み時にセルＰウェルを負バイアスさせ、接合容量の空乏層を伸ばすことによって接合容量Ｃｊを低下させる方法がある。しかし、接合容量は近似的に接合のビルトイン・ポテンシャルと逆バイアスとの和の平方根の逆数に比例するため、例えば、６Ｖのチャネル電位に対して、セルＰウェルに−２Ｖ印加しても、接合容量は約９０％にしか低下せず、大きな効果は期待できない。しかも、負バイアスをセルＰウェルに与えるための余分な回路とパワーと時間を必要とする。
【００３７】
以上述べたように、カップリング比Ｂを大きくする方法はいろいろあるが、どの方法にもそれぞれ上述したような問題がある。
【００３８】
また、前記従来例２、および従来例４：Ｔ．Ｔanaka et al., “Ａ Ｑuick Ｉntelligent Ｐrogram Ａrchitecture for 3V-Only ＮＡＮＤ−ＥＥＰＲＯＭ’s,”in Ｓymp.ＶＬＳＩ Ｃircuits Ｄig. Ｔech.Ｐapers,Ｊune 1992,pp.20-21.では、書き込み時の書き込み禁止のＮＡＮＤ列のチャネル電位を前記従来例１とは異なる方法で与えている。すなわち、前記従来例１では、フローティング状態にしたチャネルとワード線との容量結合で、チャネル電位を昇圧させているのであるが、前記従来例２および従来例４では、チップ内の周辺回路のチャージポンプで昇圧した書き込み禁止電圧をセンスアンプからビット線を介して、直接チャネルに与えている。
【００３９】
図３４は、従来例４のメモリセルおよびビット線を含むセンスアンプの回路図であり、図３５はそのＮＡＮＤ列のメモリセルの書き込み（Ｐｒｏｇｒａｍ）、読み出し（Ｒｅａｄ）、ヴェリファイ（Ｖｅｒｉｆｙ Ｒｅａｄ）動作のバイアス状態を示す図である。
【００４０】
書き込みの際、選択ＮＡＮＤ列の選択ワードＣＧ６（制御ゲート線）にはＶｐｐ（１８Ｖ）を印加し、非選択ワード線ＣＧ１−ＣＧ５，ＣＧ７，ＣＧ８、および選択ゲート線ＳＧ１にはＶｍ（１０Ｖ）を印加する。さらに、書き込みを行うビット線には０Ｖを印加し、書き込みを行わないビット線にはＶｍｂ（８Ｖ）をそれぞれセンスアンプより印加する。したがって、書き込み禁止のＮＡＮＤ列のチャネルには、ビット線、選択ゲート線を介して８Ｖの固定電位が与えられる。
【００４１】
このとき、選択ゲート線および非選択ワード線の電位Ｖｍを、書き込みを行わないビット線の電位Ｖｍｂよりも２Ｖ高くしているのは、選択ゲートのしきい値電圧約２Ｖと、既に書き込まれたセルが、書き込みを行うセルよりもＮＡＮＤ列でビット線側にある場合、そのしきい値電圧を考慮しているためである。
【００４２】
前記従来例２および従来例４の問題点として、以下の２つが挙げられる。第一に、書き込み禁止電圧をセンスアンプからビット線に与えているため、センスアンプの設計上、その構成トランジスタを高耐圧トランジスタにする必要があることである。
【００４３】
電源電圧Ｖccが３．３Ｖの場合、このＶccが入力されるトランジスタは、ゲート酸化膜厚が例えば１２０オングストロームと薄く、また、ゲート長の短いトランジスタとして設計できる。すなわち、デザイン・ルールが、例えば０．４μｍという厳しいルールで設計できる。
【００４４】
しかし、書き込み禁止電圧８Ｖに耐えうるトランジスタは、例えばゲート酸化膜厚が２００オングストロームと厚く、また、ゲート長が１μｍと長いトランジスタとして設計する必要がある。すなわち、デザインルールが、例えば１μｍと緩いルールで設計する必要がある。このため、センスアンプのレイアウト面積が増大したり、また、細かいビット線ピッチにセンスアンプをレイアウトすることが困難となる。
【００４５】
第二の問題点として、チャネルにビット線を介して書き込み禁止電圧を入力するため、パストランジスタとなる非選択ワード線および選択ゲート線にそれらのしきい値電圧を加味した高い電圧を印加する必要が生じる。非選択ワード線に高い電圧を印加することは、書き込みを行うＮＡＮＤ列の非選択セルを誤書き込みしてしまう問題を発生させる。したがって、従来例２および従来例４では、書き込み禁止電圧は誤書き込みを起こさない程度の電位に制限を受け、書き込み禁止電圧の許容電位幅（ウインドウ）が狭くなるという問題を有している。
【００４６】
また、選択ゲート線に高い電圧を印加すると、書き込みを行うＮＡＮＤ列のチャネルはＶss（０Ｖ）であるため、そのゲート酸化膜に大きな電界が加わり、選択ゲートトランジスタのゲート酸化膜の破壊を招くという問題を発生させる。
【００４７】
ところで、最近、提案されたブースタプレートなる導電体を用いて非書き込みＮＡＮＤ列のチャネル電位を高くし、かつ、書き込み／消去／読み出しの電圧を低下させるＮＡＮＤ型ＥＥＰＲＯＭ（従来例５）について説明する。（従来例５：Ｊ．Ｄ．Ｃhoi et al., “Ａ Ｎovel Ｂooster Ｐlate Ｔechnology in Ｈigh Ｄensity ＮＡＮＤ Ｆlash Ｍemories for Ｖoltage Ｓcaling- Ｄown and Ｚero Ｐrogram Ｄisturbance, ”in Ｓymp.ＶＬＳＩ Ｔechnology Ｄig. Ｔech.Ｐapers,Ｊune 1996,pp.238-239 。）
図３６は、従来例５のブースタプレートを有するＮＡＮＤ型ＥＥＰＲＯＭの構成を示す斜視図であり、このＮＡＮＤ型ＥＥＰＲＯＭは次のように構成されている。図３６に示すように、基板７０にゲート絶縁膜７１を介して浮遊ゲート７２が形成され、この浮遊ゲート７２上にはＯＮＯ膜７３を介して制御ゲート７４が形成されている。そして、さらに前記制御ゲート７４上にはプレート酸化膜７５を介してブースタプレート７６が形成されている。
【００４８】
すなわち、従来例５のＮＡＮＤ型ＥＥＰＲＯＭは、従来のＮＡＮＤ型ＥＥＰＲＯＭを作製した後に、プレート酸化膜７５であるＣＶＤ酸化膜（ＳｉＯ2 ）とタングステン・ポリサイド（ｐｏｌｙ−ＳｉとＷＳｉX ）を堆積し、その後、ポリサイド層をパターニングし、各ブロックの全メモリセル・トランジスタを覆うブースタプレート７６を形成したものである。
【００４９】
メモリセルの動作は、基本的には前記従来例１のＮＡＮＤ型ＥＥＰＲＯＭとほぼ同様であるが、詳細は図１６に示すようにブースタプレート７６には、書き込み時に書き込み電圧が、また消去時に０Ｖがそれぞれ印加される。
【００５０】
ところで、前記ブースタプレートには２つの利点がある。一つは、書き込みの際の容量カップリングγが大きくなることである。ブースタプレートがない従来において、容量カップリングγは、
γ ＝ Ｃｃｆ／（Ｃｆｓ＋Ｃｃｆ）
と表わされる。ここで、Ｃｃｆは制御ゲート（ワード線）７４と浮遊ゲート７２間の容量であり、Ｃｆｓは浮遊ゲート７２と基板７０間の容量である。一方、ブースタプレート７６を付加した場合の容量カップリング比γｂは、
γｂ ＝ （Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされ、従来のブースタプレートがない場合のγよりも大きくなる。したがって、書き込み時の書き込み電圧を低下できる。ここで、Ｃｂｆはブースタプレート７６と浮遊ゲート７２間の容量である。
【００５１】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板７０と浮遊ゲート７２間の電位差を大きくでき、従来よりも高速な消去、あるいは、消去電圧を低下することが可能となる。また、γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【００５２】
もう一つの利点は、制御ゲート（ワード線）７４とチャネル間の容量カップリング比が大きくなることである。ブースタプレート７６がある場合の容量カップリング比Ｂｂは、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）７４とチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレート７６とチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。したがって、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤ列のチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【００５３】
【発明が解決しようとする課題】
図３６に示すように、ブースタプレート７６と浮遊ゲート７２との間の容量Ｃｂｆは浮遊ゲート７２の側壁で決まる。従って、さらに容量Ｃｂｆを大きくするには、浮遊ゲート７２の膜厚を厚くして側壁を高くするか、浮遊ゲート７２側壁部の前記プレート酸化膜７５の膜厚を薄くするか、あるいはプレート酸化膜７５の材料の比誘電率を高くするかのいずれかの方法を取らざるをえない。
【００５４】
しかし、浮遊ゲート７２の膜厚を厚くすると、浮遊ゲート７２のところで段差が大きくなり、その後のプロセスが困難になる。また、プレート酸化膜７５の膜厚を薄くしたり、比誘電率の高い材料をプレート酸化膜７５に用いることは信頼性の上で限界がある。したがって、図３６に示す構造では、さらに容量Ｃｂｆを増加させて書き込み、消去、読み出し電圧の低電圧化を図るのは困難である。
【００５５】
また、図３６に示す構造では、制御ゲート（ワード線）７４を形成後、ＮＡＮＤ列のメモリセルトランジスタのソース／ドレインのイオン注入を行っているため、この接合容量Ｃｊにより制御ゲート（ワード線）７４とチャネル間のカップリング比が小さくなるという問題がある。
【００５６】
本発明は、前記問題点を解決するためになされたもので、その目的とするところは、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭを提供することである。また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくし、制御ゲートとチャネル部との容量カップリング比を大きくする。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることを可能として、信頼性の向上を図り得る半導体記憶装置を提供することにある。
【００５７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体の第１領域上に絶縁膜を介して形成された第１の浮遊ゲートと、前記導電体の第２領域上に前記絶縁膜を介して形成された第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを具備することを特徴とする。
【００５８】
また、請求項２に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを具備することを特徴とする。
【００５９】
また、請求項３に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを有する二層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個接続したメモリセルユニットを具備することを特徴とする。
【００６０】
また、請求項４に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを有する二層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個直列接続したＮＡＮＤセルを具備することを特徴とする。
また、さらに請求項５に記載の半導体記憶装置は、請求項１乃至請求項４のいずれか１項に記載の構成において、前記半導体基板に前記導電体がゲート絶縁膜を介して形成されていることを特徴とする。
【００６１】
また、さらに請求項６に記載の半導体記憶装置は、請求項１乃至請求項５のいずれか１項に記載の構成において、前記半導体基板が、前記導電体下及び浮遊ゲート下における表面領域が互いに同導電型を有することを特徴とする。
【００６２】
また、さらに請求項７に記載の半導体記憶装置は、請求項１乃至請求項６のいずれか１項に記載の構成において、前記導電体が、第１の導電膜及び第２の導電膜が積層された積層構造を有し、前記第１の導電膜と自己整合的に設けられたトレンチ内に絶縁物が埋め込まれてなるトレンチ素子分離領域が形成されていることを特徴とする。
【００６３】
また、さらに請求項８に記載の半導体記憶装置は、請求項１乃至請求項７のいずれか１項に記載の構成において、前記導電体には、メモリセルへの書き込み時に書き込み電圧が印加されることを特徴とする。
【００６４】
また、さらに請求項９に記載の半導体記憶装置は、請求項１乃至請求項７のいずれか１項に記載の構成において、前記導電体には、メモリセルの読み出し時に電源電圧が印加されることを特徴とする。
【００６５】
また、さらに請求項１０に記載の半導体記憶装置の製造方法は、半導体基板上に形成された複数個のメモリセルを接続してメモリセルユニットを構成する半導体記憶装置の製造方法において、前記半導体基板に素子分離領域を形成する工程と、前記半導体基板上に第１の絶縁膜を成膜する工程と、この第１の絶縁膜上に第１の導電膜を成膜する工程と、この第１の導電膜上に所定パターンのシリコン窒化膜を形成し、さらにこのシリコン窒化膜の側面に側壁パターンを形成する工程と、前記シリコン窒化膜および側壁パターンをマスクとして、前記第１の絶縁膜および第１の導電膜を前記メモリセルの制御ゲート線方向に沿った複数の線状にパターニングする工程と、前記線状にパターニングされた第１の導電膜上に第２の絶縁膜を成膜する工程と、この第２の絶縁膜上に浮遊ゲートとなる第２の導電膜を成膜する工程と、前記メモリセルの制御ゲート線方向に隣接する前記素子分離領域上の第２の導電膜に分離用溝を形成する工程と、前記第２の導電膜上に第３の絶縁膜を成膜する工程と、この第３の絶縁膜上に第３の導電膜を成膜する工程と、
この第３の導電膜と、前記第３の絶縁膜と、前記第２の導電膜とを自己整合的にパターニングして、少なくとも互いに隣接する前記第１の導電膜間に制御ゲート線及び浮遊ゲートを形成する工程と、前記メモリセルユニットのソース／ドレインとして機能する領域に、イオン注入により前記線状にパターニングされた第１の導電膜及び前記制御ゲート線と自己整合的に拡散層を形成する工程とを具備することを特徴とする。
【００６６】
また、さらに請求項１１に記載の半導体記憶装置の製造方法は、半導体基板上に形成された複数個のメモリセルを接続してメモリセルユニットを構成する半導体記憶装置の製造方法において、前記半導体基板上に第１の絶縁膜を成膜する工程と、この第１の絶縁膜上に第１の導電膜を成膜する工程と、前記第１の導電膜を所定パターンにパターニングし、これをマスク材として前記半導体基板に素子分離用溝を形成する工程と、この素子分離用溝を絶縁物で埋め込んで素子分離領域を形成する工程と、前記半導体基板上に第２の導電膜を成膜した後、この第２の導電膜及び前記第１の導電膜を前記メモリセルの制御ゲート線方向に沿った複数の線状にパターニングする工程と、前記線状にパターニングされた前記第２の導電膜と第１の導電膜の積層体上に第２の絶縁膜を成膜する工程と、この第２の絶縁膜上に浮遊ゲートとなる第３の導電膜を成膜する工程と、前記メモリセルの制御ゲート線方向に隣接する前記素子分離領域上の第３の導電膜に分離用溝を形成する工程と、前記第３の導電膜上に第３の絶縁膜を成膜する工程と、この第３の絶縁膜上に第４の導電膜を成膜する工程と、この第４の導電膜と、前記第３の絶縁膜と、前記第３の導電膜とを自己整合的にパターニングして、少なくとも互いに隣接する前記第２の導電膜と第１の導電膜の積層体間に制御ゲート線及び浮遊ゲートを形成する工程と、前記メモリセルユニットのソース／ドレインとして機能する領域に、イオン注入により前記線状にパターニングされた第２の導電膜と第１の導電膜の積層体及び前記制御ゲート線と自己整合的に拡散層を形成する工程とを具備することを特徴とする。
【００６７】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置について、ＮＡＮＤ型ＥＥＰＲＯＭを例として説明する。まず、本発明の第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成について説明する。
【００６８】
図１３は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す平面図である。図１４、図１５は、図１３中のそれぞれＸ−Ｘ′、Ｙ−Ｙ′方向に沿った断面図である。なお、図１３は透視した様子を示す。
【００６９】
図１３〜図１５に示すように、ｐ形シリコン基板１上にはメモリセルＮウェル２が形成され、このメモリセルＮウェル２内にはメモリセルＰウェル３が形成されている。前記メモリセルＰウェル３上には、図１５に示すように、素子分離領域であるフィールド酸化膜（素子分離絶縁膜）４が形成されている。この前記フィールド絶縁膜４で囲まれた領域には、４個のメモリセルトランジスタとそれを挟む２個の選択ゲートトランジスタからなるＮＡＮＤセルが以下のように形成されている。
【００７０】
前記メモリセルＰウェル３上には、図１４に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜５が形成され、さらにこの第１のゲート絶縁膜５上および前記フィールド酸化膜４の一部の上には、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる導電体で構成されるブースタプレート６が、ワード線１３ａ方向に沿った線状に形成されている。
【００７１】
さらに、図１４に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜９がメモリセルＰウェル３及びプースタプレート６上に亘り形成され、この第２のゲート絶縁膜９上および前記フィールド酸化膜４の一部の上には、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート１０が形成されている。。
【００７２】
また、前記浮遊ゲート１０上には、図１４、図１５に示すように、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜１２が形成され、さらに、この第３のゲート酸化膜１２上には、膜厚が１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜が形成されている。この積層膜により、４個のメモリセルトランジスタのワード線（制御ゲート）１３ａとこれらメモリセルトランジスタを挟む選択ゲートトランジスタの選択ゲート線１３ｂが構成される。さらに、ＮＡＮＤセルのドレイン部とソース部には、Ｎ+ 層１４が形成されている。
【００７３】
また、図１４、図１５に示すように、第４の絶縁膜１５が全面に堆積され、この第４の絶縁膜１５には前記ドレイン部又はソース部に接続されたタングステンプラグ１７が設けられており、さらに前記第４の絶縁膜１５上にはこのタングステンプラグ１７に接続されたアルミニウム（Ａｌ）からなるビット線１８が配設されている。さらに、全面にはパシベーション膜１９が形成されている。
【００７４】
すなわち、この第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、次のように構成されている。ｐ形シリコン基板１上には、第１のゲート絶縁膜５を介してブースタプレート（第１の金属電極）６が配設され、このブースタプレート６の少なくとも上面の一部には第２のゲート絶縁膜９を介して浮遊ゲート（第２の金属電極）１０が配設されている。さらに、この浮遊ゲート１０上には、第３のゲート絶縁膜１２を介してワード線（第３の金属電極）１３ａが配設されている。このような２層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個（ここでは４個）直列接続し、さらにこれらを挟む選択ゲートトランジスタを接続してメモリセルユニット（ＮＡＮＤセル）が構成され、このメモリセルユニットがマトリックス配列されてメモリセルアレイが構成されている。
【００７５】
また、このＮＡＮＤ型ＥＥＰＲＯＭは、ビット線１８と交差して配設され、前記メモリセルユニットを前記ビット線１８又は共通ソース線（図示せず）に接続させる選択ゲート線１３ｂを有し、さらに、前記メモリセルアレイのワード線１３ａおよび選択ゲート線１３ｂを選択する行選択手段と、前記メモリセルアレイのビット線１８を選択する列選択手段とを有している。
【００７６】
上述のように構成されたＮＡＮＤ型ＥＥＰＲＯＭの動作は、基本的には従来例１の動作とほぼ同様であり、詳細を図１６に示す。この図１６は、書き込み、消去、読み出し動作のバイアス状態を示す図であり、ブースタプレート６には書き込み時に書き込み電圧１３Ｖが印加され、また消去時に０Ｖが、読み出し時に電源電圧Ｖｃｃが印加される。
【００７７】
ここで、ブースタプレートを有するメモリセルにおける上述した２つの利点について考える。まず、書き込みの際の容量カップリング比は次のようになる。ブースタプレートを有するメモリセルの容量カップリング比γｂは、上述したように、
γｂ ＝ （Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされる。この式中のＣｂｆはブースタプレートと浮遊ゲート間の容量であり、図３６に示した従来例５のブースタプレートを有するメモリセルの容量Ｃｂｆは浮遊ゲートの側壁とブースタプレートとの間に形成される容量で決定される。しかし、この第１の実施の形態のブースタプレートを有するメモリセルでは、前記容量Ｃｂｆは浮遊ゲート１０の側壁とブースタプレート６との間に形成される容量に、ブースタプレート６の上面の一部と浮遊ゲート１０との間に形成される容量を加えたものになる。したがって、従来例５に示すメモリセルよりこの第１の実施の形態に示すメモリセルのほうが容量カップリング比γｂが大きくなり、書き込み時の書き込み電圧を低下できる。なお、Ｃｃｆは制御ゲート（ワード線）１３ａと浮遊ゲート１０間の容量であり、Ｃｆｓは浮遊ゲート１０と基板間の容量である。
【００７８】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板と浮遊ゲート１０間の電位差を大きくでき、従来例５よりも高速な消去、あるいは、消去電圧の低下が可能となる。さらに、容量カップリング比γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【００７９】
次に、もう一つの利点の、制御ゲート（ワード線）とチャネル間の容量カップリング比についてはつぎのようになる。ブースタプレートを有するメモリセルの容量カップリング比Ｂｂは、上述したように、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）とチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレートとチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。
【００８０】
図３６に示した従来例５のブースタプレートを有するメモリセルでは、ブースタプレートの直下にソース／ドレイン領域が形成されている。しかし、この第１の実施の形態のブースタプレートを有するメモリセルでは、ブースタプレート６の直下のソース／ドレイン領域を無くし、浮遊ゲートの直下と同導電型の半導体領域とすることができる。したがって、ＮＡＮＤセルチャネル部の接合容量Ｃｊが小さくなり、制御ゲート（ワード線）１３ａとチャネル部との間の容量カップリング比が大きくなる。これにより、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤセルのチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【００８１】
次に、上記第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。図１〜図１５は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図１，４，７，１０，１３は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図であり、図２，５，８，１１，１４はそれぞれの製造工程における平面図中のＸ−Ｘ′に沿った断面図、図３，６，９，１２，１５はそれぞれの製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【００８２】
図１〜図３に示すように、ｐ形シリコン基板１上にメモリセルＮウェル２を形成し、このメモリセルＮウェル２内にメモリセルＰウェル３を形成する。このメモリセルＰウェル３上に、フィールド酸化膜（素子分離絶縁膜）４を形成する。以下に前記フィールド酸化膜４で囲まれた領域への、ＮＡＮＤセル、ここでは４個のメモリセルトランジスタとそれを挟む２つの選択ゲートトランジスタからなるＮＡＮＤセルの製造方法を示していく。
【００８３】
前記メモリセルＰウェル３上にフィールド酸化膜４を形成後、図４〜図６に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜５を成膜する。さらに、この第１のゲート絶縁膜５上に、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなるブースタプレート６を成膜する。
【００８４】
続いて、図５に示すように、マスク材とするシリコン窒化膜（ＳｉＮ）７をリソグラフィ法により形成し、さらにこのシリコン窒化膜７の側面に側壁８を形成する。そして、このシリコン窒化膜７および側壁８をマスクとして、図８に示すように、前記第１のゲート絶縁膜５およびブースタプレート６を制御ゲート線方向に沿った線状にエッチング加工する。
【００８５】
次に、図７〜図９に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜９を成膜する。この第２のゲート絶縁膜９上に、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート１０を成膜する。さらに、図９に示すように、制御ゲート線方向の隣接するフィールド酸化膜４上で浮遊ゲート１０間の分離溝１１を形成する。
【００８６】
その後、前記浮遊ゲート１０上に、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜１２を形成する。さらに、この第３のゲート絶縁膜１２上に、膜厚が１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜１３を堆積する。
【００８７】
次に、図１０〜図１２に示すように、前記第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜１３と、第３のゲート絶縁膜１２と、第２の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜である浮遊ゲート１０を、互いに隣接するブースタプレート６間及びブースタプレート６の上面の一部上で残存するように、セルフアラインでエッチング加工する。これにより、ワード線（制御ゲート）１３、選択ゲート線１３ｂ及び浮遊ゲート１０を形成する。
【００８８】
その後、ＮＡＮＤセルのドレイン部とソース部に、イオン注入によりＮ+ 層１４を、セルフアラインで形成する。この際、ＮＡＮＤセルのメモリセルトランジスタ間のドレイン／ソース領域はブースタプレート６で覆われているため、Ｎ+ 層が形成されない。
【００８９】
次に、図１３〜図１５に示すように、第４の絶縁膜１５を全面に堆積し、この第４の絶縁膜１５にコンタクト孔１６を開ける。さらに、このコンタクト孔１６にタングステンプラグ１７を埋め込み、このタングステンプラグ１７に接続されるアルミニウム（Ａｌ）からなるビット線１８を配設する。そして、パシベーション膜１９で全面を覆う。以上により、この第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは完成する。
【００９０】
以上説明したようにこの第１の実施の形態によれば、ブースタプレートと浮遊ゲート間の容量を増大させることにより、従来のブースタプレートを有するＮＡＮＤセル型ＥＥＰＲＯＭに比べて、さらに低電圧によって書き込み／消去／読み出し動作を行うことができる。
【００９１】
また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくして、制御ゲートとチャネル部との容量カップリング比を大きくできる。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることが可能となり、信頼性の向上を図ることができる。
【００９２】
次に、本発明の第２の実施の形態として、素子分離領域にトレンチ素子分離ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いたＮＡＮＤ型ＥＥＰＲＯＭの構成について説明する。上記第１の実施の形態では、素子分離領域にフィールド酸化膜を用いたが、このフィールド酸化膜の替わりに、トレンチ素子分離を用いた場合でも、本発明を有効に適用することができる。
【００９３】
図２６は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す平面図である。図２７は、図２６中のＸ−Ｘ′方向に沿った断面図である。図２８（ａ）、（ｂ）は、図２６中のそれぞれＹ１−Ｙ１′、Ｙ２−Ｙ２′方向に沿った断面図である。なお、図２６は透視した様子を示す。
【００９４】
図２６〜図２８に示すように、ｐ形シリコン基板２１上にはメモリセルＮウェル２２が形成され、このメモリセルＮウェル２２内にはメモリセルＰウェル２３が形成されている。前記メモリセルＰウェル２３内には、図２８に示すように、素子分離領域であるトレンチ素子分離領域２６が形成されている。そして、このトレンチ素子分離領域２６で囲まれた領域には、４個のメモリセルトランジスタとそれを挟む２個の選択ゲートトランジスタからなるＮＡＮＤセルが以下のように形成されている。
【００９５】
前記メモリセルＰウェル２３上には、図２７、図２８に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜２４が形成され、さらにこの第１のゲート絶縁膜２４上には膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜２５が形成されている。また、この第１の多結晶シリコン膜２５および前記トレンチ素子分離領域２６の一部の上には、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７が形成され、前記第１の多結晶シリコン膜２５と多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７がワード線３２の方向に沿った線状に加工されることにより二層構造からなるブースタプレートを構成している。
【００９６】
さらに、図２７に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜２８がメモリセルＰウェル２３及びブースタプレート上に亘り形成され、この第２のゲート絶縁膜２８上および前記トレンチ素子分離領域２６の一部の上には、膜厚が１０００ｎｍ以上の第３の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート２９が形成されている。
【００９７】
また、前記浮遊ゲート２９上には、図２７に示すように、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜３１が形成され、さらに、この第３のゲート酸化膜３１上には、膜厚が１００ｎｍ〜４００ｎｍの第４の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜が形成されている。この積層膜により、４個のメモリセルトランジスタのワード線（制御ゲート）３２ａとこれらメモリセルトランジスタを挟む選択ゲートトランジスタの選択ゲート線３２ｂが構成される。さらに、ＮＡＮＤセルのドレイン部とソース部には、Ｎ+ 層３３が形成されている。
【００９８】
また、図２７、図２８に示すように、第５の絶縁膜３４が全面に形成され、この第５の絶縁膜３４には前記ドレイン部又はソース部に接続されたタングステンプラグ３６が設けられている。さらに、前記第５の絶縁膜３４上にはこのタングステンプラグ３６に接続された、ソース線およびビット線コンタクトの中間接点領域３７が配設されている。
【００９９】
さらに、図２７、図２８に示すように、第６の絶縁膜３８が全面に形成され、この第６の絶縁膜３８上には前記中間接点領域３７に接続されたビット線４０が配設されている。そして、全面にはパシベーション膜４１が形成されている。
【０１００】
すなわち、この第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、次のように構成されている。ｐ形シリコン基板２１上には、第１のゲート絶縁膜２４を介して第１の多結晶シリコン膜２５と多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７との二層構造からなるブースタプレート（第１の金属電極）が配設され、このブースタプレートの少なくとも上面の一部には第２のゲート絶縁膜２８を介して浮遊ゲート（第２の金属電極）２９が配設されている。
【０１０１】
さらに、この浮遊ゲート２９上には、第３のゲート絶縁膜３１を介してワード線（第３の金属電極）３２ａが配設されている。このような２層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個（ここでは４個）直列接続し、さらにこれらを挟む選択ゲートトランジスタを接続してメモリセルユニット（ＮＡＮＤセル）が構成され、このメモリセルユニットがマトリックス配列されてメモリセルアレイが構成されている。
【０１０２】
また、このＮＡＮＤ型ＥＥＰＲＯＭは、前記メモリセルユニットを前記ビット線４０又はソース線（前記中間接点領域）３７に接続させる選択ゲート線３２ｂを有し、さらに、前記メモリセルアレイのワード線３２ａおよび選択ゲート線３２ｂを選択する行選択手段と、前記メモリセルアレイのビット線４０を選択する列選択手段とを有している。
【０１０３】
上述のように構成されたＮＡＮＤ型ＥＥＰＲＯＭの動作は、上記第１の実施の形態と同様に基本的には従来例１の動作とほぼ同様であり、詳細を図１６に示す。この図１６は、書き込み、消去、読み出し動作のバイアス状態を示す図であり、第１の多結晶シリコン膜２５と、多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７との二層構造からなるブースタプレートには書き込み時に書き込み電圧１３Ｖが印加され、また消去時に０Ｖが、読み出し時に電源電圧Ｖｃｃが印加される。
【０１０４】
ここで、ブースタプレートを有するメモリセルにおける上述した２つの利点について考える。まず、書き込みの際の容量カップリング比は次のようになる。ブースタプレートを有するメモリセルの容量カップリング比γｂは、上述したように、
γｂ ＝ （Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされる。この式中のＣｂｆはブースタプレートと浮遊ゲート間の容量であり、図３６に示した従来例５のブースタプレートを有するメモリセルの容量Ｃｂｆは浮遊ゲートの側壁とブースタプレートとの間に形成される容量で決定される。しかし、この第２の実施の形態のブースタプレートを有するメモリセルでは、前記容量Ｃｂｆは浮遊ゲート２９の側壁とブースタプレートとの間に形成される容量に、ブースタプレートの上面の一部と浮遊ゲート２９との間に形成される容量を加えたものになる。したがって、従来例５に示すメモリセルよりこの第２の実施の形態に示すメモリセルのほうが容量カップリング比γｂが大きくなり、書き込み時の書き込み電圧を低下できる。なお、Ｃｃｆは制御ゲート（ワード線）３２ａと浮遊ゲート２９間の容量であり、Ｃｆｓは浮遊ゲート２９と基板間の容量である。
【０１０５】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板と浮遊ゲート２９間の電位差を大きくでき、従来例５よりも高速な消去、あるいは、消去電圧の低下が可能となる。さらに、容量カップリング比γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【０１０６】
次に、もう一つの利点の、制御ゲート（ワード線）３２ａとチャネル間の容量カップリング比についてはつぎのようになる。ブースタプレートを有するメモリセルの容量カップリング比Ｂｂは、上述したように、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）３２ａとチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレートとチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。
【０１０７】
図３６に示した従来例５のブースタプレートを有するメモリセルでは、ブースタプレートの直下にソース／ドレイン領域が形成されている。しかし、この第２の実施の形態のブースタプレートを有するメモリセルでは、ブースタプレートの直下のソース／ドレイン領域を無くし、浮遊ゲート２９の直下と同導電型の半導体領域とすることができる。したがって、ＮＡＮＤセルチャネル部の接合容量Ｃｊが小さくなり、制御ゲート（ワード線）３２ａとチャネル部との間の容量カップリング比が大きくなる。これにより、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤセルのチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【０１０８】
次に、上記第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。図１７〜図２８は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図１７，２０，２３，２６は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図であり、図１８，２１，２４，２７はそれぞれの製造工程における平面図中のＸ−Ｘ′に沿った断面図、図１９，２２，２５，２８はそれぞれの製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【０１０９】
図１７〜図１９に示すように、まず、ｐ型シリコン基板２１上にメモリセルＮウェル２２を形成し、このメモリセルＮウェル２２内にメモリセルＰウェル２３を形成する。その後、図１９に示すように、前記メモリセルＰウェル２３内に、トレンチ素子分離領域（ＳＴＩ）２６を形成する。ここでは、前記トレンチ素子分離領域２６で囲まれた領域へのＮＡＮＤセル、この実施の形態では４個のメモリセルトランジスタとそれを挟む２つの選択ゲートトランジスタからなるＮＡＮＤセルの形成方法を以下に示していく。
【０１１０】
前記メモリセルＮウェル２２内にメモリセルＰウェル２３を形成後、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜２４を形成する。さらに、この第１のゲート絶縁膜２４上に、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜２５を形成する。
【０１１１】
続いて、前記第１の多結晶シリコン膜２５をＮＡＮＤ列状にパターニングし、これをマスク材としてトレンチ孔を開け、ＣＶＤ法により第２の絶縁膜であるシリコン酸化膜（ＳｉＯ2 ）を埋め込み、トレンチ素子分離領域２６を形成する。さらに、全面に膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７を堆積し、第１の多結晶シリコン膜２５とともに制御ゲート線方向に沿った線状にパターニングする。これにより、電気的に接続された第１の多結晶シリコン膜２５と、多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７との二層構造からなるブースタプレートを形成する。
【０１１２】
次に、図２０〜図２２に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第２のゲート絶縁膜２８を成膜する。この第２のゲート絶縁膜２８上およびＣＶＤ酸化膜（ＳｉＯ2 ）からなる前記トレンチ素子分離領域２６上に、膜厚が１０００ｎｍ以上の第３の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート２９を成膜する。さらに、図２２に示すように、制御ゲート線方向の隣接するトレンチ素子分離領域２６上で浮遊ゲート２９間の分離溝３０を形成する。
【０１１３】
その後、前記浮遊ゲート２９上に、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜３１を成膜する。さらに、この第３のゲート絶縁膜３１上に、膜厚が１００ｎｍ〜４００ｎｍの第４の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜３２を成膜する。
【０１１４】
次に、図２３〜図２５に示すように、前記第４の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜３２と、第３のゲート絶縁膜３１と、第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜である浮遊ゲート２９を、互いに隣接するブースタプレート間及びブースタプレートの上面の一部上で残存するように、セルフアラインでエッチング加工する。これにより、ワード線（制御ゲート）３２ａ、選択ゲート線３２ｂ及び浮遊ゲート２９を形成する。
【０１１５】
その後、ＮＡＮＤ列のドレイン部とソース部に、イオン注入によりＮ+ 層３３を、セルフアラインで形成する。この際、ＮＡＮＤ列のメモリセルトランジスタ間のドレイン／ソース領域はブースタプレートで覆われているため、Ｎ+ 層が形成されない。
【０１１６】
次に、図２６〜図２８に示すように、第５の絶縁膜３４を全面に成膜し、この第５の絶縁膜３４に第１のコンタクト孔３５を開ける。前記第１のコンタクト孔３５にタングステンプラグ３６を埋め込み、このタングステンプラグ３６に接続した第１の金属配線でソース線およびビット線コンタクトの中間接点領域３７を形成する。
【０１１７】
その後、第６の絶縁膜３８を全面に成膜し、この第６の絶縁膜３８に第２のコンタクト孔３９を開ける。この第２のコンタクト孔３９に、前記中間接点領域３７に接続した第２の金属配線のビット線４０を配設する。そして、パシベーション膜４１で全面を覆う。以上により、この第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは完成する。
【０１１８】
以上説明したようにこの第２の実施の形態によれば、ブースタプレートと浮遊ゲート間の容量を増大させることにより、従来のブースタプレートを有するＮＡＮＤセル型ＥＥＰＲＯＭに比べて、さらに低電圧によって書き込み／消去／読み出し動作を行うことができる。
【０１１９】
また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくでき、制御ゲートとチャネル部との容量カップリング比を大きくできる。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることが可能となる。
【０１２０】
【発明の効果】
以上述べたように本発明によれば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭを提供することができる。また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくし、制御ゲートとチャネル部との容量カップリング比を大きくする。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることを可能として、信頼性の向上を図り得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図３】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図４】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図５】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図６】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図７】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図８】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図９】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図１０】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図１１】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図１２】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図１３】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図１４】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図１５】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図１６】第１、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込み、消去、読み出し動作のバイアス状態を示す図である。
【図１７】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図１８】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図１９】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２０】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２１】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図２２】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２３】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２４】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図２５】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２６】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２７】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図２８】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２９】従来例１のメモリアレイの構成を示すブロック図である。
【図３０】従来例１の消去、読み出し、書き込み動作のバイアス状態を示す図である。
【図３１】従来例１の読み出し時の主要信号の動作波形を示す図である。
【図３２】従来例１の選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件を示す図である。
【図３３】従来例３のＮＡＮＤ型ＥＥＰＲＯＭの製造方法の一部を示す図である。
【図３４】従来例４のメモリセルおよびビット線を含むセンスアンプ回路図である。
【図３５】従来例４のＮＡＮＤ列のメモリセルの書き込み、読み出し、ヴェリファイ動作のバイアス状態を示す図である。
【図３６】従来例５のブースタプレートを有するＮＡＮＤ型ＥＥＰＲＯＭの構成を示す斜視図である。
【符号の説明】
１…ｐ形シリコン基板
２…メモリセルＮウェル
３…メモリセルＰウェル
４…フィールド酸化膜（素子分離絶縁膜）
５…第１のゲート絶縁膜
６…ブースタプレート
７…シリコン窒化膜
８…側壁
９…第２のゲート絶縁膜
１０…浮遊ゲート
１１…分離溝
１２…第３のゲート絶縁膜
１３…第３の多結晶シリコン（又はシリサイド膜と多結晶シリコン膜との積層膜）
１３ａ…制御ゲート（ワード線）
１３ｂ…選択ゲート線
１４…Ｎ+ 層
１５…第４の絶縁膜
１６…コンタクト孔
１７…タングステンプラグ
１８…ビット線
１９…パシベーション膜
２１…ｐ型シリコン基板
２２…メモリセルＮウェル
２３…メモリセルＰウェル
２４…第１のゲート絶縁膜
２５…第１の多結晶シリコン膜
２６…トレンチ素子分離領域（ＳＴＩ）
２７…第２の多結晶シリコン膜（又はシリサイド膜と多結晶シリコン膜との積層膜）
２８…第２のゲート絶縁膜
２９…浮遊ゲート
３０…分離溝
３１…第３のゲート絶縁膜
３２…第４の多結晶シリコン膜（又はシリサイド膜と多結晶シリコン膜との積層膜）
３２ａ…制御ゲート（ワード線）
３２ｂ…選択ゲート線
３３…Ｎ+ 層
３４…第５の絶縁膜
３５…コンタクト孔
３６…タングステンプラグ
３７…中間接点領域（ソース線）
３８…第６の絶縁膜
３９…第２のコンタクト孔
４０…ビット線
４１…パシベーション膜
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関するものであり、特に複数のメモリセルを接続してメモリセルユニット（ＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセル）を構成する半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤ列を構成するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）（電荷蓄積層）と制御ゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ）が積層されたＦＥＴＭＯＳ構造を有する。そして、複数個のメモリセルが、隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリックス配列されて、メモリセルアレイが構成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルトランジスタのワード線及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線（制御ゲート線）、選択ゲート線として共通接続されている。
【０００５】
このような従来のＮＡＮＤ型ＥＥＰＲＯＭの公知な例として、従来例１：Ｋ．−Ｄ．Ｓuh et al.,“Ａ 3.3Ｖ 32 Ｍb ＮＡＮＤ Ｆlash Ｍemory with Ｉncremental Ｓtep Ｐulse Ｐrogramming Ｓcheme,”ＩＥＥＥ Ｊ．Ｓolid- Ｓtate Ｃircuits,vol.３０,pp.1149-1156,Ｎov.1995.、および従来例２：Ｙ．Ｉwata et al.,“Ａ 35ns Ｃycle Ｔime 3.3 Ｖ Ｏnly 32Ｍb ＮＡＮＤ ＦlashＥＥＰＲＯＭ，”ＩＥＥＥ Ｊ．Ｓolid- Ｓtate Ｃircuits,vol.30,pp.1157-1164,Ｎov.1995.等の発表がある。
【０００６】
上記従来例１に、従来のＮＡＮＤ型ＥＥＰＲＯＭの動作が説明されているが、その内容を以下に図２９および図３０を用いて説明する。図２９は、メモリアレイの構成を示すブロック図であり、図３０は消去（Ｅｒａｓｅ）、読み出し（Ｒｅａｄ）、書き込み（Ｐｒｏｇｒａｍ）動作のバイアス状態を示す図である。
【０００７】
図中のＢＳＥＬはブロック選択信号、Ｂｉｔｌｉｎｅはビット線、ＣＳＬはソース線、ＣＧ０−ＣＧ１５は共通ゲート線、ＳＳＬ，ＧＳＬはそれぞれ、ビット線側、ソース線側の選択ゲート線、Ｓｅｌ．Ｗ／Ｌ，Ｐａｓｓ Ｗ／Ｌはそれぞれ、選択ＮＡＮＤ列内の選択ワード線、非選択ワード線を示している。
【０００８】
このように構成されたメモリセルにおいて消去動作時には、図２９の共通ゲート線ＣＧ０−ＣＧ１５は接地される。選択ブロックのブロック選択信号ＢＳＥＬは“Ｈ（電源電圧）”となり、非選択ブロックのブロック選択信号ＢＳＥＬは“Ｌ（接地電位）”を維持する。したがって、選択ブロックのワード線は接地電位（０）となり、非選択ブロックのワード線はフローティング（Ｆ）状態になる。
【０００９】
次に、２１Ｖ，３ｍｓの消去パルスがバルク（Ｂｕｌｋ）（セルＰウェル）に印加される。その結果、選択ブロックでは、バルクとワード線との間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により、セルＰウェル中に抜け、セルのしきい値電圧はほぼ−３Ｖとなる。ＮＡＮＤ型フラッシュでは過消去が問題とならないため、セルは１回の消去パルスで、−３Ｖ程度に深く消去される。
【００１０】
一方、非選択ブロックは、フローティング状態のワード線とセルＰウェルとの容量カップリングにより、消去パルスの影響を受けない。フローティング状態のワード線では、ブロック選択信号ＢＳＥＬの入力するトランジスタのソース、そのソースとポリシリコンのワード線との間の金属配線、およびポリシリコンのワード線が接続されている。
【００１１】
カップリング比は、フローティング状態のワード線に接続される容量から計算される。ＢＳＥＬゲート入力のトランジスタのソース接合容量、ソースとゲートのオーバラップ容量、ポリシリコンと金属配線のフィールド上の容量、ポリシリコンのワード線とセルＰウェルとの容量等があるが、ポリシリコンのワード線とセルＰウェルとの容量が全容量に対して支配的に大きい。このため、実測結果から求めたカップリング比は約０．９と大きく、ＦＮトンネル電流が流れるのを防げる。消去ヴェリファイ（検証）は選択ブロック内の全てのセルのしきい値電圧が−１Ｖ以下になったかどうかで判定される。
【００１２】
また、読み出し動作では、１ページ分のセルデータが同時にページバッファ（Ｐａｇｅ Ｂｕｆｆｅｒ）５０のラッチ回路（Ｌａｔｃｈ）５１に転送され、連続的に読み出される。図３１は、読み出し時の主要信号の動作波形を示す図である。
【００１３】
１ページ分のセルデータをセンスする際、前記ページバッファは最初“０”（論理ローレベルで、消去セルを読み出した状態）に初期化されており、図３１のｔ１に示すように、ビット線は０Ｖに、選択ゲート線ＳＳＬ，ＧＳＬは４．５Ｖになる。その後、図３１のｔ２に示すように、選択ブロック（ＮＡＮＤ列）内の選択ワード線（Ｓｅｌｅｃｔｅｄ）には０Ｖが、選択ブロック内の非選択ワード線（Ｕｎｓｅｌｅｃｔｅｄ）にはパス電圧である４．５Ｖが入力される。非選択ワード線に入力する４．５Ｖは書き込み後、および消去後のそれぞれのセルのしきい値電圧よりも高いため、全ての非選択セルはパス・トランジスタとして働く。
【００１４】
一方、０Ｖ印加の選択ワード線により、消去後のセル・トランジスタのみが導通する。したがって、消去後のセルが読み出されたＮＡＮＤ列はビット線を接地するパスとなり、書き込み後のセルが読み出されたＮＡＮＤ列はビット線を開放状態（オープン状態）にする。
【００１５】
図３１のｔ３に示すように、ビット線からラッチへの直接のセンス経路は図２９のＰＧＭを“Ｌ”にすることにより遮断されており、ラッチデータはＳＥＮＳＥトランジスタ５２を通してのみ決定される。Ｖｒｅｆによって、２μＡの負荷電流をビット線に供給するＰＭＯＳカレント・ミラー回路（Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）５３の負荷が活性化される。
【００１６】
このとき、消去後のセルを読み出しているビット線では、負荷電流が垂れ流され、“Ｌ”レベルを維持し、書き込み後のセルを読み出しているビット線は“Ｈ”レベルとなる。図３１のｔ４に示すように、書き込み後のセルを読み出しているビット線はＳＥＮＳＥトランジスタ５２を導通させ、ラッチデータを“１”にひっくり返す。
【００１７】
こうして、書き込み後のセルを読み出したラッチ回路５１は“１”を、消去後のセルを読み出したラッチ回路５１は“０”を保存する。これら“１”、“０”のラッチデータは読み出し回路を経た後、正規の論理レベルに変換される。したがって、１ページ分の全ラッチ回路は同時にセットされた後、連続的な読み出しを可能とする。
【００１８】
また、書き込み動作では、まず、連続的にページバッファ５０に書き込みデータがロードされる。“０”は書き込みを行うセルデータであり、“１”は書き込み禁止のセルデータである。書き込みサイクルは、全ての“０”ラッチデータの全セルが書き込まれるまで繰り返される。
【００１９】
各書き込みサイクルは、書き込みパルスと“０”ラッチのセルの過書き込みを防止するためのヴェリファイ動作とで構成されている。さらに具体的には、４０μｓの書き込みサイクルは以下の（１）〜（４）のステップで構成される。
【００２０】
（１）ビット線セットアップ（８μｓ）：ページバッファ５０のラッチ回路５１内の書き込みデータに従ってビット線のレベルを、書き込みは０Ｖに、書き込み禁止はＶccに設定する。
【００２１】
（２）書き込み（２０μｓ）：選択ワード線に書き込み電圧を短いパルスで入力する。
【００２２】
（３）ワード線放電（４μｓ）：選択ワード線の高電位は放電され、次の低いヴェリファイ電位の入力に備える。
【００２３】
（４）書き込みヴェリファイ（８μｓ）：書き込みセルのしきい値電圧が目標値以上に書き込まれた否かをチェックする。
【００２４】
前記ヴェリファイ動作では、十分に書き込みが行われたセルのラッチ回路５１は“０”から“１”へと変わり、さらに書き込まれることを防ぐ。ヴェリファイ動作時のバイアス条件は読み出し動作時のそれとほぼ同じであるが、ラッチ回路５１には書き込み状態のデータが保持され、０Ｖとは異なる０．７Ｖが選択ワード線に入力される。
【００２５】
この条件のもとで、書き込みセルのしきい値電圧が０．７Ｖを越えた時、すなわち、十分に書き込みが行われた時に、ラッチ回路５１内のデータは“０”から“１”へと変化する。“１”データの入ったラッチ回路５１は、ヴェリファイ動作ではラッチ回路５１は“０”から“１”へのみ変化するため、影響を受けない。書き込みサイクルは、ページバッファ５０のラッチ回路５１が全て“１”を保持するまで、若しくは１０サイクルの最大書き込み時間に達するまで繰り返される。
【００２６】
図３２は、選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件を示している。ビット線側の選択ゲート線ＳＳＬのトランジスタは導通状態で、かつ、ソース線側の選択ゲート線ＧＳＬのトランジスタは非導通状態である。また、書き込むセルのビット線は０Ｖに、書き込み禁止セルのビット線はＶccにする。０Ｖのビット線により、そのＮＡＮＤ列のチャネル５５は接地電位となる。書き込み電圧が選択セルのゲート５６に入力されると、浮遊ゲート５７とチャネル５５間に大きなポテンシャルの差が生じ、浮遊ゲート５７にＦＮトンネル電流で電子が注入され、セルが書き込まれる。
【００２７】
書き込み禁止セルにおいては、Ｖccのビット線により選択ＮＡＮＤ列のチャネル５８が予備充電される。選択ＮＡＮＤ列のワード線、すなわち、書き込み電圧が入力される選択ワード線と、パス電圧が入力される非選択ワード線が立ち上がると、チャネル５８がビット線側の選択ゲート線ＳＳＬ、ソース線側の選択ゲート線ＧＳＬ間でフローティング状態となっているため、ワード線５９、浮遊ゲート６０、チャネル５８、およびセルＰウェル６１、それぞれを介した直列容量の結合により、チャネル容量は自動的に昇圧される。
【００２８】
このように、選択ブロック内の書き込み禁止のＮＡＮＤ列のチャネル電位はワード線とチャネルとの容量結合によって決定される。したがって、書き込み禁止電圧を十分に高くするためには、チャネルの初期充電を十分に行うこと、また、ワード線とチャネル間の容量カップリング比を大きくすることが重要となる。
【００２９】
前記ワード線とチャネル間の容量カップリング比Ｂは以下のように算出される。
【００３０】
Ｂ ＝ Ｃｏｘ ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘ，Ｃｊはそれぞれワード線とチャネルとの間のゲート容量の総和、セルトランジスタのソースおよびドレインの接合容量の総和である。
【００３１】
また、ＮＡＮＤ列のチャネル容量は、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計となる。なお、その他の容量である選択ゲートとソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量等は全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００３２】
例えば、０．４μｍルールの６４Ｍ，ＮＡＮＤ型ＥＥＰＲＯＭの場合、セルトランジスタのＷ（ゲート幅）／Ｌ（ゲート長）＝０．４μｍ／０．４μｍであり、ワード線ピッチは０．８μｍである。この６４Ｍの場合、ゲート容量Ｃｏｘと接合容量Ｃｊはほぼ等しく、カップリング比Ｂは０．５（５０％）となる。なお、前記接合容量Ｃｊは、セルＰウェル、セルトランジスタのソースおよびドレインの不純物濃度等のプロセス条件によって多少変化する。
【００３３】
前記従来例１の１１５３ページにはカップリング比が８０％と記述されているが、このようにするためには、例えば、接合容量Ｃｊを従来の１／４にする必要が有る。しかし、接合容量を低下させるためには、セルＰウェルの濃度を薄くするか、あるいは、セルトランジスタのソースおよびドレインの濃度を薄くしなくてはならない。セルＰウェルの濃度を薄くすることはメモリセル間のフィールド耐圧を低下させることになり、限界がある。また、セルトランジスタのソースおよびドレインの濃度を薄くすることはソースおよびドレインの抵抗が増大するため、セル電流の減少につながる。
【００３４】
また、ゲート容量Ｃｏｘを増加させ、接合容量Ｃｊを減少させる方法として、従来例３：Ｒ．Ｓhirota et al.,“Ａ 2.3μｍ2 Ｍemory Ｃell Ｓtructure for16 Ｍb ＮＡＮＤ ＥＥＰＲＯＭs,”in ＩＥＤＭ'90 Ｔechnical Ｄigest,pp.103-106, Ｄec.1990.にあるように、デザインルールをＦとしたときにワード線のピッチを２Ｆ以下にして、結果的に、隣接ワード線間のスペースを縮小させ、接合容量Ｃｊを減少させる方法がある。
【００３５】
しかし、この方法は、図３３（ａ）〜（ｄ）に示すように、ワード線をエッチングする際に、２枚のマスク材を用いているため、第１のマスク材であるシリコン窒化膜（ＳｉＮ）６５と第２のマスク材であるレジスト（Ｒｅｓｉｓｔ）６６との間で合わせずれを起こすという問題が生じる。これは、加工上の問題を招くばかりか歩留りを低下させる。さらには、ワード線の加工用マスクが２枚必要となり、プロセス工程が複雑となって製造コストも高価なものとなる。
【００３６】
さらに、書き込み時にセルＰウェルを負バイアスさせ、接合容量の空乏層を伸ばすことによって接合容量Ｃｊを低下させる方法がある。しかし、接合容量は近似的に接合のビルトイン・ポテンシャルと逆バイアスとの和の平方根の逆数に比例するため、例えば、６Ｖのチャネル電位に対して、セルＰウェルに−２Ｖ印加しても、接合容量は約９０％にしか低下せず、大きな効果は期待できない。しかも、負バイアスをセルＰウェルに与えるための余分な回路とパワーと時間を必要とする。
【００３７】
以上述べたように、カップリング比Ｂを大きくする方法はいろいろあるが、どの方法にもそれぞれ上述したような問題がある。
【００３８】
また、前記従来例２、および従来例４：Ｔ．Ｔanaka et al., “Ａ Ｑuick Ｉntelligent Ｐrogram Ａrchitecture for 3V-Only ＮＡＮＤ−ＥＥＰＲＯＭ’s,”in Ｓymp.ＶＬＳＩ Ｃircuits Ｄig. Ｔech.Ｐapers,Ｊune 1992,pp.20-21.では、書き込み時の書き込み禁止のＮＡＮＤ列のチャネル電位を前記従来例１とは異なる方法で与えている。すなわち、前記従来例１では、フローティング状態にしたチャネルとワード線との容量結合で、チャネル電位を昇圧させているのであるが、前記従来例２および従来例４では、チップ内の周辺回路のチャージポンプで昇圧した書き込み禁止電圧をセンスアンプからビット線を介して、直接チャネルに与えている。
【００３９】
図３４は、従来例４のメモリセルおよびビット線を含むセンスアンプの回路図であり、図３５はそのＮＡＮＤ列のメモリセルの書き込み（Ｐｒｏｇｒａｍ）、読み出し（Ｒｅａｄ）、ヴェリファイ（Ｖｅｒｉｆｙ Ｒｅａｄ）動作のバイアス状態を示す図である。
【００４０】
書き込みの際、選択ＮＡＮＤ列の選択ワードＣＧ６（制御ゲート線）にはＶｐｐ（１８Ｖ）を印加し、非選択ワード線ＣＧ１−ＣＧ５，ＣＧ７，ＣＧ８、および選択ゲート線ＳＧ１にはＶｍ（１０Ｖ）を印加する。さらに、書き込みを行うビット線には０Ｖを印加し、書き込みを行わないビット線にはＶｍｂ（８Ｖ）をそれぞれセンスアンプより印加する。したがって、書き込み禁止のＮＡＮＤ列のチャネルには、ビット線、選択ゲート線を介して８Ｖの固定電位が与えられる。
【００４１】
このとき、選択ゲート線および非選択ワード線の電位Ｖｍを、書き込みを行わないビット線の電位Ｖｍｂよりも２Ｖ高くしているのは、選択ゲートのしきい値電圧約２Ｖと、既に書き込まれたセルが、書き込みを行うセルよりもＮＡＮＤ列でビット線側にある場合、そのしきい値電圧を考慮しているためである。
【００４２】
前記従来例２および従来例４の問題点として、以下の２つが挙げられる。第一に、書き込み禁止電圧をセンスアンプからビット線に与えているため、センスアンプの設計上、その構成トランジスタを高耐圧トランジスタにする必要があることである。
【００４３】
電源電圧Ｖccが３．３Ｖの場合、このＶccが入力されるトランジスタは、ゲート酸化膜厚が例えば１２０オングストロームと薄く、また、ゲート長の短いトランジスタとして設計できる。すなわち、デザイン・ルールが、例えば０．４μｍという厳しいルールで設計できる。
【００４４】
しかし、書き込み禁止電圧８Ｖに耐えうるトランジスタは、例えばゲート酸化膜厚が２００オングストロームと厚く、また、ゲート長が１μｍと長いトランジスタとして設計する必要がある。すなわち、デザインルールが、例えば１μｍと緩いルールで設計する必要がある。このため、センスアンプのレイアウト面積が増大したり、また、細かいビット線ピッチにセンスアンプをレイアウトすることが困難となる。
【００４５】
第二の問題点として、チャネルにビット線を介して書き込み禁止電圧を入力するため、パストランジスタとなる非選択ワード線および選択ゲート線にそれらのしきい値電圧を加味した高い電圧を印加する必要が生じる。非選択ワード線に高い電圧を印加することは、書き込みを行うＮＡＮＤ列の非選択セルを誤書き込みしてしまう問題を発生させる。したがって、従来例２および従来例４では、書き込み禁止電圧は誤書き込みを起こさない程度の電位に制限を受け、書き込み禁止電圧の許容電位幅（ウインドウ）が狭くなるという問題を有している。
【００４６】
また、選択ゲート線に高い電圧を印加すると、書き込みを行うＮＡＮＤ列のチャネルはＶss（０Ｖ）であるため、そのゲート酸化膜に大きな電界が加わり、選択ゲートトランジスタのゲート酸化膜の破壊を招くという問題を発生させる。
【００４７】
ところで、最近、提案されたブースタプレートなる導電体を用いて非書き込みＮＡＮＤ列のチャネル電位を高くし、かつ、書き込み／消去／読み出しの電圧を低下させるＮＡＮＤ型ＥＥＰＲＯＭ（従来例５）について説明する。（従来例５：Ｊ．Ｄ．Ｃhoi et al., “Ａ Ｎovel Ｂooster Ｐlate Ｔechnology in Ｈigh Ｄensity ＮＡＮＤ Ｆlash Ｍemories for Ｖoltage Ｓcaling- Ｄown and Ｚero Ｐrogram Ｄisturbance, ”in Ｓymp.ＶＬＳＩ Ｔechnology Ｄig. Ｔech.Ｐapers,Ｊune 1996,pp.238-239 。）
図３６は、従来例５のブースタプレートを有するＮＡＮＤ型ＥＥＰＲＯＭの構成を示す斜視図であり、このＮＡＮＤ型ＥＥＰＲＯＭは次のように構成されている。図３６に示すように、基板７０にゲート絶縁膜７１を介して浮遊ゲート７２が形成され、この浮遊ゲート７２上にはＯＮＯ膜７３を介して制御ゲート７４が形成されている。そして、さらに前記制御ゲート７４上にはプレート酸化膜７５を介してブースタプレート７６が形成されている。
【００４８】
すなわち、従来例５のＮＡＮＤ型ＥＥＰＲＯＭは、従来のＮＡＮＤ型ＥＥＰＲＯＭを作製した後に、プレート酸化膜７５であるＣＶＤ酸化膜（ＳｉＯ2 ）とタングステン・ポリサイド（ｐｏｌｙ−ＳｉとＷＳｉX ）を堆積し、その後、ポリサイド層をパターニングし、各ブロックの全メモリセル・トランジスタを覆うブースタプレート７６を形成したものである。
【００４９】
メモリセルの動作は、基本的には前記従来例１のＮＡＮＤ型ＥＥＰＲＯＭとほぼ同様であるが、詳細は図１６に示すようにブースタプレート７６には、書き込み時に書き込み電圧が、また消去時に０Ｖがそれぞれ印加される。
【００５０】
ところで、前記ブースタプレートには２つの利点がある。一つは、書き込みの際の容量カップリングγが大きくなることである。ブースタプレートがない従来において、容量カップリングγは、
γ ＝ Ｃｃｆ／（Ｃｆｓ＋Ｃｃｆ）
と表わされる。ここで、Ｃｃｆは制御ゲート（ワード線）７４と浮遊ゲート７２間の容量であり、Ｃｆｓは浮遊ゲート７２と基板７０間の容量である。一方、ブースタプレート７６を付加した場合の容量カップリング比γｂは、
γｂ ＝ （Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされ、従来のブースタプレートがない場合のγよりも大きくなる。したがって、書き込み時の書き込み電圧を低下できる。ここで、Ｃｂｆはブースタプレート７６と浮遊ゲート７２間の容量である。
【００５１】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板７０と浮遊ゲート７２間の電位差を大きくでき、従来よりも高速な消去、あるいは、消去電圧を低下することが可能となる。また、γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【００５２】
もう一つの利点は、制御ゲート（ワード線）７４とチャネル間の容量カップリング比が大きくなることである。ブースタプレート７６がある場合の容量カップリング比Ｂｂは、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）７４とチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレート７６とチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。したがって、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤ列のチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【００５３】
【発明が解決しようとする課題】
図３６に示すように、ブースタプレート７６と浮遊ゲート７２との間の容量Ｃｂｆは浮遊ゲート７２の側壁で決まる。従って、さらに容量Ｃｂｆを大きくするには、浮遊ゲート７２の膜厚を厚くして側壁を高くするか、浮遊ゲート７２側壁部の前記プレート酸化膜７５の膜厚を薄くするか、あるいはプレート酸化膜７５の材料の比誘電率を高くするかのいずれかの方法を取らざるをえない。
【００５４】
しかし、浮遊ゲート７２の膜厚を厚くすると、浮遊ゲート７２のところで段差が大きくなり、その後のプロセスが困難になる。また、プレート酸化膜７５の膜厚を薄くしたり、比誘電率の高い材料をプレート酸化膜７５に用いることは信頼性の上で限界がある。したがって、図３６に示す構造では、さらに容量Ｃｂｆを増加させて書き込み、消去、読み出し電圧の低電圧化を図るのは困難である。
【００５５】
また、図３６に示す構造では、制御ゲート（ワード線）７４を形成後、ＮＡＮＤ列のメモリセルトランジスタのソース／ドレインのイオン注入を行っているため、この接合容量Ｃｊにより制御ゲート（ワード線）７４とチャネル間のカップリング比が小さくなるという問題がある。
【００５６】
本発明は、前記問題点を解決するためになされたもので、その目的とするところは、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭを提供することである。また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくし、制御ゲートとチャネル部との容量カップリング比を大きくする。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることを可能として、信頼性の向上を図り得る半導体記憶装置を提供することにある。
【００５７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体の第１領域上に絶縁膜を介して形成された第１の浮遊ゲートと、前記導電体の第２領域上に前記絶縁膜を介して形成された第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを具備することを特徴とする。
【００５８】
また、請求項２に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを具備することを特徴とする。
【００５９】
また、請求項３に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを有する二層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個接続したメモリセルユニットを具備することを特徴とする。
【００６０】
また、請求項４に記載の半導体記憶装置は、半導体基板上に形成された導電体と、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートとを有する二層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個直列接続したＮＡＮＤセルを具備することを特徴とする。
また、さらに請求項５に記載の半導体記憶装置は、請求項１乃至請求項４のいずれか１項に記載の構成において、前記半導体基板に前記導電体がゲート絶縁膜を介して形成されていることを特徴とする。
【００６１】
また、さらに請求項６に記載の半導体記憶装置は、請求項１乃至請求項５のいずれか１項に記載の構成において、前記半導体基板が、前記導電体下及び浮遊ゲート下における表面領域が互いに同導電型を有することを特徴とする。
【００６２】
また、さらに請求項７に記載の半導体記憶装置は、請求項１乃至請求項６のいずれか１項に記載の構成において、前記導電体が、第１の導電膜及び第２の導電膜が積層された積層構造を有し、前記第１の導電膜と自己整合的に設けられたトレンチ内に絶縁物が埋め込まれてなるトレンチ素子分離領域が形成されていることを特徴とする。
【００６３】
また、さらに請求項８に記載の半導体記憶装置は、請求項１乃至請求項７のいずれか１項に記載の構成において、前記導電体には、メモリセルへの書き込み時に書き込み電圧が印加されることを特徴とする。
【００６４】
また、さらに請求項９に記載の半導体記憶装置は、請求項１乃至請求項７のいずれか１項に記載の構成において、前記導電体には、メモリセルの読み出し時に電源電圧が印加されることを特徴とする。
【００６５】
また、さらに請求項１０に記載の半導体記憶装置の製造方法は、半導体基板上に形成された複数個のメモリセルを接続してメモリセルユニットを構成する半導体記憶装置の製造方法において、前記半導体基板に素子分離領域を形成する工程と、前記半導体基板上に第１の絶縁膜を成膜する工程と、この第１の絶縁膜上に第１の導電膜を成膜する工程と、この第１の導電膜上に所定パターンのシリコン窒化膜を形成し、さらにこのシリコン窒化膜の側面に側壁パターンを形成する工程と、前記シリコン窒化膜および側壁パターンをマスクとして、前記第１の絶縁膜および第１の導電膜を前記メモリセルの制御ゲート線方向に沿った複数の線状にパターニングする工程と、前記線状にパターニングされた第１の導電膜上に第２の絶縁膜を成膜する工程と、この第２の絶縁膜上に浮遊ゲートとなる第２の導電膜を成膜する工程と、前記メモリセルの制御ゲート線方向に隣接する前記素子分離領域上の第２の導電膜に分離用溝を形成する工程と、前記第２の導電膜上に第３の絶縁膜を成膜する工程と、この第３の絶縁膜上に第３の導電膜を成膜する工程と、
この第３の導電膜と、前記第３の絶縁膜と、前記第２の導電膜とを自己整合的にパターニングして、少なくとも互いに隣接する前記第１の導電膜間に制御ゲート線及び浮遊ゲートを形成する工程と、前記メモリセルユニットのソース／ドレインとして機能する領域に、イオン注入により前記線状にパターニングされた第１の導電膜及び前記制御ゲート線と自己整合的に拡散層を形成する工程とを具備することを特徴とする。
【００６６】
また、さらに請求項１１に記載の半導体記憶装置の製造方法は、半導体基板上に形成された複数個のメモリセルを接続してメモリセルユニットを構成する半導体記憶装置の製造方法において、前記半導体基板上に第１の絶縁膜を成膜する工程と、この第１の絶縁膜上に第１の導電膜を成膜する工程と、前記第１の導電膜を所定パターンにパターニングし、これをマスク材として前記半導体基板に素子分離用溝を形成する工程と、この素子分離用溝を絶縁物で埋め込んで素子分離領域を形成する工程と、前記半導体基板上に第２の導電膜を成膜した後、この第２の導電膜及び前記第１の導電膜を前記メモリセルの制御ゲート線方向に沿った複数の線状にパターニングする工程と、前記線状にパターニングされた前記第２の導電膜と第１の導電膜の積層体上に第２の絶縁膜を成膜する工程と、この第２の絶縁膜上に浮遊ゲートとなる第３の導電膜を成膜する工程と、前記メモリセルの制御ゲート線方向に隣接する前記素子分離領域上の第３の導電膜に分離用溝を形成する工程と、前記第３の導電膜上に第３の絶縁膜を成膜する工程と、この第３の絶縁膜上に第４の導電膜を成膜する工程と、この第４の導電膜と、前記第３の絶縁膜と、前記第３の導電膜とを自己整合的にパターニングして、少なくとも互いに隣接する前記第２の導電膜と第１の導電膜の積層体間に制御ゲート線及び浮遊ゲートを形成する工程と、前記メモリセルユニットのソース／ドレインとして機能する領域に、イオン注入により前記線状にパターニングされた第２の導電膜と第１の導電膜の積層体及び前記制御ゲート線と自己整合的に拡散層を形成する工程とを具備することを特徴とする。
【００６７】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置について、ＮＡＮＤ型ＥＥＰＲＯＭを例として説明する。まず、本発明の第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成について説明する。
【００６８】
図１３は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す平面図である。図１４、図１５は、図１３中のそれぞれＸ−Ｘ′、Ｙ−Ｙ′方向に沿った断面図である。なお、図１３は透視した様子を示す。
【００６９】
図１３〜図１５に示すように、ｐ形シリコン基板１上にはメモリセルＮウェル２が形成され、このメモリセルＮウェル２内にはメモリセルＰウェル３が形成されている。前記メモリセルＰウェル３上には、図１５に示すように、素子分離領域であるフィールド酸化膜（素子分離絶縁膜）４が形成されている。この前記フィールド絶縁膜４で囲まれた領域には、４個のメモリセルトランジスタとそれを挟む２個の選択ゲートトランジスタからなるＮＡＮＤセルが以下のように形成されている。
【００７０】
前記メモリセルＰウェル３上には、図１４に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜５が形成され、さらにこの第１のゲート絶縁膜５上および前記フィールド酸化膜４の一部の上には、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる導電体で構成されるブースタプレート６が、ワード線１３ａ方向に沿った線状に形成されている。
【００７１】
さらに、図１４に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜９がメモリセルＰウェル３及びプースタプレート６上に亘り形成され、この第２のゲート絶縁膜９上および前記フィールド酸化膜４の一部の上には、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート１０が形成されている。。
【００７２】
また、前記浮遊ゲート１０上には、図１４、図１５に示すように、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜１２が形成され、さらに、この第３のゲート酸化膜１２上には、膜厚が１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜が形成されている。この積層膜により、４個のメモリセルトランジスタのワード線（制御ゲート）１３ａとこれらメモリセルトランジスタを挟む選択ゲートトランジスタの選択ゲート線１３ｂが構成される。さらに、ＮＡＮＤセルのドレイン部とソース部には、Ｎ+ 層１４が形成されている。
【００７３】
また、図１４、図１５に示すように、第４の絶縁膜１５が全面に堆積され、この第４の絶縁膜１５には前記ドレイン部又はソース部に接続されたタングステンプラグ１７が設けられており、さらに前記第４の絶縁膜１５上にはこのタングステンプラグ１７に接続されたアルミニウム（Ａｌ）からなるビット線１８が配設されている。さらに、全面にはパシベーション膜１９が形成されている。
【００７４】
すなわち、この第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、次のように構成されている。ｐ形シリコン基板１上には、第１のゲート絶縁膜５を介してブースタプレート（第１の金属電極）６が配設され、このブースタプレート６の少なくとも上面の一部には第２のゲート絶縁膜９を介して浮遊ゲート（第２の金属電極）１０が配設されている。さらに、この浮遊ゲート１０上には、第３のゲート絶縁膜１２を介してワード線（第３の金属電極）１３ａが配設されている。このような２層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個（ここでは４個）直列接続し、さらにこれらを挟む選択ゲートトランジスタを接続してメモリセルユニット（ＮＡＮＤセル）が構成され、このメモリセルユニットがマトリックス配列されてメモリセルアレイが構成されている。
【００７５】
また、このＮＡＮＤ型ＥＥＰＲＯＭは、ビット線１８と交差して配設され、前記メモリセルユニットを前記ビット線１８又は共通ソース線（図示せず）に接続させる選択ゲート線１３ｂを有し、さらに、前記メモリセルアレイのワード線１３ａおよび選択ゲート線１３ｂを選択する行選択手段と、前記メモリセルアレイのビット線１８を選択する列選択手段とを有している。
【００７６】
上述のように構成されたＮＡＮＤ型ＥＥＰＲＯＭの動作は、基本的には従来例１の動作とほぼ同様であり、詳細を図１６に示す。この図１６は、書き込み、消去、読み出し動作のバイアス状態を示す図であり、ブースタプレート６には書き込み時に書き込み電圧１３Ｖが印加され、また消去時に０Ｖが、読み出し時に電源電圧Ｖｃｃが印加される。
【００７７】
ここで、ブースタプレートを有するメモリセルにおける上述した２つの利点について考える。まず、書き込みの際の容量カップリング比は次のようになる。ブースタプレートを有するメモリセルの容量カップリング比γｂは、上述したように、
γｂ ＝ （Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされる。この式中のＣｂｆはブースタプレートと浮遊ゲート間の容量であり、図３６に示した従来例５のブースタプレートを有するメモリセルの容量Ｃｂｆは浮遊ゲートの側壁とブースタプレートとの間に形成される容量で決定される。しかし、この第１の実施の形態のブースタプレートを有するメモリセルでは、前記容量Ｃｂｆは浮遊ゲート１０の側壁とブースタプレート６との間に形成される容量に、ブースタプレート６の上面の一部と浮遊ゲート１０との間に形成される容量を加えたものになる。したがって、従来例５に示すメモリセルよりこの第１の実施の形態に示すメモリセルのほうが容量カップリング比γｂが大きくなり、書き込み時の書き込み電圧を低下できる。なお、Ｃｃｆは制御ゲート（ワード線）１３ａと浮遊ゲート１０間の容量であり、Ｃｆｓは浮遊ゲート１０と基板間の容量である。
【００７８】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板と浮遊ゲート１０間の電位差を大きくでき、従来例５よりも高速な消去、あるいは、消去電圧の低下が可能となる。さらに、容量カップリング比γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【００７９】
次に、もう一つの利点の、制御ゲート（ワード線）とチャネル間の容量カップリング比についてはつぎのようになる。ブースタプレートを有するメモリセルの容量カップリング比Ｂｂは、上述したように、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）とチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレートとチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。
【００８０】
図３６に示した従来例５のブースタプレートを有するメモリセルでは、ブースタプレートの直下にソース／ドレイン領域が形成されている。しかし、この第１の実施の形態のブースタプレートを有するメモリセルでは、ブースタプレート６の直下のソース／ドレイン領域を無くし、浮遊ゲートの直下と同導電型の半導体領域とすることができる。したがって、ＮＡＮＤセルチャネル部の接合容量Ｃｊが小さくなり、制御ゲート（ワード線）１３ａとチャネル部との間の容量カップリング比が大きくなる。これにより、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤセルのチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【００８１】
次に、上記第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。図１〜図１５は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図１，４，７，１０，１３は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図であり、図２，５，８，１１，１４はそれぞれの製造工程における平面図中のＸ−Ｘ′に沿った断面図、図３，６，９，１２，１５はそれぞれの製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【００８２】
図１〜図３に示すように、ｐ形シリコン基板１上にメモリセルＮウェル２を形成し、このメモリセルＮウェル２内にメモリセルＰウェル３を形成する。このメモリセルＰウェル３上に、フィールド酸化膜（素子分離絶縁膜）４を形成する。以下に前記フィールド酸化膜４で囲まれた領域への、ＮＡＮＤセル、ここでは４個のメモリセルトランジスタとそれを挟む２つの選択ゲートトランジスタからなるＮＡＮＤセルの製造方法を示していく。
【００８３】
前記メモリセルＰウェル３上にフィールド酸化膜４を形成後、図４〜図６に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜５を成膜する。さらに、この第１のゲート絶縁膜５上に、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなるブースタプレート６を成膜する。
【００８４】
続いて、図５に示すように、マスク材とするシリコン窒化膜（ＳｉＮ）７をリソグラフィ法により形成し、さらにこのシリコン窒化膜７の側面に側壁８を形成する。そして、このシリコン窒化膜７および側壁８をマスクとして、図８に示すように、前記第１のゲート絶縁膜５およびブースタプレート６を制御ゲート線方向に沿った線状にエッチング加工する。
【００８５】
次に、図７〜図９に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜９を成膜する。この第２のゲート絶縁膜９上に、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート１０を成膜する。さらに、図９に示すように、制御ゲート線方向の隣接するフィールド酸化膜４上で浮遊ゲート１０間の分離溝１１を形成する。
【００８６】
その後、前記浮遊ゲート１０上に、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜１２を形成する。さらに、この第３のゲート絶縁膜１２上に、膜厚が１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜１３を堆積する。
【００８７】
次に、図１０〜図１２に示すように、前記第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜１３と、第３のゲート絶縁膜１２と、第２の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜である浮遊ゲート１０を、互いに隣接するブースタプレート６間及びブースタプレート６の上面の一部上で残存するように、セルフアラインでエッチング加工する。これにより、ワード線（制御ゲート）１３、選択ゲート線１３ｂ及び浮遊ゲート１０を形成する。
【００８８】
その後、ＮＡＮＤセルのドレイン部とソース部に、イオン注入によりＮ+ 層１４を、セルフアラインで形成する。この際、ＮＡＮＤセルのメモリセルトランジスタ間のドレイン／ソース領域はブースタプレート６で覆われているため、Ｎ+ 層が形成されない。
【００８９】
次に、図１３〜図１５に示すように、第４の絶縁膜１５を全面に堆積し、この第４の絶縁膜１５にコンタクト孔１６を開ける。さらに、このコンタクト孔１６にタングステンプラグ１７を埋め込み、このタングステンプラグ１７に接続されるアルミニウム（Ａｌ）からなるビット線１８を配設する。そして、パシベーション膜１９で全面を覆う。以上により、この第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは完成する。
【００９０】
以上説明したようにこの第１の実施の形態によれば、ブースタプレートと浮遊ゲート間の容量を増大させることにより、従来のブースタプレートを有するＮＡＮＤセル型ＥＥＰＲＯＭに比べて、さらに低電圧によって書き込み／消去／読み出し動作を行うことができる。
【００９１】
また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくして、制御ゲートとチャネル部との容量カップリング比を大きくできる。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることが可能となり、信頼性の向上を図ることができる。
【００９２】
次に、本発明の第２の実施の形態として、素子分離領域にトレンチ素子分離ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いたＮＡＮＤ型ＥＥＰＲＯＭの構成について説明する。上記第１の実施の形態では、素子分離領域にフィールド酸化膜を用いたが、このフィールド酸化膜の替わりに、トレンチ素子分離を用いた場合でも、本発明を有効に適用することができる。
【００９３】
図２６は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す平面図である。図２７は、図２６中のＸ−Ｘ′方向に沿った断面図である。図２８（ａ）、（ｂ）は、図２６中のそれぞれＹ１−Ｙ１′、Ｙ２−Ｙ２′方向に沿った断面図である。なお、図２６は透視した様子を示す。
【００９４】
図２６〜図２８に示すように、ｐ形シリコン基板２１上にはメモリセルＮウェル２２が形成され、このメモリセルＮウェル２２内にはメモリセルＰウェル２３が形成されている。前記メモリセルＰウェル２３内には、図２８に示すように、素子分離領域であるトレンチ素子分離領域２６が形成されている。そして、このトレンチ素子分離領域２６で囲まれた領域には、４個のメモリセルトランジスタとそれを挟む２個の選択ゲートトランジスタからなるＮＡＮＤセルが以下のように形成されている。
【００９５】
前記メモリセルＰウェル２３上には、図２７、図２８に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜２４が形成され、さらにこの第１のゲート絶縁膜２４上には膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜２５が形成されている。また、この第１の多結晶シリコン膜２５および前記トレンチ素子分離領域２６の一部の上には、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７が形成され、前記第１の多結晶シリコン膜２５と多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７がワード線３２の方向に沿った線状に加工されることにより二層構造からなるブースタプレートを構成している。
【００９６】
さらに、図２７に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜２８がメモリセルＰウェル２３及びブースタプレート上に亘り形成され、この第２のゲート絶縁膜２８上および前記トレンチ素子分離領域２６の一部の上には、膜厚が１０００ｎｍ以上の第３の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート２９が形成されている。
【００９７】
また、前記浮遊ゲート２９上には、図２７に示すように、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜３１が形成され、さらに、この第３のゲート酸化膜３１上には、膜厚が１００ｎｍ〜４００ｎｍの第４の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜が形成されている。この積層膜により、４個のメモリセルトランジスタのワード線（制御ゲート）３２ａとこれらメモリセルトランジスタを挟む選択ゲートトランジスタの選択ゲート線３２ｂが構成される。さらに、ＮＡＮＤセルのドレイン部とソース部には、Ｎ+ 層３３が形成されている。
【００９８】
また、図２７、図２８に示すように、第５の絶縁膜３４が全面に形成され、この第５の絶縁膜３４には前記ドレイン部又はソース部に接続されたタングステンプラグ３６が設けられている。さらに、前記第５の絶縁膜３４上にはこのタングステンプラグ３６に接続された、ソース線およびビット線コンタクトの中間接点領域３７が配設されている。
【００９９】
さらに、図２７、図２８に示すように、第６の絶縁膜３８が全面に形成され、この第６の絶縁膜３８上には前記中間接点領域３７に接続されたビット線４０が配設されている。そして、全面にはパシベーション膜４１が形成されている。
【０１００】
すなわち、この第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、次のように構成されている。ｐ形シリコン基板２１上には、第１のゲート絶縁膜２４を介して第１の多結晶シリコン膜２５と多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７との二層構造からなるブースタプレート（第１の金属電極）が配設され、このブースタプレートの少なくとも上面の一部には第２のゲート絶縁膜２８を介して浮遊ゲート（第２の金属電極）２９が配設されている。
【０１０１】
さらに、この浮遊ゲート２９上には、第３のゲート絶縁膜３１を介してワード線（第３の金属電極）３２ａが配設されている。このような２層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個（ここでは４個）直列接続し、さらにこれらを挟む選択ゲートトランジスタを接続してメモリセルユニット（ＮＡＮＤセル）が構成され、このメモリセルユニットがマトリックス配列されてメモリセルアレイが構成されている。
【０１０２】
また、このＮＡＮＤ型ＥＥＰＲＯＭは、前記メモリセルユニットを前記ビット線４０又はソース線（前記中間接点領域）３７に接続させる選択ゲート線３２ｂを有し、さらに、前記メモリセルアレイのワード線３２ａおよび選択ゲート線３２ｂを選択する行選択手段と、前記メモリセルアレイのビット線４０を選択する列選択手段とを有している。
【０１０３】
上述のように構成されたＮＡＮＤ型ＥＥＰＲＯＭの動作は、上記第１の実施の形態と同様に基本的には従来例１の動作とほぼ同様であり、詳細を図１６に示す。この図１６は、書き込み、消去、読み出し動作のバイアス状態を示す図であり、第１の多結晶シリコン膜２５と、多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７との二層構造からなるブースタプレートには書き込み時に書き込み電圧１３Ｖが印加され、また消去時に０Ｖが、読み出し時に電源電圧Ｖｃｃが印加される。
【０１０４】
ここで、ブースタプレートを有するメモリセルにおける上述した２つの利点について考える。まず、書き込みの際の容量カップリング比は次のようになる。ブースタプレートを有するメモリセルの容量カップリング比γｂは、上述したように、
γｂ ＝ （Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされる。この式中のＣｂｆはブースタプレートと浮遊ゲート間の容量であり、図３６に示した従来例５のブースタプレートを有するメモリセルの容量Ｃｂｆは浮遊ゲートの側壁とブースタプレートとの間に形成される容量で決定される。しかし、この第２の実施の形態のブースタプレートを有するメモリセルでは、前記容量Ｃｂｆは浮遊ゲート２９の側壁とブースタプレートとの間に形成される容量に、ブースタプレートの上面の一部と浮遊ゲート２９との間に形成される容量を加えたものになる。したがって、従来例５に示すメモリセルよりこの第２の実施の形態に示すメモリセルのほうが容量カップリング比γｂが大きくなり、書き込み時の書き込み電圧を低下できる。なお、Ｃｃｆは制御ゲート（ワード線）３２ａと浮遊ゲート２９間の容量であり、Ｃｆｓは浮遊ゲート２９と基板間の容量である。
【０１０５】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板と浮遊ゲート２９間の電位差を大きくでき、従来例５よりも高速な消去、あるいは、消去電圧の低下が可能となる。さらに、容量カップリング比γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【０１０６】
次に、もう一つの利点の、制御ゲート（ワード線）３２ａとチャネル間の容量カップリング比についてはつぎのようになる。ブースタプレートを有するメモリセルの容量カップリング比Ｂｂは、上述したように、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）３２ａとチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレートとチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。
【０１０７】
図３６に示した従来例５のブースタプレートを有するメモリセルでは、ブースタプレートの直下にソース／ドレイン領域が形成されている。しかし、この第２の実施の形態のブースタプレートを有するメモリセルでは、ブースタプレートの直下のソース／ドレイン領域を無くし、浮遊ゲート２９の直下と同導電型の半導体領域とすることができる。したがって、ＮＡＮＤセルチャネル部の接合容量Ｃｊが小さくなり、制御ゲート（ワード線）３２ａとチャネル部との間の容量カップリング比が大きくなる。これにより、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤセルのチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【０１０８】
次に、上記第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。図１７〜図２８は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図１７，２０，２３，２６は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図であり、図１８，２１，２４，２７はそれぞれの製造工程における平面図中のＸ−Ｘ′に沿った断面図、図１９，２２，２５，２８はそれぞれの製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【０１０９】
図１７〜図１９に示すように、まず、ｐ型シリコン基板２１上にメモリセルＮウェル２２を形成し、このメモリセルＮウェル２２内にメモリセルＰウェル２３を形成する。その後、図１９に示すように、前記メモリセルＰウェル２３内に、トレンチ素子分離領域（ＳＴＩ）２６を形成する。ここでは、前記トレンチ素子分離領域２６で囲まれた領域へのＮＡＮＤセル、この実施の形態では４個のメモリセルトランジスタとそれを挟む２つの選択ゲートトランジスタからなるＮＡＮＤセルの形成方法を以下に示していく。
【０１１０】
前記メモリセルＮウェル２２内にメモリセルＰウェル２３を形成後、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜２４を形成する。さらに、この第１のゲート絶縁膜２４上に、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜２５を形成する。
【０１１１】
続いて、前記第１の多結晶シリコン膜２５をＮＡＮＤ列状にパターニングし、これをマスク材としてトレンチ孔を開け、ＣＶＤ法により第２の絶縁膜であるシリコン酸化膜（ＳｉＯ2 ）を埋め込み、トレンチ素子分離領域２６を形成する。さらに、全面に膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７を堆積し、第１の多結晶シリコン膜２５とともに制御ゲート線方向に沿った線状にパターニングする。これにより、電気的に接続された第１の多結晶シリコン膜２５と、多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜２７との二層構造からなるブースタプレートを形成する。
【０１１２】
次に、図２０〜図２２に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第２のゲート絶縁膜２８を成膜する。この第２のゲート絶縁膜２８上およびＣＶＤ酸化膜（ＳｉＯ2 ）からなる前記トレンチ素子分離領域２６上に、膜厚が１０００ｎｍ以上の第３の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜からなる浮遊ゲート２９を成膜する。さらに、図２２に示すように、制御ゲート線方向の隣接するトレンチ素子分離領域２６上で浮遊ゲート２９間の分離溝３０を形成する。
【０１１３】
その後、前記浮遊ゲート２９上に、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜３１を成膜する。さらに、この第３のゲート絶縁膜３１上に、膜厚が１００ｎｍ〜４００ｎｍの第４の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜３２を成膜する。
【０１１４】
次に、図２３〜図２５に示すように、前記第４の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜３２と、第３のゲート絶縁膜３１と、第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層膜である浮遊ゲート２９を、互いに隣接するブースタプレート間及びブースタプレートの上面の一部上で残存するように、セルフアラインでエッチング加工する。これにより、ワード線（制御ゲート）３２ａ、選択ゲート線３２ｂ及び浮遊ゲート２９を形成する。
【０１１５】
その後、ＮＡＮＤ列のドレイン部とソース部に、イオン注入によりＮ+ 層３３を、セルフアラインで形成する。この際、ＮＡＮＤ列のメモリセルトランジスタ間のドレイン／ソース領域はブースタプレートで覆われているため、Ｎ+ 層が形成されない。
【０１１６】
次に、図２６〜図２８に示すように、第５の絶縁膜３４を全面に成膜し、この第５の絶縁膜３４に第１のコンタクト孔３５を開ける。前記第１のコンタクト孔３５にタングステンプラグ３６を埋め込み、このタングステンプラグ３６に接続した第１の金属配線でソース線およびビット線コンタクトの中間接点領域３７を形成する。
【０１１７】
その後、第６の絶縁膜３８を全面に成膜し、この第６の絶縁膜３８に第２のコンタクト孔３９を開ける。この第２のコンタクト孔３９に、前記中間接点領域３７に接続した第２の金属配線のビット線４０を配設する。そして、パシベーション膜４１で全面を覆う。以上により、この第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは完成する。
【０１１８】
以上説明したようにこの第２の実施の形態によれば、ブースタプレートと浮遊ゲート間の容量を増大させることにより、従来のブースタプレートを有するＮＡＮＤセル型ＥＥＰＲＯＭに比べて、さらに低電圧によって書き込み／消去／読み出し動作を行うことができる。
【０１１９】
また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくでき、制御ゲートとチャネル部との容量カップリング比を大きくできる。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることが可能となる。
【０１２０】
【発明の効果】
以上述べたように本発明によれば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭを提供することができる。また、ブースタプレート直下のソース／ドレイン領域を無くすことにより、ＮＡＮＤ列チャネル部の接合容量を小さくし、制御ゲートとチャネル部との容量カップリング比を大きくする。これにより、書き込み禁止電圧を高めることができ、その分の誤書き込みマージンを広げることを可能として、信頼性の向上を図り得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図３】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図４】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図５】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図６】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図７】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図８】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図９】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図１０】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図１１】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図１２】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図１３】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図１４】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図１５】前記製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【図１６】第１、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込み、消去、読み出し動作のバイアス状態を示す図である。
【図１７】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図１８】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図１９】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２０】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２１】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図２２】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２３】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２４】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図２５】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２６】第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図である。
【図２７】前記製造工程における平面図中のＸ−Ｘ′に沿った断面図である。
【図２８】前記製造工程における平面図中のＹ１−Ｙ１′、Ｙ２−Ｙ２′に沿った断面図である。
【図２９】従来例１のメモリアレイの構成を示すブロック図である。
【図３０】従来例１の消去、読み出し、書き込み動作のバイアス状態を示す図である。
【図３１】従来例１の読み出し時の主要信号の動作波形を示す図である。
【図３２】従来例１の選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件を示す図である。
【図３３】従来例３のＮＡＮＤ型ＥＥＰＲＯＭの製造方法の一部を示す図である。
【図３４】従来例４のメモリセルおよびビット線を含むセンスアンプ回路図である。
【図３５】従来例４のＮＡＮＤ列のメモリセルの書き込み、読み出し、ヴェリファイ動作のバイアス状態を示す図である。
【図３６】従来例５のブースタプレートを有するＮＡＮＤ型ＥＥＰＲＯＭの構成を示す斜視図である。
【符号の説明】
１…ｐ形シリコン基板
２…メモリセルＮウェル
３…メモリセルＰウェル
４…フィールド酸化膜（素子分離絶縁膜）
５…第１のゲート絶縁膜
６…ブースタプレート
７…シリコン窒化膜
８…側壁
９…第２のゲート絶縁膜
１０…浮遊ゲート
１１…分離溝
１２…第３のゲート絶縁膜
１３…第３の多結晶シリコン（又はシリサイド膜と多結晶シリコン膜との積層膜）
１３ａ…制御ゲート（ワード線）
１３ｂ…選択ゲート線
１４…Ｎ+ 層
１５…第４の絶縁膜
１６…コンタクト孔
１７…タングステンプラグ
１８…ビット線
１９…パシベーション膜
２１…ｐ型シリコン基板
２２…メモリセルＮウェル
２３…メモリセルＰウェル
２４…第１のゲート絶縁膜
２５…第１の多結晶シリコン膜
２６…トレンチ素子分離領域（ＳＴＩ）
２７…第２の多結晶シリコン膜（又はシリサイド膜と多結晶シリコン膜との積層膜）
２８…第２のゲート絶縁膜
２９…浮遊ゲート
３０…分離溝
３１…第３のゲート絶縁膜
３２…第４の多結晶シリコン膜（又はシリサイド膜と多結晶シリコン膜との積層膜）
３２ａ…制御ゲート（ワード線）
３２ｂ…選択ゲート線
３３…Ｎ+ 層
３４…第５の絶縁膜
３５…コンタクト孔
３６…タングステンプラグ
３７…中間接点領域（ソース線）
３８…第６の絶縁膜
３９…第２のコンタクト孔
４０…ビット線
４１…パシベーション膜
Claims (11)
- 半導体基板上に形成された導電体と、
前記導電体の第１領域上に絶縁膜を介して形成された第１の浮遊ゲートと、
前記導電体の第２領域上に前記絶縁膜を介して形成された第２の浮遊ゲートと、
前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、
前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートと、
を具備することを特徴とする半導体記憶装置。 - 半導体基板上に形成された導電体と、
前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、
前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、
前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、
前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートと、
を具備することを特徴とする半導体記憶装置。 - 半導体基板上に形成された導電体と、
前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、
前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、
前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、
前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートと、
を有する二層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個接続したメモリセルユニットを具備することを特徴とする半導体記憶装置。 - 半導体基板上に形成された導電体と、
前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第１領域との間にキャパシタを形成する第１の浮遊ゲートと、
前記導電体との間に絶縁膜を介して配置され、この導電体の少なくとも上面の第２領域との間にキャパシタを形成する第２の浮遊ゲートと、
前記第１の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第１の制御ゲートと、
前記第２の浮遊ゲート上に絶縁膜を介して、前記導電体の配線方向と平行な方向に形成された第２の制御ゲートと、
を有する二層のスタックト構造からなる電気的書き換え可能なメモリセルを複数個直列接続したＮＡＮＤセルを具備することを特徴とする半導体記憶装置。 - 前記半導体基板に前記導電体がゲート絶縁膜を介して形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
- 前記半導体基板は、前記導電体下及び浮遊ゲート下における表面領域が互いに同導電型を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
- 前記導電体は、第１の導電膜及び第２の導電膜が積層された積層構造を有し、前記第１の導電膜と自己整合的に設けられたトレンチ内に絶縁物が埋め込まれてなるトレンチ素子分離領域が形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体記憶装置。
- 前記導電体は、メモリセルへの書き込み時に書き込み電圧が印加されることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体記憶装置。
- 前記導電体は、メモリセルの読み出し時に電源電圧が印加されることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体記憶装置。
- 半導体基板上に形成された複数個のメモリセルを接続してメモリセルユニットを構成する半導体記憶装置の製造方法において、
前記半導体基板に素子分離領域を形成する工程と、
前記半導体基板上に第１の絶縁膜を成膜する工程と、
この第１の絶縁膜上に第１の導電膜を成膜する工程と、
この第１の導電膜上に所定パターンのシリコン窒化膜を形成し、さらにこのシリコン窒化膜の側面に側壁パターンを形成する工程と、
前記シリコン窒化膜および側壁パターンをマスクとして、前記第１の絶縁膜および第１の導電膜を前記メモリセルの制御ゲート線方向に沿った複数の線状にパターニングする工程と、
前記線状にパターニングされた第１の導電膜上に第２の絶縁膜を成膜する工程と、
この第２の絶縁膜上に浮遊ゲートとなる第２の導電膜を成膜する工程と、
前記メモリセルの制御ゲート線方向に隣接する前記素子分離領域上の第２の導電膜に分離用溝を形成する工程と、
前記第２の導電膜上に第３の絶縁膜を成膜する工程と、
この第３の絶縁膜上に第３の導電膜を成膜する工程と、
この第３の導電膜と、前記第３の絶縁膜と、前記第２の導電膜とを自己整合的にパターニングして、少なくとも互いに隣接する前記第１の導電膜間に制御ゲート線及び浮遊ゲートを形成する工程と、
前記メモリセルユニットのソース／ドレインとして機能する領域に、イオン注入により前記線状にパターニングされた第１の導電膜及び前記制御ゲート線と自己整合的に拡散層を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に形成された複数個のメモリセルを接続してメモリセルユニットを構成する半導体記憶装置の製造方法において、
前記半導体基板上に第１の絶縁膜を成膜する工程と、
この第１の絶縁膜上に第１の導電膜を成膜する工程と、
前記第１の導電膜を所定パターンにパターニングし、これをマスク材として前記半導体基板に素子分離用溝を形成する工程と、
この素子分離用溝を絶縁物で埋め込んで素子分離領域を形成する工程と、
前記半導体基板上に第２の導電膜を成膜した後、この第２の導電膜及び前記第１の導電膜を前記メモリセルの制御ゲート線方向に沿った複数の線状にパターニングする工程と、
前記線状にパターニングされた前記第２の導電膜と第１の導電膜の積層体上に第２の絶縁膜を成膜する工程と、
この第２の絶縁膜上に浮遊ゲートとなる第３の導電膜を成膜する工程と、
前記メモリセルの制御ゲート線方向に隣接する前記素子分離領域上の第３の導電膜に分離用溝を形成する工程と、
前記第３の導電膜上に第３の絶縁膜を成膜する工程と、
この第３の絶縁膜上に第４の導電膜を成膜する工程と、
この第４の導電膜と、前記第３の絶縁膜と、前記第３の導電膜とを自己整合的にパターニングして、少なくとも互いに隣接する前記第２の導電膜と第１の導電膜の積層体間に制御ゲート線及び浮遊ゲートを形成する工程と、
前記メモリセルユニットのソース／ドレインとして機能する領域に、イオン注入により前記線状にパターニングされた第２の導電膜と第１の導電膜の積層体及び前記制御ゲート線と自己整合的に拡散層を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
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