JP3075192B2

JP3075192B2 - 半導体装置の製造方法

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Publication number: JP3075192B2
Application number: JP08257249A
Authority: JP
Inventors: 義明久宗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-30
Filing date: 1996-09-30
Publication date: 2000-08-07
Anticipated expiration: 2016-09-30
Also published as: KR19980025188A; KR100308591B1; JPH10107230A; US6274432B1; US6057574A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に不揮発性半導体記憶装置の製造方法に関
する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭやＥＰＲＯＭの
ような不揮発性半導体記憶装置では、その高集積化が最
も重要であり、その記憶素子（メモリセル）の微細化の
方法が種々に検討されている。近年、占有面積の小さな
メモリセルとして、埋込拡散層をビット線とし各メモ
リセルがビット線とのコンタクト部を有しないメモリセ
ルすなわちコンタクトレス・セルが提案されている。

【０００３】例えば、テクニカルダイジェストオブ
インターナショナルエレクトロンデバイスミー
ティング（ＴＥＣＨＮＩＣＡＬＤＩＧＥＳＴＯＦ
ＩＮＴＥＲＮＡＴＩＯＮＡＬＥＬＥＣＴＲＯＮＤＥ
ＶＩＣＥＳＭＥＥＴＩＮＧ）１９８６年５９２〜５
９５頁のハイデンシティコンタクトレスセルフア
ラインドＥＰＲＯＭセルアレイテクノロジ（Ｈ
ＩＧＨＤＥＮＳＩＴＹＣＯＮＴＡＣＴＬＥＳＳＳ
ＥＬＦＡＬＩＧＮＥＤＥＰＲＯＭＣＥＬＬＡＲＲ
ＡＹＴＥＣＨＮＯＬＯＧＹ）と題する論文や、特開平
６−２８３７２１号公報において、ビット線が拡散層で
形成され、この拡散層の表面が熱酸化されることが示さ
れている。ここで、はじめの論文は仮想接地線構成（Ｖ
ｅｒｔｕａｌＧｒｏｕｎｄＡｒｒａｙ：ＶＧＡ）の
コンタクトレス・セルに関するものであり、後の公開公
報はＮＯＲ回路構成のコンタクトレス・セルに関するも
のである。

【０００４】以下、従来の技術として上記論文に記載さ
れている技術を図１５と図１６に基づいて説明する。こ
こで、図１５はメモリセル部の平面図である。図１６
（ａ）は、図１５に示したＡ′−Ｂ′での断面図であ
り、図１６（ｂ）は、図１５に示したＣ′−Ｄ′での断
面図である。

【０００５】図１５に示すように、導電型がＰ型のシリ
コン基板１０１、副ビット線となる導電型がＮ型の埋込
拡散層１０２が形成されている。そして、この埋込拡散
層１０２上に拡散層熱酸化膜が形成されている。さら
に、第１のゲート絶縁膜上に浮遊ゲート電極１０３、第
２のゲート絶縁膜を介して積層されたワード線１０４が
それぞれ設けられている。ここで、ワード線１０４は浮
遊ゲート型トランジスタの制御ゲート電極としてメモり
セルの行方向に配設される。そして、浮遊ゲート電極１
０３間にはチャネルストッパ層１０５が形成され、主ビ
ット線１０６が配設されている。なお、主ビット線１０
６はメモリセルの列方向に配設されものである。

【０００６】このようなメモリセルの断面構造は次のよ
うになっている。図１６（ａ）に示すように、シリコン
基板１０１上に選択的に埋込拡散層１０２が形成され、
この上部に拡散層熱酸化膜１０７が形成されている。そ
して、シリコン基板１０１の主面上に第１のゲート絶縁
膜１０８が形成され、第１のゲート絶縁膜１０８を被覆
するようにして浮遊ゲート電極１０３が設けられる。第
２のゲート絶縁膜１０９が浮遊ゲート電極１０３表面上
に形成され、さらにワード線１０４が積層するように形
成されている。そして、層間絶縁膜１１０を介して主ビ
ット線１０６が配設されている。

【０００７】このようなメモリセルは、図１６（ｂ）に
示すように、埋込拡散層１０２間にチャネルストッパ層
１０５が設けられている。このチャネルストッパ層１０
５の不純物濃度はシリコン基板１０１のそれより高くな
るように設定される。

【０００８】なお、その外の符号は、図１６（ａ）で説
明したものと同じものになっている。そこで、その説明
は省略される。

【０００９】

【発明が解決しようとする課題】しかし、このようなメ
モリセルにおいては、メモリセルの微細化に限界があ
り、不揮発性半導体記憶装置のさらなる高集積化が困難
である。これは、メモリセルを微細化すると埋込拡散層
のリーク電流が大きくなり正常なセル動作がむつかしく
なるからである。なぜなら、埋込拡散層の間隔が狭くな
るほどこの拡散層間に流れるリーク電流が増大するから
である。これは、高い消去電圧が必要になるためでもあ
る。

【００１０】また、このような従来のメモリセルでは、
ワード線となる制御ゲート電極と自己整合的（セルフア
ライン）に浮遊ゲート電極がドライエッチングされる加
工工程において、副ビット線となる埋込拡散層がエッチ
ング除去されてしまうという問題がある。その理由は、
副ビット線となる埋込拡散層上にドライエッチングでの
エッチングストッパーとなるだけの十分な厚さの絶縁膜
がないため、初め列方向にパターニングされた浮遊ゲー
ト電極材が、次にワード線にセルフアラインであり行方
向にドライエッチングされる時、被エッチング物である
浮遊ゲート電極材が存在しない領域の埋込拡散層がエッ
チング除去されてしまうからである。

【００１１】本発明の目的は、超微細化が容易で、且
つ、正常動作範囲が広い、埋込拡散層を副ビット線とす
る浮遊ゲート型トランジスタの不揮発性半導体記憶装置
の製造方法を提供することにある。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、シリコン基板表面に形成された短
冊状の拡散層をビット線あるいはソース線としメモリセ
ルに浮遊ゲート型トランジスタを有する不揮発性半導体
記憶装置の製造方法であって、一導電型のシリコン基板
上の所定の領域全面に逆導電型の不純物イオン注入を行
い次いで熱処理を行って一拡散層を形成する工程と、前
記一拡散層上に選択的に絶縁膜を形成する工程と、前記
絶縁膜をエッチングのマスクとして前記一拡散層および
その下部のシリコン基板をドライエッチングし短冊状の
拡散層と短冊状溝とを形成する工程と、前記短冊状溝の
表面に第１のゲート絶縁膜を形成し前記第１のゲート絶
縁膜上に第１の導体膜を形成する工程と、前記第１の導
体膜をドライエッチングし前記短冊状溝に並行する列方
向にパターニングされた第１の導体膜パターンを形成す
る工程と、前記第１の導体膜パターン上に第２のゲート
絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に
第２の導体膜を形成する工程と、前記第２の導体膜をド
ライエッチングしメモリセルの行方向にワード線を形成
する工程と、前記ワード線に対しセルフアラインに前記
第１の導体膜パターンをドライエッチングし浮遊ゲート
電極を形成する工程とを含む。

【００１８】また、本発明の半導体装置の製造方法は、
シリコン基板表面に形成された短冊状の拡散層をビット
線あるいはソース線としメモリセルに浮遊ゲート型トラ
ンジスタを有する不揮発性半導体記憶装置の製造方法で
あって、一導電型のシリコン基板上の隣り合うビット線
間の領域または隣り合うビット線とソース線間の領域の
シリコン基板に短冊状溝を形成する工程と、前記短冊状
溝の表面に第１のゲート絶縁膜を形成する工程と、前記
第１のゲート絶縁膜上に第１の導体膜を形成する工程
と、前記第１の導体膜をドライエッチングし前記短冊溝
に並行する列方向にパターニングされた第１の導体膜パ
ターンを形成する工程と、前記第１の導体膜パターンを
マスクとして逆導電型の不純物イオンをイオン注入し次
いで熱処理を行って短冊状の拡散層を形成する工程と、
前記第１の導体膜パターン間に充填するように選択的に
絶縁膜を形成する工程と、前記絶縁膜を形成後、前記第
１の導体膜パターン上に第２のゲート絶縁膜を形成する
工程と、前記第２のゲート絶縁膜上に第２の導体膜を形
成する工程と、前記第２の導体膜をドライエッチングし
メモリセルの行方向にワード線を形成する工程と、前記
ワード線に対しセルフアラインに前記第１の導体膜パタ
ーンをドライエッチングし浮遊ゲート電極を形成する工
程とを含む。

【００１９】ここで、前記第２の導体膜を形成した後に
前記第２の導体膜上に絶縁膜を形成する工程と、前記絶
縁膜上にワード線のレジストパターンを形成するフォト
リソグラフィ工程と、前記レジストパターンをマスクと
して前記絶縁膜をドライエッチングしパターニングする
工程とを含み、前記レジストまたは前記パターニングし
た絶縁膜をマスクとして前記第２の導体膜をドライエッ
チングする。

【００２０】あるいは、前記シリコン基板表面に前記短
冊状溝を形成した後にシリコン基板全面に厚い絶縁膜を
形成し前記短冊状溝を埋め込む工程と、浮遊ゲート型ト
ランジスタの形成領域にある前記厚い絶縁膜を除去して
前記浮遊ゲート型トランジスタのチャネル領域となる短
冊状溝の一領域を露呈させる工程とを含み、前記露出し
た短冊状溝の表面に第１のゲート絶縁膜を形成する。

【００２１】あるいは、前記第２の導体膜をパターニン
グしワード線を形成した後に前記ワード線の側壁に側壁
絶縁膜を形成し、前記ワード線および前記側壁絶縁膜を
マスクとして前記第１の導体膜パターンをドライエッチ
ングし、前記パターニングした第１の導体膜パターンの
露出した側壁に第３のゲート絶縁膜を形成し、前記第３
のゲート絶縁膜を被覆し列方向にパターニングされた消
去ゲート電極を形成する。

【００２２】

【発明の実施の形態】はじめに、本発明の第１の実施の
形態を図１に基づいて説明する。図１（ａ）はＶＧＡの
フラッシュＥＥＰＲＯＭのメモリセル部の平面図であ
り、図１（ｂ）は図１（ａ）に記すＡ−Ｂで切断した断
面図である。

【００２３】図１（ａ）に示すように、シリコン基板１
表面に短冊状の埋込拡散層２が設けられる。そして、埋
込拡散層２に沿って形成された短冊状溝３が設けられて
いる。さらに、斜線で示す浮遊ゲート電極４が形成さ
れ、この浮遊ゲート電極４上に設けられたワード線５が
メモリセルの行方向に配設されている。このワード線５
に直交する方向すなわちメモリセルの列方向には主ビッ
ト線６が配設されるようになる。

【００２４】このようなメモリセルの断面構造では、図
１（ｂ）に示すように、シリコン基板１表面の所定の領
域に埋込拡散層２が形成される。そして、埋込拡散層２
間に短冊状溝３が設けられている。さらに、短冊状溝３
の側壁には第１のゲート絶縁膜７が形成されている。そ
して、拡散層上絶縁膜８が埋込拡散層２をセルフアライ
ンに被覆するように設けられている。さらに、浮遊ゲー
ト電極４が第１のゲート絶縁膜７を被覆し、拡散層上絶
縁膜８の一部を覆って形成されている。

【００２５】この浮遊ゲート電極４の表面には第２のゲ
ート絶縁膜９が形成され、この第２のゲート絶縁膜９上
にワード線５が配設されている。そして、層間絶縁膜１
０が形成され、この層間絶縁膜１０上にアルミ等の金属
で形成される主ビット線６が配設される。この主ビット
線６は、所定の領域でそれぞれ埋込拡散層２に接続され
る。

【００２６】このような構造では、浮遊ゲート型トラン
ジスタの埋込拡散層間の距離は、微細構造になっても大
きく保たれる。そして、高い消去電圧でも埋込拡散層間
のリーク電流は低く抑えられる。また、第１のゲート絶
縁膜７を介して埋込拡散層２と浮遊ゲート電極４とが大
きくオーバーラップするようになるため、浮遊ゲート電
極４にある電荷を埋込拡散層２側に放出でき易くなる。
そして、消去電圧が安定しメモリセル間での消去のバラ
ツキが小さくなる。

【００２７】次に、この第１の実施の形態の不揮発性半
導体記憶装置メモリセルの製造方法について説明する。
図２と図３は、このメモリセルの第１の製造方法を説明
する製造工程順の断面図であり、図１（ｂ）の断面構造
を示す。また、図４も同じ製造工程順の断面図であり、
図１（ａ）に記すＣ−Ｄでの切断面である。

【００２８】はじめに、図２（ａ）に示すように、導電
型がＰ型のシリコン基板１の表面に保護絶縁膜１１が形
成される。ここで、保護絶縁膜１１は化学気相成長（Ｃ
ＶＤ）法あるいは熱酸化で形成される膜厚１０〜２０ｎ
ｍ程度ののシリコン酸化膜である。

【００２９】次に、保護絶縁膜１１を通して全面にヒ素
イオンがイオン注入され、熱処理が施されて拡散層１２
が形成される。ここで、ドーズ量は１×１０¹⁵／ｃｍ²
程度に設定される。また、注入エネルギーは５０ｋｅＶ
程度に設定される。そして、図２（ｂ）に示すように、
保護絶縁膜１１はエッチング除去される。

【００３０】次に、拡散層１２上に膜厚が２００〜５０
０ｎｍのシリコン酸化膜が堆積される。そして、フォト
リソグラフィ技術とドライエッチング技術とで、上記シ
リコン酸化膜と拡散層とが短冊状に加工される。このよ
うにして、図２（ｃ）に示すように埋込拡散層２と拡散
層上絶縁膜８とがセルフアラインに形成される。

【００３１】次に、図２（ｄ）に示すように、拡散層上
絶縁膜８をエッチングマスクにしてシリコン基板１の表
面部が反応性イオンエッチング（ＲＩＥ）でドライエッ
チングされ、短冊状溝３が拡散層上絶縁膜８にセルフア
ラインに形成される。

【００３２】そして、図３（ａ）に示すように、短冊状
溝３および埋込拡散層２の側壁に、熱酸化法で第１のゲ
ート絶縁膜３が形成される。この第１のゲート絶縁膜３
は膜厚７〜１０ｎｍのシリコン酸化膜である。次に、全
面に第１の多結晶シリコン膜１３がＣＶＤ法で堆積され
る。この第１の多結晶シリコン膜１３にはリン不純物が
含有される。

【００３３】次に、図３（ｂ）に示すように、短冊状の
多結晶シリコン膜１４が形成される。この短冊状の多結
晶シリコン膜１４は、上記の第１の多結晶シリコン膜１
３がビット線方向すなわち列方向にパターニングされた
ものである。

【００３４】次に、図３（ｃ）に示すように、短冊状の
多結晶シリコン膜１４の表面に第２のゲート絶縁膜９が
シリコン酸化膜−シリコン窒化膜−シリコン酸化膜（Ｏ
ＮＯ膜）の３層構造の絶縁膜で形成される。

【００３５】次に、この第２のゲート絶縁膜９を被覆す
るように第２の多結晶シリコン膜１５がＣＶＤ法で堆積
される。この第２の多結晶シリコン膜１５にはリン不純
物が含有される。次に、この第２の多結晶シリコン膜１
５が、フォトリソグラフィ技術とドライエッチング技術
とでパターニングされ、図１（ｂ）で説明したワード線
５が形成される。ここで、短冊状の多結晶シリコン膜１
４もワード線方向にセルフアラインにパターニングさ
れ、図１（ｂ）で説明した浮遊ゲート電極４が形成され
るようになる。ここで、拡散層上絶縁膜８は、シリコン
基板１がエッチングされないためのエッチングストッパ
ーとしての役割を果たす。

【００３６】次に、図１（ａ）に示したＣ−Ｄでの切断
面でメモリセルの製造方法を説明する。

【００３７】上記製造方法で説明したように、浮遊ゲー
ト電極４とワード線５が形成される。この工程後は、図
４（ａ）に示すように、シリコン基板１の表面部に埋込
拡散層２、短冊状溝３、第１のゲート絶縁膜７および拡
散層上絶縁膜８が形成されるようになる。

【００３８】次に、図４（ｂ）に示すように、拡散層上
絶縁膜８をイオン注入マスクにボロンイオン１６が注入
される。ここで、このボロンイオン１６はシリコン基板
面対し垂直になるように注入される。このイオンのドー
ズ量は１×１０¹³／ｃｍ²程度であり、注入エネルギー
は３０ｋｅＶ程度に設定される。そして、熱処理が施さ
れてチャネルストッパ層１７が形成される。

【００３９】次に、図４（ｃ）に示すように、層間絶縁
膜１０が形成される。ここで、この層間絶縁膜１０は、
ＣＶＤ法で膜厚の厚いシリコン酸化膜が堆積され、化学
的機械研磨（ＣＭＰ）法でその表面が平坦化されて形成
されたものである。

【００４０】そして、この層間絶縁膜１０上にアルミ金
属で構成される主ビット線６がメモりセルの列方向に配
設される。

【００４１】図４（ｃ）に示すように、本発明ではチャ
ネルストッパ層１７は短冊状溝３の底面部にのみ形成さ
れる。このために、埋込拡散層２とチャネルストッパ１
７との間隔は長くなるように設定できる。そして、この
拡散層間の耐圧が高くなるとともにリーク電流は減少す
るようになる。

【００４２】次に、この第１の実施の形態の不揮発性半
導体記憶装置メモリセルの別の製造方法を説明する。図
５と図６は、このメモリセルの別の製造方法を説明する
製造工程順の断面図であり、図１（ｂ）の断面構造を示
す。

【００４３】図５（ａ）に示すように、シリコン基板の
表面の所定領域にマスク絶縁膜１８が形成される。ここ
で、このマスク絶縁膜１８はシリコン酸化膜で構成され
る。次に、図５（ｂ）に示すように、マスク絶縁膜１８
をエッチングマスクにシリコン基板１の表面がＲＩＥで
ドライエッチングされ、短冊状溝３が形成される。そし
て、マスク絶縁膜１８はエッチング除去される。次に、
図５（ｃ）に示すように第１のゲート絶縁膜７がシリコ
ン基板１の主面および短冊状溝３の側壁部に形成され
る。

【００４４】次に、図５（ｄ）に示すように、第１のゲ
ート絶縁膜７の全面上に第１の多結晶シリコン膜１３が
ＣＶＤ法で堆積される。この第１の多結晶シリコン膜１
３にはリン不純物が含有される。

【００４５】次に、図６（ａ）に示すように、短冊状の
多結晶シリコン膜１４が形成される。この短冊状の多結
晶シリコン膜１４は、上記の第１の多結晶シリコン膜１
３がビット線方向すなわち列方向にパターニングされた
ものである。

【００４６】次に、短冊状の多結晶シリコン膜１４をイ
オン注入マスクにしてヒ素イオンがイオン注入され、熱
処理が施されて、図６（ｂ）に示すように、埋込拡散層
２が形成される。ここで、ドーズ量は１×１０¹⁵／ｃｍ
²程度に設定される。また、注入エネルギーは５０ｋｅ
Ｖ程度に設定される。

【００４７】次に、図６（ｃ）に示すように埋込拡散層
２上であり、短冊状に多結晶シリコン膜１４間に拡散層
上絶縁膜８が形成される。この拡散層上絶縁膜８は、Ｃ
ＶＤ法でシリコン酸化膜が堆積された後、ＣＭＰ法でそ
の表面が除去され短冊状の多結晶シリコン膜１４間に充
填されるようにして形成される。そして、第２のゲート
絶縁膜９が短冊状の多結晶シリコン膜１４表面に形成さ
れる。

【００４８】次に、この第２のゲート絶縁膜９および拡
散層上絶縁膜８を被覆するように第２の多結晶シリコン
膜１５がＣＶＤ法で堆積される。この第２の多結晶シリ
コン膜１５にはリン不純物が含有される。

【００４９】次に、第１の製造方法と同様にして、第２
の多結晶シリコン膜１５がフォトリソグラフィ技術とド
ライエッチング技術とでパターニングされ、図１（ｂ）
で説明したワード線５が形成される。ここで、短冊状の
多結晶シリコン膜１４もワード線方向にセルフアライン
にパターニングされ、図１（ｂ）で説明した浮遊ゲート
電極４が形成されるようになる。

【００５０】次に、本発明の第２の実施の形態を先ず図
７に基づいて説明する。図７（ａ）はＮＯＲ型のフラッ
シュＥＥＰＲＯＭのメモリセル部の平面図であり、図７
（ｂ）は図７（ａ）に記すＥ−Ｆで切断した断面図であ
る。

【００５１】図７（ａ）に示すように、短冊状のフィー
ルド酸化膜２２が形成され、このフィールド酸化膜２２
に並行して副ビット線となる埋込拡散層２３が設けられ
ている。また、同様のパターンで副ソース線となる埋込
拡散層２３ａが形成されている。そして、この埋込拡散
層２３と２３ａの間には短冊状溝２４が形成されてい
る。

【００５２】さらに、斜線で示す浮遊ゲート電極２５が
形成され、この浮遊ゲート電極２５上に配設されるワー
ド線２６が設けられている。さらに、埋込拡散層２３の
上層位置に主ビット線２７が配設され、埋込拡散層３ａ
の上層位置には主ソース線２８が配設されている。

【００５３】この断面構造では、図７（ｂ）に示すよう
に、シリコン基板２１表面の所定の領域にフィールド酸
化膜２２が形成され、埋込拡散層２３，２３ａが形成さ
れている。そして、短冊状溝２４が形成され、第１のゲ
ート絶縁膜２９が短冊状溝２４および埋込拡散層２３，
２３ａの側壁部に形成されている。そして、拡散層上絶
縁膜３０が埋込拡散層２３および２３ａをセルフアライ
ンに被覆するように設けられている。さらに、浮遊ゲー
ト電極２５が第１のゲート絶縁膜２９を被覆し、拡散層
上絶縁膜３０の一部を覆って形成されている。

【００５４】この浮遊ゲート電極２５の表面には第２の
ゲート絶縁膜３１が形成され、この第２のゲート絶縁膜
３１上にワード線２６が配設されている。そして、層間
絶縁膜３２が形成され、この層間絶縁膜３２上にアルミ
等の金属で形成される主ビット線２７および主ソース線
２８が配設される。この主ビット線２７および主ソース
線２８は、所定の領域で埋込拡散層２３および２３ａに
それぞれ接続されるようになる。

【００５５】この実施の形態でも、第１の実施の形態で
説明したのと同様な効果がある。

【００５６】この第２の実施の形態での不揮発性半導体
記憶装置のメモリセルの製造方法では、フィールド酸化
膜を形成する工程以外の工程は、第１の実施の形態で説
明したのと同様であるのでその説明は省略される。

【００５７】次に、本発明の第３の実施の形態を先ず図
８および図９に基づいて説明する。図８はＶＧＡのフラ
ッシュＥＥＰＲＯＭのメモリセル部の平面図である。そ
して、図９（ａ）は図８に記すＧ−Ｈで切断した断面図
であり、図９（ｂ）は図８に記すＩ−Ｊで切断した断面
図である。なお、この場合、主ビット線等の説明は省略
される。これらは、第１の実施の形態で説明したのと同
様である。

【００５８】図８に示すように、シリコン基板４１表面
に短冊状の埋込拡散層４２が設けられる。そして、埋込
拡散層４２に沿って形成された短冊状溝４３が設けられ
ている。さらに、周辺を絶縁膜で囲まれる活性領域４４
が形成されている。そして、斜線で示す浮遊ゲート電極
４５が形成され、この浮遊ゲート電極４５上に設けられ
たワード線４６がメモリセルの行方向に配設されてい
る。さらに、消去ゲート電極４７がメモりセルの行方向
に配設されている。そして、このワード線４６に直交す
る方向には主ビット線が配設されるようになる。

【００５９】このようなメモリセル部の先述したＧ−Ｈ
切断での断面構造では、図９（ａ）に示すように、シリ
コン基板４１表面の所定の領域に埋込拡散層４２が形成
される。そして、埋込拡散層４２間に短冊状溝４３が設
けられている。さらに、短冊状溝４３の側壁および埋込
拡散層４２の表面上には第１のゲート絶縁膜４８が形成
されている。そして、浮遊ゲート電極４５が第１のゲー
ト絶縁膜４８を被覆して形成されている。

【００６０】この浮遊ゲート電極４５の表面には第２の
ゲート絶縁膜４９が形成され、この第２のゲート絶縁膜
４９上にワード線４６が配設されている。そして、層間
絶縁膜５０が形成されている。

【００６１】つぎに、メモリセル部のＩ−Ｊ切断での断
面構造について説明する。図９（ｂ）に示すように、シ
リコン基板４１表面の所定の領域に素子分離絶縁膜５１
が形成される。そして、素子分離絶縁膜５１の形成され
ていないシリコン基板４１表面には第１のゲート絶縁膜
４８が形成されている。そして、浮遊ゲート電極４５が
第１のゲート絶縁膜４８を被覆して形成されている。

【００６２】この浮遊ゲート電極４５の上面には第２の
ゲート絶縁膜４９が形成され、そして、この第２のゲー
ト絶縁膜４５の側面には第３のゲート絶縁膜５２が形成
されている。さらに、第２のゲート絶縁膜４９上に第２
のゲート絶縁膜４９を介してワード線４６が配設されて
いる。そして、層間絶縁膜５０がワード線４６を被覆す
るように形成され、消去ゲート電極４７が第３のゲート
絶縁膜５２を被覆するように形成されている。

【００６３】次に、この第３の実施の形態の不揮発性半
導体記憶装置メモリセルの製造方法について詳細に説明
する。図１０と図１１は、このメモリセルの製造方法を
説明する製造工程順の断面図であり、図９（ａ）の断面
構造を示す。また、図１２乃至図１４も同じ製造工程順
の断面図であり、図９（ｂ）の断面構造を示す。

【００６４】図１０（ａ）に示すように、Ｐ型のシリコ
ン基板４１の表面に保護絶縁膜５３が形成される。ここ
で、保護絶縁膜５３はＣＶＤ法あるいは熱酸化で形成さ
れる膜厚１０〜２０ｎｍのシリコン酸化膜である。

【００６５】次に、保護絶縁膜５３を通して全面にヒ素
イオンがイオン注入され、熱処理が施されて拡散層５４
が形成される。ここで、ドーズ量は１×１０¹⁵／ｃｍ²
程度に設定される。また、注入エネルギーは５０ｋｅＶ
程度に設定される。

【００６６】次に、図１０（ｂ）に示すように、拡散層
５４上に膜厚が５００ｎｍのシリコン酸化膜が堆積さ
れ、フォトリソグラフィ技術とドライエッチング技術と
で短冊状に加工されてマスク絶縁膜５５が形成される。
そして、マスク絶縁膜５５をエッチングのマスクにして
拡散層５４がドライエッチングされ、図１０（ｃ）に示
すように、埋込拡散層４２および短冊状溝４３が形成さ
れる。

【００６７】次に、図１０（ｄ）に示すように、マスク
絶縁膜５５がエッチング除去され、シリコン基板４１上
の全面に厚い絶縁膜５６が形成される。続けて、この厚
い絶縁膜５６は選択的にエッチングされる。このように
して、図１１（ａ）に示すようにシリコン基板４１表面
に埋込拡散層４２を有する活性領域が形成されるように
なる。

【００６８】そして、図１１（ｂ）に示すように、短冊
状溝４３の側壁および埋込拡散層４２の表面に、熱酸化
法で第１のゲート絶縁膜４８が形成される。この第１の
ゲート絶縁膜４８は膜厚１０ｎｍ程度のシリコン酸化膜
である。次に、全面に第１の多結晶シリコン膜５７がＣ
ＶＤ法で堆積される。この第１の多結晶シリコン膜５７
にはリン不純物が含有される。

【００６９】次に、図１１（ｃ）に示すように、短冊状
の多結晶シリコン膜５８が形成される。この短冊状の多
結晶シリコン膜５８は、上記の第１の多結晶シリコン膜
５７がメモリセルの列方向にパターニングされたもので
ある。

【００７０】次に、図１１（ｃ）に示すように、短冊状
の多結晶シリコン膜５８の表面に第２のゲート絶縁膜４
９がＯＮＯ膜で形成される。

【００７１】次に、第２のゲート絶縁膜４９を被覆する
ように第２の多結晶シリコン膜がＣＶＤ法で堆積され
る。この第２の多結晶シリコン膜にはリン不純物が含有
される。この第２の多結晶シリコン膜が、フォトリソグ
ラフィ技術とドライエッチング技術とでパターニングさ
れ、図１１（ｄ）に示すようにワード線４６が形成され
る。そして、上記の短冊状の多結晶シリコン膜５８もワ
ード線方向にセルフアラインにパターニングされ、浮遊
ゲート電極４５が形成されるようになる。さらに、層間
絶縁膜５０が形成されて、図９（ａ）で説明した断面構
造のメモリセルが完成する。

【００７２】次に、図９（ｂ）の断面構造で第３の実施
の形態の製造方法を説明する。図１２（ａ）に示すよう
に、シリコン基板４１の表面に保護絶縁膜５３が形成さ
れ、保護絶縁膜５３を通して全面にヒ素イオンがイオン
注入され、熱処理が施されて拡散層５４が形成される。

【００７３】次に、図１０（ｂ）で説明したマスク絶縁
膜５５が形成されるが、図１２（ｂ）の領域には形成さ
れないで拡散層５４が露出する。そして、このマスク絶
縁膜５５をエッチングのマスクにして拡散層５４および
シリコン基板４１の表面部がドライエッチングされる。

【００７４】次に、図１２（ｄ）に示すように、シリコ
ン基板４１上の全面に厚い絶縁膜５６が形成される。続
けて、この厚い絶縁膜５６は選択的にエッチングされ、
図１３（ａ）に示すように、シリコン基板４１表面に素
子分離絶縁膜５１が形成される。

【００７５】そして、図１３（ｂ）に示すように、シリ
コン基板４１上に、熱酸化法で第１のゲート絶縁膜４８
が形成される。次に、素子分離絶縁膜５１を被覆して全
面に第１の多結晶シリコン膜５７が堆積される。

【００７６】次に、図１３（ｃ）に示すように、短冊状
の多結晶シリコン膜５８が形成される。この短冊状の多
結晶シリコン膜５８は、上記の第１の多結晶シリコン膜
５７がメモリセルの列方向にパターニングされたもので
ある。そして、短冊状の多結晶シリコン膜５８の表面に
第２のゲート絶縁膜４９が形成される。

【００７７】次に、第２のゲート絶縁膜４９を被覆する
ように第２の多結晶シリコン膜５９がＣＶＤ法で堆積さ
れる。この第２の多結晶シリコン膜にはリン不純物が含
有される。また、第２の多結晶シリコン膜５９上に厚い
絶縁膜６０が堆積される。

【００７８】次に、図１４（ａ）に示すように、厚い絶
縁膜６０がパターニングされ、上面絶縁膜６１が形成さ
れる。さらに、この上面絶縁膜６１をエッチングマスク
にして第２の多結晶シリコン膜５９がパターニングされ
てワード線４６が形成されるようになる。

【００７９】次に、全面に絶縁膜が堆積され全面の異方
性ドライエチングすなわちエッチバックが施される。そ
して、図１４（ｂ）に示すように、ワード線４６および
上面絶縁膜６１の側壁部に側壁絶縁膜６２が形成され
る。

【００８０】つぎに、上面絶縁膜６１と側面絶縁膜６２
とで構成される層間絶縁膜５０をエッチングマスクにし
て、短冊状の多結晶シリコン膜５８がＲＩＥでドライエ
ッチングされる。このようにして、図１４（ｃ）に示す
ように浮遊ゲート電極４５が形成される。ここで、素子
分離絶縁膜５１はエッチングストッパーの役割を有する
ものである。

【００８１】次に、浮遊ゲート電極４５の露出した側壁
部に第３の絶縁膜５２が形成される。この第３の絶縁膜
は膜厚１０ｎｍ程度のシリコン酸化膜である。

【００８２】最後に、層間絶縁膜５０上に消去ゲート電
極４７が形成される。この消去ゲート電極４７はアルミ
金属が行方向にパターニングされたものである。このよ
うにして、図９（ｂ）で説明した断面構造のメモリセル
が完成する。

【００８３】この第３の実施の形態では、浮遊ゲート型
トランジスタの活性領域が厚い絶縁膜で囲われるため、
チャネルストッパ層を介する埋込拡散層間のリーク電流
は完全に防止される。さらに、浮遊ゲート電極がドライ
エッチングされる工程において、埋込拡散層がエッチン
グ除去されてしまうという問題は完全に解消されるよう
になる。

【００８４】

【発明の効果】以上に説明したように、本発明の浮遊ゲ
ート型トランジスタを用いる不揮発性半導体記憶装置の
メモリセルの製造方法では、メモリセルの副ビット線と
なる短冊状の埋込拡散層にセルフアラインに短冊状溝が
形成される。そして、この短冊状溝部をチャネル領域と
する浮遊ゲート型トランジスタが形成される。また、こ
の埋込拡散層が浮遊ゲート型トランジスタのソース・ド
レイン領域となる。さらに、メモリセルの浮遊ゲート型
トランジスタ間を突き抜けるようになる短冊状溝におい
て、浮遊ゲート型トランジスタ間の溝部ではその底面に
のみチャネルストッパ層が形成される。

【００８５】このため、本発明によればメモリセルの超
微細化が実現され、不揮発性半導体記憶装置の高集積化
が非常に容易になる。あるいは、半導体記憶装置のチッ
プ面積が大幅に縮小できるようになり、その生産歩留ま
りが向上するようになる。

【００８６】また本発明によれば、個々のメモリセルの
動作特性のバラツキが非常に小さくなる。これは、浮遊
ゲート型トランジスタのソースおよびドレイン領域とな
る埋込拡散層が形成された後に、複数の浮遊ゲート型ト
ランジスタのチヤネル領域となる短冊状溝が埋込拡散層
にセルフアラインに形成されるためである。

【００８７】また、このような本発明のメモリセルの製
造方法では、ワード線となる制御ゲート電極にセルフア
ラインに浮遊ゲート電極がドライエッチングされる工程
において、副ビット線となる埋込拡散層がエッチング除
去されてしまうという問題は完全に解消される。それ
は、埋込拡散層上にドライエッチングでのエッチングス
トッパーとなるだけの十分な厚さの絶縁膜が形成される
ようになるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのメ
モリセルの平面図と断面図である。

【図２】上記メモリセルの製造工程順の断面図である。

【図３】上記メモリセルの製造工程順の断面図である。

【図４】上記メモリセルの製造工程順の断面図である。

【図５】上記メモリセルの別の製造工程順の断面図であ
る。

【図６】上記メモリセルの別の製造工程順の断面図であ
る。

【図７】本発明の第２の実施の形態を説明するためのメ
モリセルの平面図と断面図である。

【図８】本発明の第３の実施の形態を説明するためのメ
モリセルの平面図である。

【図９】本発明の第３の実施の形態を説明するためのメ
モリセルの断面図である。

【図１０】上記メモリセルの製造工程順の断面図であ
る。

【図１１】上記メモリセルの製造工程順の断面図であ
る。

【図１２】上記メモリセルの製造工程順の断面図であ
る。

【図１３】上記メモリセルの製造工程順の断面図であ
る。

【図１４】上記メモリセルの製造工程順の断面図であ
る。

【図１５】従来の技術を説明するためのメモリセルの平
面図である。

【図１６】上記メモリセルの断面図である。

【符号の説明】

１，２１，４１，１０１シリコン基板２，２３，２３ａ，４２，１０２埋込拡散層３，２４，４３短冊状溝４，２５，４５，１０３浮遊ゲート電極５，２６，４６，１０４ワード線６，２７，１０６主ビット線７，２９，４８，１０８第１のゲート絶縁膜８，３０拡散層上絶縁膜９，３１，４９，１０９第２のゲート絶縁膜１０，３２，５０，１１０層間絶縁膜１１，５３保護絶縁膜１２，５４拡散層１３，５７第１の多結晶シリコン膜１４，５８短冊状の多結晶シリコン膜１５，５９第２の多結晶シリコン膜１６ボロンイオン１７，１０５チャネルストッパ層１８，５５マスク絶縁膜２２フィールド酸化膜２８主ソース線４４活性領域４７消去ゲート電極５１素子分離絶縁膜５２第３のゲート絶縁膜５６，６０厚い絶縁膜６１上面絶縁膜６２側面絶縁膜１０７拡散層熱酸化膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板表面に形成された短冊状の
拡散層をビット線あるいはソース線としメモリセルに浮
遊ゲート型トランジスタを有する不揮発性半導体記憶装
置の製造方法であって、一導電型のシリコン基板上の所
定の領域全面に逆導電型の不純物イオン注入を行い次い
で熱処理を行って一拡散層を形成する工程と、前記一拡
散層上に選択的に絶縁膜を形成する工程と、少なくとも
前記絶縁膜をエッチングのマスクとして前記一拡散層お
よびその下部のシリコン基板をドライエッチングし短冊
状の拡散層と短冊状溝とを形成する工程と、前記短冊状
溝の表面に第１のゲート絶縁膜を形成し前記第１のゲー
ト絶縁膜上に第１の導体膜を形成する工程と、前記第１
の導体膜をドライエッチングし前記短冊状溝に平行であ
りメモリセルの列方向にパターニングされた第１の導体
膜パターンを形成する工程と、前記第１の導体膜パター
ン上に第２のゲート絶縁膜を形成する工程と、前記第２
のゲート絶縁膜上に第２の導体膜を形成する工程と、前
記第２の導体膜をドライエッチングしメモリセルの行方
向にワード線を形成する工程と、前記ワード線に対しセ
ルフアラインに前記第１の導体膜パターンをドライエッ
チングし浮遊ゲート電極を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法。
【請求項２】シリコン基板表面に形成された短冊状の
拡散層をビット線あるいはソース線としメモリセルに浮
遊ゲート型トランジスタを有する不揮発性半導体記憶装
置の製造方法であって、一導電型のシリコン基板上の隣
り合うビット線間の領域または隣り合うビット線とソー
ス線間の領域のシリコン基板に短冊状溝を形成する工程
と、前記短冊状溝の表面に第１のゲート絶縁膜を形成す
る工程と、前記第１のゲート絶縁膜上に第１の導体膜を
形成する工程と、前記第１の導体膜をドライエッチング
し前記短冊溝に平行でありメモリセルの列方向にパター
ニングされた第１の導体膜パターンを形成する工程と、
前記第１の導体膜パターンをマスクとして逆導電型の不
純物イオンをイオン注入し次いで熱処理を行って短冊状
の拡散層を形成する工程と、前記第１の導体膜パターン
間に充填するように選択的に絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第１の導体膜パターン上に第
２のゲート絶縁膜を形成する工程と、前記第２のゲート
絶縁膜上に第２の導体膜を形成する工程と、前記第２の
導体膜をドライエッチングしメモリセルの行方向にワー
ド線を形成する工程と、前記ワード線に対しセルフアラ
インに前記第１の導体膜パターンをドライエッチングし
浮遊ゲート電極を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。
【請求項３】前記第２の導体膜を形成した後に前記第
２の導体膜上に絶縁膜を形成する工程と、前記絶縁膜上
にワード線のレジストパターンを形成するフォトリソグ
ラフィ工程と、前記レジストパターンをマスクとして前
記絶縁膜をドライエッチングしパターニングする工程と
を含み、前記レジストまたは前記パターニングした絶縁
膜をマスクとして前記第２の導体膜をドライエッチング
することを特徴とする請求項１または請求項２記載の半
導体装置の製造方法。
【請求項４】前記シリコン基板表面に前記短冊状溝を
形成した後にシリコン基板全面に厚い絶縁膜を形成し前
記短冊状溝を埋め込む工程と、浮遊ゲート型トランジス
タの形成領域にある前記厚い絶縁膜を除去して前記浮遊
ゲート型トランジスタのチャネル領域となる短冊状溝の
一領域を露呈させる工程とを含み、前記露出した短冊状
溝の表面に前記第１のゲート絶縁膜を形成することを特
徴とする請求項１または請求項２記載の半導体装置の製
造方法。
【請求項５】前記第２の導体膜をパターニングしワー
ド線を形成した後に前記ワード線の側壁に側壁絶縁膜を
形成し、前記ワード線および前記側壁絶縁膜をマスクと
して前記第１の導体膜パターンをドライエッチングし、
前記パターニングした第１の導体膜パターンの露出した
側壁に第３のゲート絶縁膜を形成し、前記第３のゲート
絶縁膜を被覆し行方向にパターニングされた消去ゲート
電極を形成することを特徴とする請求項１、請求項２、
請求項３または請求項４記載の半導体装置の製造方法。