KR100308591B1

KR100308591B1 - 무접점불휘발성반도체메모리장치및그제조방법

Info

Publication number: KR100308591B1
Application number: KR1019970051240A
Authority: KR
Inventors: 요시아키 히사무네
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-09-30
Filing date: 1997-09-30
Publication date: 2001-12-17
Also published as: KR19980025188A; US6274432B1; JPH10107230A; JP3075192B2; US6057574A

Abstract

반도체 기판(1) 및 그 반도체 기판상에 서브 비트 라인(SBL1, SBL2, ...)로서 작용하는 직사각형 형상의 다수의 불순물 확산층(3a)을 구비하는 무접점 불휘발성 반도체 메모리 장치에 있어서, 직사각형 형상의 다수의 홈(5, GV)이 그 불순물 확산층들간의 반도체 기판에 형성된다. 또한, 제 1 의 게이트 절연층(6)이 홈내의 반도체 기판상에 형성되고, 다수의 부유게이트 전극(7a, FG)가 제 1 절연층상에 형성된다. 또한, 제 2 게이트 절연층(9)이 부유 게이트 전극(9)상에 형성되고,다수의 워드 라인(10a, WL1)이 제 2 게이트 절연층상에 형성된다.

Description

무접점 불휘발성 반도체 메모리 장치 및 그 제조 방법

발명의 배경

발명의 분야

본 발명은 무접점 불휘발성 반도체 메모리 장치에 관한 것이다.

종래 기술의 설명

플레시 EEPROM(electrically-erasable programmable read-only memory) 또는 EPROM(electrically programmable read-onlymemory) 등의 불휘발성 반도체 메모리 장치에 있어서, 매립된 불순물 확산층으로서 비트 라인을 구성함으로써 집적화되어왔다.

종래 기술의 무접점 불휘발성 반도체 메모리 장치에 있어서, 비트 라인으로서 매립된 불순물 확산층은 두꺼운 절연층 밑에 형성된다(1986년, IEDM Technical Digest, 페이지 592 내지 595에, J. Esquivel 등이 쓴 High Density Contactless,Selo-aligned EPROM Cell Array Technology 참조).

그러나, 상술한 무접점 불휘발성 반도체 메모리 장치에 있어서, 매립된 불순물 확산층간의 공간이 협폭으로 되기 위해서집적화될 때, 그들간에 흐르는 누설 전류는 증가되며, 상기 누설 전류에 의해 불휘발성 메모리 셀의 기능 불량을 초래한다. 또한, 상기는 소거 전압(erase voltage)을 증가시킨다. 더욱이, 상기 누설 전류의 증가는 메모리 셀의 중대한 쇼트 채널 효과를 불러 일으킨다.

부가적으로, 드라이 에칭 처리에 의해서 부유 게이트 전극을 패터닝할 때, 매립된 불순물 확산층도 에칭된다. 그 결과,매립된 불순물 확산층의 저항값은 증가하게 되고, 상기 저항값은 장치의 판독 연산 속도를 감소시킨다.

발명의 개요

본 발명의 목적은 무접점 불휘발성 반도체 메모리 장치의 비트 라인으로서 매립된 불순물 확산층간의 누설 전류를 감소시키는데 있다.

본 발명의 또 다른 목적은 메모리 셀의 쇼트 채널 효과를 억제시키는데 있다.

본 발명의 또 다른 목적은 매립된 불순물 확산층의 에칭을 회피하는데 있다.

본 발명에 의하면, 반도체 기판과 그 반도체 기판상의 직사각형 형상의 서브 비트 라인으로서 작용하는 다수의 불순물 확산층을 구비하는 무접점 불휘발성 반도체 메모리 장치에 있어서, 반도체 기판에서 불순물 확산층간에 직사각형 형상의 다수의 홈이 형성된다. 또한, 홈내의 반도체 기판상에 제 1 게이트 절연층이 형성되고, 그 제 1 절연층상에 다수의 부유 게이트 전극이 형성된다. 또한, 그 부유 게이트 전극상에 제 2 게이트 절연층이 형성되고, 그 제 2 게이트 절연층상에 다수의 워드 라인이 형성된다. 따라서, 매립된 불순물 확산층간의 실제 간격이 홈의 존재로 증가되며, 이는 그들간의 누설 전류를 감소시킨다.

또한, 매립된 불순물 확산층상에 다수의 절연층이 형성된다. 따라서, 부유게이트 전극을 패터닝할 때, 매립된 불순물 확산층은 그 상의 절연층의 존재로 인하여 거의 에칭되지 않는다.

도1은 종래 기술의 무접점 반도체 메모리 장치를 설명하는 등가 회로도.

도2는 도1의 장치에 대한 평면도.

도3a 및 도3b는 도1의 라인 I - I 및 II - II를 따라 각각 취해진 절단면도.

도4는 본 발명에 따른 무접점 불휘발성 반도체 메모리 장치의 제 1 실시예를 설명하는 평면도.

도5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b,17a 및 17b는 도4의 장치를 제조하는 제1방법을 도시하는 절단면도.

도18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b,29a, 29b, 30a, 30b, 31a 및 31b는 도4의 장치를 제조하는 제 2 방법을 도시하는 절단면도.

도32는 또 다른 종래 기술의 무접점 불휘발성 반도체 메모리 장치를 설명하는 등가 회로도.

도33는 본 발명에 따른 무접점 불휘발성 반도체 메모리 장치의 제 2 실시예를 설명하는 평면도.

도 34a 및 도 34b는 도 33의 라인 I - I 및 II - II를 따라 각각 취해진 절단면도.

도35는 도33의 장치를 제조하는 방법을 도시하는 절단면도.

도36은 본 발명에 따른 무접점 불휘발성 반도체 메모리 장치의 제 3 실시예를 설명하는 평면도.

도 37a, 37b, 38a, 38b, 39a, 39b, 40a, 40b, 41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b, 45a, 45b, 46a, 46b, 47a, 47b,48a, 48b, 49a, 49b, 50a, 50b, 51a, 51b, 52a, 52b, 53a 및 53b는 도 36의 장치를 제조하는 방법을 도시하는 절단면도.

*도면의 주요 부분에 대한 부호의 설명*

1, 21 : 반도체 기판 3a : 불순불 확산층

6 : 제 1 게이트 절연층 7, 25 : 제 1 전도층

9 : 제 2 게이트 절연층 10, 30 : 제 2 전도층

11 : 절연층 12 : 제 3 전도층

31 : 제 2 절연층 32 : 제 3 전도층�/p>

양호한 실시예에 대한 설명

양호한 실시예를 설명하기 전에, 도1, 도2, 도3a 및 도3b를 참조하여 종래 기술의 무접점 불휘발성 반도체 메모리 장치를설명하기로 한다(1986년, IEDM Technical Digest, 페이지 592 내지 595에, J. Esquivel 등이 쓴 High Density Contactless, Self-aligned EPROM Cell Array Technology 참조).

도1에서, 도시된 것은 종래 기술의 무접점 가상 접지형의 불휘발성 반도체 메모리 장치를 예시하는 등가 회로도이며, 참조 부호 WL₁, WL₂, ...는 워드 라인을 나타내고, MBL₁, MBL₂, ...는 메인 비트 라인을 나타내고; SBL₁, SBL₂, ...는 각각 메인 비트 라인 MBL₁, MBL₂, ..., 와 함께 배열된 서브 비트 라인을 나타내고; 및 M₁₁,M₁₂, M₁₃, ... , M₂₁, M₂₂, M₂₃, ...는 워드 라인 WL₁, WL₂, ... 중 하나와 서브 비트 라인 SBL₁, SBL₂, ... 중 하나에 각각 접속된 부유 게이트형 불휘발성 메모리셀을 나타낸다. 메인 비트 라인 MBL₁, MBL₂, ...는 전도층으로 형성되는 한편, 서브 비트 라인 SBL₁, SBL₂, ...는 반도체기판에서 매립된 불순물 확산 영역으로 형성된다. 서브 비트라인 SBL₁, SBL₂, ...는 블록 선택 신호 BSEL1에 의해서 턴 온오프 되는 스위칭 트랜지스터Q₁, Q₂, ..., Q_1', Q_2', ..., 를 걸쳐서 각각 메인 비트 라인 MBL₁, MBL₂, ...에 접속된다.

도1의 불휘발성 메모리 셀 M₁₁, M₁₂, M₂₁, 및 M₂₂는 이하, 도2, 도3a 및 도3b를 참조하여 설명된다. 여기서, 도2는 도1의 불휘발성 메모리 셀 M₁₁, M₁₂, M₁₃, M₂₁, 및 M₂₂의 평면도이고, 도 3a 및 도3b는 도2의 라인 I - I 및 II - II을 따라 각각 취해진 절단면도이다.

즉, N+-형 불순물 확산 영역(102)은 P--형 실리콘 기판(101)내에 (서브 비트 라인 SBL1 및 SBL3으로서)형성된다. 또한, 상기 N+-형 불순물 확산 영역(102)상에는 두꺼운 실리콘 산화물 층(103)이 형성된다. 또한, 상기 실리콘 기판(101) 상에는부유 게이트 전극 FG로 역할하는 게이트 실리콘 산화물 층(104) 및 전도층(105)이 형성된다. 부가적으로, 워드 라인 WL₁,WL₂뿐만 아니라 제어 게이트 CG로서 역할하는 게이트 실리콘 산화물 층(106)및 전도층(107)이 형성된다. 또한, P-형 채널스톱퍼 영역(108)은 부유 게이트 전극 FG 간의 실리콘 기판(101)내에 형성된다. 최종적으로, 메인 비트 라인 MBL₂및 MBL₃로서 역할하는 절연층(109) 및 전도층(110)이 형성된다.

그러나, 도 1, 도2, 도3a 및 도3b의 종래 기술의 무접점 불휘발성 반도체 메모리 장치에 있어서, N+-형 불순물 확산 영역(102)(SBL1, SBL3)간의 공간이 협폭으로 되기 위하여 집적화가 될 때, 그들간에 흐르는 누설 전류가 증가되며, 이는 불휘발성 메모리 셀 M₁₁, M₁₂, ...의 기능불량을 초래한다. 또한,이것은 소거 전압을 증가시킨다. 더욱이, 상기 누설 전류의 증가는 중대한 쇼트 채널 효과를 불러 일으킨다.

부가적으로, 전도층(107)(WL1, WL2, CG)이 드라이 에칭 처리에 의해서 패턴될 때, 상기 전도층(105)(FG)도 전도층(107)과자기 정렬로 패턴된다. 이 경우에, N+-형 불순물 확산 영역(102)(SBL2, SBL3) 상의 게이트 실리콘 산화물 층(104)의 두께가 불충분하므로, N+-형 불순물 확산 영역(102)(SBL₁, SBL₃)은 상술한 드라이 에칭 처리에 의하여 부분적으로 에칭된다.그 결과, N+-형 불순물 확산 영역(102)(SBL₁, SBL₃)의 저항이 증가되며, 이는 장치의 판독 연산 속도를 감소시킨다.

도4에 도시된 것은 본 발명의 제 1 실시예를 예시하는 평면도이며, 등가 회로가 도1에 예시되어 있는 무접점 가상 접지형불휘발성 반도체 메모리 장치가 또한 예시되어 있다. 홈 GV은 매립된 불순물층에 의해서 또한 형성된 서브 비트 라인 SBL₁, SBL₃, SBL₃간에 제공된다. 그 결과, 서브 비트 라인 SBL₁, SBL₃, SBL₃간의 실제 간격이 증가되며, 따라서, 소거 전압이 증가될 지라도, 그들간의 누설 전류는 감소될 수 있다. 부가적으로, 서브 비트 라인 SBL₁, SBL₃, SBL₃상에 절연층(도시 않됨) 이 완전히 형성되므로, 드라이 에칭 처리에 의해서 부유 게이트 전극FG를 패터닝할 때, 서브 비트 라인 SBL₁,SBL₃, SBL₃은 거의 에칭되지 않는다.

도4에서, 참조 부호 WL₁, WL₂는 워드 라인을 나타내고 STP는 채널 스톱퍼를 나타낸다는 것을 주목한다.

도4의 무접점 가상 접지형 불휘발성 반도체 메모리 장치는 이하 도5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b,11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a 및 17b를 참조하여 설명된다. 도5a내지 도17a는 도4의 라인 I - I를 따라 취해진 절단면도이고 도5b 내지 도19b는 도4의 라인 II - II을 따라 취해진 절단면도이다.

먼저, 도 5a 및 도 5b를 참조하면, 약 10 내지 20㎚ 두께의 실리콘 산화물층(2)이 열 산화 처리 또는 화학 증착 처리(CVD)법을 사용하여 P--형 실리콘 기판(1)상에 형성된다. 이때, 실리콘 기판(1)에 약 1×1015 내지 7×1015비소 이온/㎠이약 50keV의 에너지로 주입되고, 그 상에 어닐닝 동작이 수행된다. 따라서, N+-형 불순물 확산 층(3)이 형성된다.

다음에, 도6a 및 도6b를 참조하면, 실리콘 산화물 층(2)이 제거된다.

다음에, 도7a 및 도7b를 참조하면, 약 200 내지 500㎚ 두께의 실리콘 산화물 층(4)이 N+-형 불순물 확산 층(3)에 퇴적된다.

다음에, 도8a 및 도8b를 참조하면, 실리콘 산화물 층(4)과 N+-형 불순물 확산 등(3)이 사진 석판술 및 반응성 이온 에칭(RIE) 처리에 의해서 패턴된다. 그 결과, 패턴된 N+-형 불순물 확산 층(3a)는 패턴된 실리콘 산화층 층(4a)과 자기 정렬된다. 이 경우에 있어서, N+-형 불순물 확산(3a)은 직사각형 형상이고 도4의 서브 비트 라인 SBL₁, SBL₂및 SBL₃을 형성한다.

그 후에, 도 9a 및 도 9b를 참조하면, 실리콘 기판(1)은 마스크로서 실리콘 산화물 층(4a)를 사용하여 상술한 RIE 처리에의해서 또한 에칭된다. 그 결과, 상부에서 본 직사각형 형상의 홈(5), 즉, 도4의 홈 GV이 실리콘 산화물 층(4a)과 자기정렬로 형성된다.

다음에, 도10a 및 도 10b를 참조하면, 열산화 처리가 실행되어, 약 7 내지 10㎚ 두께의 게이트 실리콘 산화물 층(6)이 형성된다.

그 다음에, 도11a 및 도 11b를 참조하면, 인을 함유하는 다결정 실리콘 층(7)이 CVD 처리에 의해 전체 표면상에 퇴적된다.

그 다음에, 도12a 및 도12b를 참조하면, 다결정 실리콘 층(7)이 사진 석판술 및 에칭 처리에 의해 패턴되어, 상부에서 본직사각형 형상의 다결정 실리콘 층(7a)이 형성된다.

그 다음에, 도13a 및 도13b를 참조하면, 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)로 이루어진 게이트 절연 층(9)이 전체 표면상에 형성되고, 인을 함유하는 다결정 실리콘 층(10)이 CVD 처리에 의해서 게이트 절연 층(9)상에 퇴적된다.

그 다음에, 도14a 및 도14b를 참조하면, 다결정 실리콘 층(10)이 사직 석판 술 및 드라이 에칭 처리에 의해 패턴된다. 그결과, 패턴된 다결정 실리콘 층(10a), 즉, 도4의 워드 라인 WL₁및 WL₂이 얻어진다.

그 다음에, 도15a 및 도15b를 참조하면, 다결정 실리콘 층(7a)이 마스크로서 다결정 실리콘 층(10a)(워드 라인 WL₁)과 함께 드라이 에칭 처리에 의해 또한 에칭된다. 그 결과, 패턴된 다결정 실리콘 층(7b), 즉, 도4의 부유 게이트 전극 FG이얻어진다. 이때, 약 1 × 1013 붕소 이온/㎠이 마스크로서 다결정 실리콘 층(10a)(WL₁, WL₂)과 실리콘 산화물 층(4a)을 사용하여 약 30keV의 에너지로 주입된다. 그 후, 어닐닝 동작이 수행된다. 그 결과, P-형 채널 스톱퍼 층(8), 즉, 도4의 채널 스톱퍼 층 STP이 형성된다.

그 다음에, 도16a 및 도16b을 참조하면, 두꺼운 실리콘 산화물 층(11)이 CVD처리에 의해서 퇴적되고, 이때, 상기 실리콘산화물 층(11)상에 화학 기계 연마(CMP) 동작이 수행된다. 따라서, 실리콘 산화물 층(11)의 표면이 평탄화된다. 이때, 실리콘 산화물 층(11)상에 스퍼터링 처리에 의해서 알루미늄 층(12)이 퇴적된다.

최종적으로, 도17a 및 도17b를 참조하면, 알루미늄 층(12)이 사진 석판술 및 에칭 처리에 의해서 패턴되어, 패턴된 알루미늄(12a), 즉, 도4의 메인 비트 라인 MBL₁, MBL₂및 MBL₃이 얻어진다.

따라서, 도 4의 무접점 가상 정지형 불휘발성 반도체 메모리 장치가 완성된다.

도4의 무접점 가상 접지형 불휘발성 반도체 메모리 장치를 제조하는 제 2 방법이 이하, 도18a, 18b, 19a, 19b, 20a, 20b,21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a, 29b, 30a, 30b, 31a 및 31b를참조하여 설명된다. 도18a 내지 도31a는 도4의 라인 I - I를 따라 취해진 절단면도이고, 도18b 내지 도31B는 도4의 라인II - II을 따라 취해진 절단면도이다.

먼저, 도18a 및 도18b를 참조하면, 실리콘 산화물 층(22)이 실리콘 기판(21)상에 성장된다.

그 다음에, 도19a 및 도19b를 참조하면, 실리콘 산화물 층(22)이 사진 석판술 및 에칭 처리에 패턴되어, 패턴된 실리콘산화물 층(22a)이 형성된다.

그 다음에, 도20a 및 도20b를 참조하면, 실리콘 기판(21)은 마스크로서 실리콘 산화물 층(22a)을 사용하여 RIE처리에 의해 에칭된다. 그 결과, 직사각형 형상의 홈(23), 즉, 도4의 홈GV이 실리콘 산화물 층(22a)과 자기 정렬로 형성된다. 이때, 실리콘 산화물 층(22a)이 제거된다.

그 다음에, 도21a 및 도21b를 참조하면, 열 산화 동작이 수행되어, 약 7 내지 10㎚의 두꺼운 게이트 산화물 층(24)이 형성된다.

그 다음에, 도22a 및 도 22b를 참조하면, 인을 함유하는 다결정 실리콘 층(25)이 전체 표면상에 CVD 처리에 의해 퇴적된다.

그 다음에, 도23a 및 도23b를 참조하면, 다결정 실리콘 층(25)이 사진 석판술 및 에칭 처리에 의해 패턴되어, 직사각형형상의 다결정 실리콘 층(25a)이 형성된다.

그 다음에, 도24a 및 도24b를 참조하면, 마스크로서 다결정 실리콘 층(25a)을 사용하여 실리콘 기판(21)에 약 50keV의 에너지로 1 × 10¹⁵내지 5 × 10¹⁵의 비소 이온/㎠가 주입되고, 그 상에 어닐닝 동작이 수행된다. 따라서, N+-형 불순물 확산 층(26), 즉, 도4의 서브 비트 라인 SBL₁, SBL₂및 SBL₃가 형성된다.

그 다음에, 도25a 및 도25b를 참조하면, 다결정 실리콘 층(25a)간에 실리콘 산화물 층(27)이 형성된다. 즉, 실리콘 산화물 층이 CVD 처리에 의해 전체 표면상에 퇴적되고, CMP동작이 실리콘 산화물 층상에 수행된다. 그 결과, 실리콘 산화물층(27)은 N+-형 불순물 확산 층(26) 상에만 남게 된다.

그 다음에, 도26a 및 도26b를 참조하면, 다결정 실리콘 층(25a)상에 실리콘 산화물 층(29)이 형성되고, 인을 함유하는 다결정 실리콘 층(10)이 CVD 처리에 의해 전체 표면상에 퇴적된다.

그 다음에, 도27a 및 도27b를 참조하면, 사진 석판술 및 드라이 에칭 처리에 의해 다결정 실리콘 층(30)이 패턴된다. 그결과, 패턴된 다결정 실리콘 층(30a), 즉, 도4의 워드 라인 WL1 및 WL2이 얻어진다.

그 다음에, 도28a 및 도 28b를 참조하면, 직사각형 형상의 다결정 실리콘 층(25a)이 마스크로서 워드 라인 WL₁및 WL₂,...을 사용하여 사진 석판술 및 에칭 처리에 의해 또한 패턴되어, 패턴된 다결정 실리콘 층(25b), 즉, 도4의 부유 게이트전극 FG가 형성된다.

그 다음에, 도 29a 및 도29b를 참조하면, 마스크로서 다결정 실리콘 층(25a)(FG) 및 실리콘 산화물 층(27)을 사용하여 약30keV의 에너지로 약 1 × 1013붕소 이온/㎠이 주입된다. 그 후, 어닐닝 동작이 수행된다. 그 결과, P-형 채널 스톱퍼 층(28), 즉, 도4의 채널 스톱퍼 층 STP가 형성된다.

그 다음에, 도30a 및 도30b을 참조하면, 두꺼운 실리콘 산화물 층(31)이 CVD처리에 의해서 퇴적되고, 이때, 상기 실리콘산화물 층(31)상에 CMP 동작이 수행된다. 따라서, 실리콘 산화물 층(31)의 표면이 평탄화된다. 이때, 스퍼터링 처리에 의해 실리콘 산화물 층(31)상에 알루미늄 층(32)이 퇴적된다.

최종적으로, 도31a 및 도31b를 참조하면, 알루미늄 층(31)은 사진 석판술 및 에칭 처리에 의해 패턴되어, 패턴된 알루미늄 층(32a), 즉, 도4의 메인 비트 라인 MBL₁, MBL₂및 MBL₃이 얻어진다.

따라서, 도 4의 무접점 가상 정지형 불휘발성 반도체 메모리 장치가 또한 완성된다.

도32에서, 도시된 것은 종래 기술의 무접점 NOR형 반도체 메모리 장치를도시하는 등가 회로이며(일본 특허 출원 6-283721호 참조), 메인 비트라인 MBL₁, MBL₂, ... 이 서브 비트 라인 SBL₁, SBL₂, ... 을 따라 정렬된다. 또한, 메인 소스 라인MSL₁, ...은 서브 소스 라인 SSL₁, ...을 따라 정렬된다. 예컨대, 메인 소스 라인 MSL₁, 은 메인 비트 라인 MBL₁및 MBL₂간에 정렬되고, 서브 소스 라인 SSL₁은 서브 비트 라인 SBL₁및 SBL₂간에 정렬된다. 또한, 각각의 부유 게이트형 불휘발성메모리 셀 M₁₁, M₁₂, ... M₂₁, M₂₂, ...은 워드 라인 WL₁, WL₂, ... 중 하나와, 서브 비트 라인 SBL₁, SBL₂, ... 중 하나와, 서브 소스 라인 SSL₁, SSL₂, ...중 하나에 접속된다. 서브 소스 라인 SSL₁, ...은 블록 선택 신호 BSEL₁에 의해 턴 ON 및 OFF되는 스위칭 트랜지스터 Q11, Q11', ...을 걸쳐서 각각 메인 소스 라인 MSL₁, ...에 접속된다.

도33에서, 도시된 것은 도32의 무접점 NOR형 불휘발성 반도체 메모리 장치에 적용된 본 발명의 제 2 실시예를 예시하는평면도이며, 홈 GV은 서브 비트 라인 SBL1 및 서브 소스 라인 SSL₁간과 서브 소스라인 SSL₁및 서브 비트 라인 SBL₂간에제공된다. 그 결과, 서브 비트 라인 SBL₁과 서브 소스 라인 SSL₁간의 실제 간격이 실제로 증가되며, 따라서, 소거 전압이 증가될 지라도, 그들간의 누설 전류는 감소될 수 있다. 부가적으로, 서브 비트 라인 SBL₁, SBL₂, ... 상에 절연층(도시 않됨)이 완전히 형성되므로, 드라이 에칭 처리에 의해서 부유 게이트 전극 FG를 패터닝할 때, 서브 비트 라인 SBL₁, SBL₂, ...및 서브 소스 라인 SSL₁, ... 은 거의 에칭되지 않는다.

도33에서, 참조 부호 WL₁, WL₂, ...은 워드 라인을 나타내고, STP는 채널 스톱퍼를 나타내며, F는 서로 매 2칼럼 마다 절연하는 필드 실리콘 산화물 층을 나타낸다는 것을 주목한다.

도33의 장치는 이하 도33의 라인 I - I 및 라인 II - II을 따라 각각 취해진 절단면도인 도34a 및 도34b를 참조하여 상세하게 설명된다. 도34a 및 도34b에 있어서, 도17a 및 도17b의 요소는 동일 참조 부호로 표시된다. 즉, 직사각형 형상의필드 실리콘 산화물 층(41), 즉, 필드 실리콘 산화물 층 F 는 직사각형 형상의 3개의 N+-형 불순물 층(3a)마다 제공된다.또한, 다결정 실리콘 층(7a)(부유 게이트 전극 FG)은 필드 실리콘 산화물 층(41)(F)상에 메모리 셀이 존재하지 않으므로,도17a의 것보다 광폭이다.

도 33의 장치를 제조하는 방법은 필드 실리콘 산화물 층(41)을 제외하고 도4의 장치를 제조하는 방법과 동이류하다. 예컨대, 도5a, 5b 내지 17a 및 17b에서 도시된 바와 같은 제 1 제조 방법과, 도18a 및 도18b 내지 도31a 및 도31b에서 도시된바와 같은 제 2 제조 방법에서, 필드 실리콘 산화물 층(41)은 도35에서 도시된 바와 같이, 실리콘 국부 산화(LOCOS) 처리에 의해 실리콘 기판(1)상에 먼저 성장된다.

도36에 있어서, 도시된 것은 본 발명의 제 3 실시예를 예시하는 평면도이며, 무접점 가상 접지형 플래시 불휘발성 반도체메모리 장치가 예시되어 있다. 즉, 소거 게이트 전극 ER₁, ...은 도4의 요소에 부가된다. 또한 요소 절연 층(I)는 도4의채널 스톱퍼 STP 대신에 제공된다. 도36에서도, 홈 GV는 매립된 불순물 층에 의해서 또한 형성되는 서브 비트 라인 SBL₁,SBL₂, SBL₃, ... 간에 제공된다. 그 결과, 서브 비트 라인 SBL₁, SBL₂, SBL₃, ...간의 실제 간격은 실제로 증가되며, 따라서, 소거전압이 증가될 지라도, 그들간의 누설 전류는 감소될 수 있다. 더욱이, 채널 길이가 서브 비트 라인 SBL₁, SBL₂, SBL₃,..., 간의 거리 보다도 길게 되며, 이는 쇼트 채널 효과를 억제 시킨다. 부가적으로, 드라이 에칭 처리에 의해 부유 게이트 전극 FG을 패턴닝할 때, 서브 비트 라인 SBL₁, SBL₂, SBL₃, ...은 거의 에칭되지 않는다.

도36에 있어서, 참조 부호 WL₁, WL₂, ... 는 워드 라인을 나타내고, STP는 채널 스톱퍼를 나타낸다는 것을 주목한다. 또한도시되어 있지 않은 메인 비트 라인 MBL₁, MBL₂, MBL₃는 서브 비트 라인 SBL₁, SBL₂, SBL₃, ... 을 따라 제공된다. 더욱이,AR은 분리 절연층이 형성되지 않은 능동 영역을 나타낸다.

도36의 무접점 가상 접지형 플래시 불휘발성 반도체 메모리 장치를 제조하는 방법은 이하, 도 37a, 37b, 38a, 38b, 39a,39b, 40a, 40b, 41a, 41b, 42a, 42b, 43a, 43b, 44a, 44b, 45a, 45b, 46a, 46b, 47a, 47b, 48a, 48b, 49a, 49b, 50a,50b, 51a, 51b, 52a, 52b, 53a 및 53b를 참조하여 설명된다. 도37a 내지 도53a는 도36의 라인 I - I를 따라 취해진 절단면도이고, 도37a지 도53b는 도36의 라인 II - II를 따라 취해진 절단면도이다.

먼저, 도37a 및 도37b를 참조하면, 약 10 내지 20㎚ 두께의 실리콘 산화물층(42)이 열 산화 처리 또는 화학 증착 처리(CVD)법을 사용하여 P-형 실리콘 기판(41)상에 형성된다. 이때, 실리콘 기판(41)에 약 1 × 10₁₅내지 7 × 10₁₅의 비소이온/㎠이 약 50keV의 에너지로 주입되고, 그 상에 어닐닝 동작이 수행된다. 따라서, N+-형 불순물 확산 층(43)이 형성된다.

다음에, 도38a 및 도38b를 참조하면, 실리콘 산화물 층(42)이 제거된다.

다음에, 도39a 및 도39b를 참조하면, 약 200 내지 500㎚ 두께의 실리콘 산화물 층(44)이 N+-형 불순물 확산 층(43)에 퇴적된다.

다음에, 도40a 및 도40b를 참조하면, 실리콘 산화물 층(44)이 사진 석판술 및 드라이 에칭 처리에 의해서 패턴된다. 그결과, 패턴된 실리콘 산화물 층(44a)이 얻어진다. 이 경우에 있어서, 도40B에서, N+-형 불순물 확산 층(43)이 노출된다.

다음에, 도 41a 및 도41b를 참조하면, N+-형 불순물 확산 층(43) 및 실리콘 기판(41)은 마스크로서 실리콘 산화물(44a)를사용하여 드라이 에칭 처리에 의해서 에칭된다. 그 결과, 패턴된 N+-형 불순물 확산 층(43a)은 패턴된 실리콘 산화물 층(44a) 과 자기 정렬로 형성된다. 이 경우에, N+-형 불순물 확산 층(43a)은 직사각형 형상이고 도 36의 서브 비트 라인SBL₁, SBL₂, 및 SBL₃을 형성한다. 또한, 그 결과, 직사각형 형상의 홈(45), 즉 도36의홈 GV은 실리콘 산화물 층(44a)과 자기 정렬로 형성된다. 이 경우에, 도41B에서, 실리콘 기판(41)의 두께는 감소된다.

이때, 실리콘 산화물 층(44a)은 제거된다.

다음에, 도 42a 및 도 42b를 참조하면, 두꺼운 실리콘 산화물 층(46)이 CVD처리에 의해 전체 표면상에 퇴적된다.

그 다음에, 도 43a 및 도 43b를 참조하면, 두꺼운 실리콘 산화물 층(46)이 사진 석판술 및 에칭 처리에 의해 패턴되어,패턴된 실리콘 산화물 층(46a), 즉, 도 36의 요소 절연 층(I)이 형성된다.

그 다음에, 도 44a 및 도 44b를 참조하면, 열 산화 동작이 수행되어, 약 7 내지 10nm 두께의 게이트 실리콘 산화물 층(47)이 형성된다. 이때, 인을 함유한 다결정 실리콘 층(48)이 전체 표면상에 CVD 처리에 의해 퇴적된다.

그 다음에, 도 45a 및 도 45b를 참조하면, 다결정 실리콘 층(48)이 사진 석판술 및 에칭 처리에 의해 패턴되어, 직사각형형상의 다결정 실리콘 층(48a)이 형성된다. 이때, ONO로 이루어진 게이트 절연 층(49)가 전체 표면상에 형성된다.

그 다음에, 도 46a 및 도 46b를 참조하면, 인을 함유하는 다결정 실리콘 층(50)이 CVD 처리에 의해서 게이트 절연 층(49)상에 퇴적된다. 이때, 두꺼운 실리콘 산화물층(51)이 CVD 처리에 의해 전체 표면상에 퇴적된다.

그 다음에, 도 47a 및 도 47b를 참조하면, 실리콘 산화물 층(51)이 사진 석판술 및 드라이 에칭 처리에 의해 패턴되어,패턴된 실리콘 산화물 층(51a)이 얻어진다. 이때, 다결정 실리콘 층(50)은 마스크로서 실리콘 산화물 층(51a)을 사용하여 에칭 처리에 의해 패턴된다. 그 결과, 패턴된 다결정 실리콘 층(50a), 즉, 도 36의 워드 라인 WL₁, WL₂, WL₃, 및 WL₄이 얻어진다.

도 48a 및 도 48b를 참조하면, 실리콘 산화물층(도시안됨)은 전체표면상에 퇴적되고, 실리콘 산화물층은 다시 이방성(드라이) 에칭 처리에 의해 에칭된다. 그 결과, 측벽 실리콘 산화물 층(52)이 실리콘 산화물 층(51a)및 다결정 실리콘 층(50a)의 측벽상에 형성된다.

그 다음에, 도 49a 및 49b를 참조하면, 다결정 실리콘 층(48)을 마스크로서 실리콘 산화물 층(51a) 및 측벽 실리콘 산화물 층(52)를 사용하여 반응성 이온 에칭(RIE)처리에 의해서 패턴된다. 이 경우에 있어서, 실리콘 산화물 층(46a)은 에칭스톱퍼로서 역할한다. 따라서, 패턴된 다결정 실리콘 층(48b), 즉, 도 36의 부유 게이트 전극 FG가 얻어진다.

다음에, 도 50a 및 도 50b를 참조하면, 열산화 처리가 실행되어, 약 10nm의 두꺼운 실리콘 산화물 층(53)이 다결정 층(48b)(부유 게이트 전극 FG)의 측벽에 성장된다.

그 다음에, 도 51a 및 도 51b를 참조하면, 다결정 실리콘 층(53)이 퇴적되어 패턴되며, 도 36의 소거 게이트 전극 ER1,...이 얻어진다.

그 다음에, 도 52a 및 도 52b를 참조하면, 두꺼운 실리콘 산화물 층(54)이 CVD 처리에 의해 퇴적되고, 이때, 그 실리콘산화물 층(54)상에 CMP 동작이 수행된다. 따라서, 실리콘 산화물 층(54)의 표면은 평탄화된다. 또한, 층(54 및 51a)에서서브 비트 라인 SBL₁, SBL₂, SBL₃, ...에 대한 접촉홀(도시 않됨)이 뚫리게 된다. 이때, 스퍼터링 처리에 의해 실리콘 산화물 층(54)상에 알루미늄 층(55)이 퇴적된다.

최종적으로, 도 53a 및 도 53b를 참조하면, 알루미늄 층(55)이 사진 석판술 및 에칭 처리에 의해서 패턴되어, 패턴된 알루미늄 층(55a), 즉, 도 36의 메인 비트 라인 MBL₁, MBL₂, MBL₃이 얻어진다.

따라서, 도 36의 무접점 가상 접지형 플래시 불휘발성 반도체 메모리 장치가 완성된다.

상술한 바와 같이, 본 발명에 의하면, 서브 비트 라인 및 서브 소스 라인에 대해 매립된 불순물 확산 층간에 홈이 제공되므로, 비록, 매립된 불순물 확산 층간의 공간이 협폭으로 되도록 집적화 되어질지라도, 그들간에 흐르는 누설 전류는 억제될 수 있다. 부가적으로, 매립된 불순물 확산 층상의 절연 층이 충분히 두꺼움으로, 부유 게이트 전극을 패턴닝할 때,매립된 불순물 확산층은 거의 에칭이 되지 않으며, 이는 판독 연산 속도의 감속을 억제할 수 있다. 또한, 채널 영역으로서 역할 하는 홈이 매립된 불순물 확산 층과 자기 정렬로 형성되므로, 불휘발성 메모리 셀의 연산 특성의 불안정성이 억제될 수 있다.

Claims

AND 형의 무접점 불휘발성 반도체 메모리 장치에 있어서,

반도체 기판과,

상기 반도체 기판에서 제 1, 제 2, 및 제 3의 불순물 확산층들인 제 1서브 비트 라인, 서브 소스 라인, 및 제 2의 서브 비트 라인으로서, 각각 제 1의 방향을 따른 보다 긴 측면에 대해 평면도로 보아, 직사각형 형상을 갖는, 제 1의 서브 비트 라인, 서브 소스 라인, 및 제 2의 서브 비트 라인과,

상기 반도체 기판내의 직사각형의 다수의 홈들로서, 상기 홈들 각각이 상기 불순물 확산층들의 2층 사이에 있는, 직사각형의 다수의 홈들과.

상기 제 1의 서브 비트 라인의 외부 측과 상기 제 2의 서브 비트 라인의 외부 측에 각각 있는 직사각형 형상의 제 1 및 제 2의 필드 절연층들과,

상기 홈들 내에 상기 반도체 기판상의 제 1의 게이트 절연층과,

상기 제 1의 절연층상의 다수의 부유 게이트 전극들과,

상기 부유 게이트 전극들상의 제 2의 게이트 절연층과,

상기 제 2의 게이트 절연층상의 다수의 워드 라인들로서, 상기 워드 라인들 은 상기 제 1의 방향과 직각을 이루는 제 2의 방향을 따르며, 상기 서브 비트 라인들의 각각은 상기 다수의 워드 라인들 밑에서 횡단하는, 다수의 워드 라인들을 포함하는 무접점 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 불순물 확산층들의 각 확산층 위에 각각 있는 직사각형 형상의 다수의 절연층들(4a)을 더 포함하는 무접점 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 절연층들은 상기 제 2 게이트 절연층 보다 두꺼운 무접점 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 워드 라인들상의 절연층(11)과,

상기 절연층상의 제 1의 메인 비트 라인(12a, MBL₁),메인 소스 라인(12a, MBL₁) 및 제 2 메인 비트 라인(12a, MBL₁)으로서, 상기 제 1 메인 비트 라인, 상기 메인 소스 라인 및 상기 제 2 메인 비트 라인은 상기 제 1의 서브 비트 라인, 상기 서브 소스 라인 및 상기 제 2의 메인 비트 라인를 걸쳐서 각각 연장되는, 제 1의 메인 비트 라인(12a, MBL₁), 메인 소스 라인(12a, MBL₁) 및 제 2 메인 비트 라인(12a, MBL₁)을 더 포함하는 무접점 불휘발성 반도체 메모리 장치.
무접점 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,

제 1의 전도형 반도체 기판(1)을 준비하는 단계와,

상기 반도체 기판상에 불순물 확산층(3)을 형성하기 위해 상기 반도체 기판에 제 2 전도형 불순물 이온들을 주입하는 단계와,

상기 불순물 확산층상에 직사각형 형상의 다수의 제 1의 절연층들(4a)을 형성하는 단계와,

서브 비트 라인(SBL₁, SBL₂. ...)으로서 직사각형의 불순물 확산층(4a)을 형성하기 위해 마스크로서 상기 제 1의 절연층들을 사용함으로서 상기 불순물 확산츠을 에칭하는 단계와,

상기 반도체 기판에서 직사각형의 홈들(5, GV)을 형성하기 위해 마스크로서 상기 제 1의 절연층들을 사용함으로서 상기 반도체 기판을 에칭하는 단계와,

상기 홈들에서의 상기 반도체 기판상에 제 1의 게이트 절연층(6)을 형성하는 단계와,

상기 제 1의 게이트 절연층상에 제 1의 전도층(7)을 형성하는 단계와,

상기 홈들을 걸쳐서 제 1의 직사각형 전도층들(7a)을 형성하기 위해 상기 제 1의 전도층을 패턴닝하는 단계와,

상기 직사각형 전도층들상에 제 2의 게이트 절연층(9)을 형성하는 다녜와,

상기 제 2의 게이트 절연층상에 제 2의 전도층(10)을 형성하는 단게와,

상기 서브 비트 라인들과 직각을 이루는 워드 라인들(WL₁, WL₂...)로서 제 2의 직사각형 전도층들(10a)을 형성하기 위해 상기 제 2의 전도층을 패턴닝하는 단계와,

부유 게이트 전극들(7b, FG)을 형성하기 위해, 마스크로서 상기 워드 라인들을 사용하여 드라이 에칭 처리에 의해 상기 제 1의 직사각형 전도층을 에칭하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제5항에 있어서, 상기 워드 라인들상에 제 2의 절연층(11)을 형성하는 단계와,

상기 제 2의 절연층상에 제 3의 전도층(12)을 형성하는 단계와,

상기 서브 비트 라인들 중 하나를 걸쳐서 각각 연장하는 메인 비트 라인들(12a, MBL₁,...)을 형성하기 위해 상기 제 3의 전도층을 패턴닝하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
무접점 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,

제 1의 전도형은 반도체 기판(21)을 준비하는 단계와,

상기 반도체 기판에서 직사각형 형상의 다수의 홈들(23, GV)을 뚫는 단계와,

상기 홈들에서의 상기 반도체 기판상에 제 1의 게이트 절연층(24)을 형성하는 단계와,

상기 제 1의 게이트 절연층상에 제 1의 전도층(25)을 형성하는 단계와,

상기 홈들을 걸쳐서 제 1의 직사각형 전도층들(25a)을 형성하기 위해 상기 제 1의 전도층을 패턴닝하는 단계와,

서브 비트 라인들(SBL₁, SBL₂...)로서 직사각형 불순물 확산층들(26)을 형성하기 위해 마스크로서 상기 제 1의 직사각형 전도층들을 사용함으로서 상기 반도체 기판에 제 2의 전도형의 불순물 이온들을 주입하는 단게와,

상기 직사각형 불순물 확산층들상에 다수의 직사각형 절연층들(27)을 형성하는 단계와,

상기 직사각형 전도층들상에 제 2의 게이트 절연층(29)을 형성하는 단계와,

상기 제 2의 게이트 절연층들상에 제 2의 전도층(30)을 형성하는 단계와,

상기 서브 비트 라인들과 직각을 이루는 워드 라인들(WL₁, WL₂, ...)로서 제 2의 직사각형 전도층들(30a)을 형성하기 위해 상기 제 2의 전도층을 패턴닝하는 단계와,

부유 게이트 전극들(25b, FG)을 형성하기 위해 마스크로서 상기 워드 라인들을 사용하여 드라이 에칭 처리에 의해 상기 제 1의 직사각형 전도층들을 에칭하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제 7 항에 있어서, 상기 워드 라인상에 제 2 절연 층(13)을 형성하는 단계와,

상기 제 2 절연 층상에 제 3 전도 층(32)을 형성하는 단계와,

상기 제 3 전도 층을 패턴닝하여 상기 서브 비트 라인 중 하나를 걸쳐서 각각 연장하는 메인 비트 라인(32a, MBL1, ...)을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제7항에 있어서, 채널 스톱퍼들(28, STP)을 형성하기 위해 마스크로서 상기 워드 라인들과 상기 직사각형 절연층들을 사용함으로서 상기 반도체 기판에 상기 제 1의 전도형의 불순물 이온들을 주입하는 단계를 더 포함하는 무접접 불휘발성 반도체 메로리 장치를 제조하는 방법.
무접점 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,

제 1의 전도형의 반도체 기판(1)을 준비하는 단계와,

LOCOS 처리에 의해 상기 반도체 기판상에 직사각형 형상의 제 1 및 제 2의 분리 절연층들(41, F)을 형성하는 단계와,

상기 제 1 및 제 2의 분리 절연층들이 형성된 후 상기 반도체 기판상에 불순물 확산층(3)을 형성하기 위해 상기 반도체 기판에 제 2의 전도형의 불순물 이온들을 주입하는 단계와,

상기 불순물 확산층과 상기 제 1 및 제 2의 분리 절연층상에 직사각형 형상의 다수의 제 1의 절연층들(4a)을 형성하는 단계와,

상기 제 1 및 제 2의 분리 절연층들 간의 제 1의 서브 비트 라인(SBL₁), 서브 소스 라인(SSL₁) 및 제 2의 서브 비트 라인(SBL₂)으로서 직사각형 불순물 확산층들(4a)을 형성하기 위해 마스크로서 상기 제 1의 절연층들을 사용함으로서 상기 불순물 확산층을 에칭하는 단계와,

상기 반도체 기판에서 직사각형 홈들(5, GV)을 형성하기 위해 마스크로서 상기 제 1의 절연층들을 사용함으로서 상기 반도체 기판을 에칭하는 단게와,

상기 홈들에서의 상기 반도체 기판상에 제 1의 게이트 절연층(6)을 형성하는 단계와,

상기 제 1의 게이트 절연층상에 제 1의 전도층(7)을 형성하는 단게와,

상기 홈들을 걸쳐서 제 1의 직사각형 전도층들(7a)을 형성하기 위해 상기 제 1의 전도층을 패턴닝하는 단계와,

상기 직사각형 전도층들상에 제 2의 게이트 절연층(9)을 형성하는 단계와,

상기 제 2의 게이트 절연층상에 제 2의 전도층(10)을 형성하는 단계와,

상기 서브 비트 라인에 직각을 이루는 워드 라인들(WL₁, WL₂, ...)으로서 제 2의 직사각형 전도층들(10a)을 형성하기 위해 상기 제 2의 전도층을 패턴닝하는 단계와,

부유 게이트 전극들(7b, FG)을 형성하기 위해 마스크로서 상기 워드 라인들을 사용하여 드라이 에칭 처리에 의해 상기 제 1의 직사각형 전도층들을 에칭하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제 10 항에 있어서, 상기 워드 라인들상에 제 2의 절연층(11)을 형성하는 단계와,

상기 제 2의 절연층상에 제 3의 전도층(12)을 형성하는 단계와,

상기 서브 비트 라인들 중 하나를 걸쳐서 각각 연장하는 메인 비트 라인들(12a , MBL₁, ...)을 형성하기 위해 상기 제 3의 전도층을 패턴닝하는 단계를 더 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
무접점 불휘발성 반도체 메모리 장치에 있어서,

제 1 전도형의 반도체 기판(21)을 준비하는 단계와,

LOCOS 처리에 의해 상기 반도체 기판상에 직사각형 형상의 제 1 및 제 2의 분리 절연층들을 형성하는 단계와,

상기 제 1 및 제 2의 분리 절연층들 간에 상기 반도체 기판에서 직사각형 형상의 다수의 홈들(23, GV)을 뚫는 단계와,

상기 홈들에서의 상기 반도체 기판상에 제 1의 게이트 절연층(24)을 형성하는 단계와,

상기 제 1의 게이트 절연층상에 제 1의 전도층(25)을 형성하는 단게와,

상기 홈들을 걸쳐서 제 1의 직사각형 전도층들(25a)을 형성하는 단계와,

상기 홈들을 걸쳐서 제 1의 직사각형 전도층들(25a)을 형성하기 위해 상기 제 1의 전도층을 패턴닝하는 단계와,

상기 제 1 및 제 2의 분리 절연층들 간의 제 1 서브 비트 라인(SBL₁), 서브 소스 라인(SSL₁) 및 제 2의 서브 비트 라인(SBL₂)으로서 직사각형 불순물 확산층들 (4a)을 형성하기 위해 마스크로서 상기 제 1의 직사각형 전도층들을 사용함으로서 상기 반도체 기판에 제 2의 전도형의 불순물 이온들을 주입하는 단계와,

상기 직사각형 불순물 확산층들상에 다수의 직사각형 절연층들(27)을 형성하는 단계와,

상기 직사각형 전도층들상에 제 2의 게이트 절연층(29)을 형성하는 단게와,

상기 제 2의 게이트 절연층상에 제 2의 전도층(30)을 형성하는 단계와,

상기 서브 비트 라인에 직각을 이루는 워드 라인들(WL₁, WL₂, ...)로서 제 2의 직사각형 전도층들(30a)을 형성하기 위해 상기 제 2의 전도층을 패턴닝하는 단계와,

부유 게이트 전극들(25b, FG)을 형성하기 위해, 마스크로서 상기 워드 라인들을 사용하여 드라이 에칭 처리에 의해 상기 제 1의 직사각형 전도층들을 에칭하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제12항에 있어서, 상기 워드 라인들상에 제 2의 절연층(31)을 형성하는 단계와,

상기 제 2의 절연층상에 제 3의 전도층(32)을 형성하는 단계와,

상기 서브 비트 라인들 중 하나를 걸쳐서 각각 연장하는 메인 비트 라인들(32a, MBL₁, ...)을 형성하기 위해 상기 제 3 전도층을 패턴닝하는 단계를 더 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제12항에 있어서, 채널 스톱퍼들(28, STP)을 형성하기 위해 마스크로서 상기 워드 라인들과 상기 직사각형 절연층들을 사용함으로서 상기 반도체 기판에 상기 제 1의 전도형의 불순물 이온들을 주입하는 단계를 더 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
무접점 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,

제 1의 전도형의 반도체 기판(41)을 준비하는 단계와,

상기 반도체 기판에 분순물 확산층(43)을 형성하기 위해 상기 반도체 기판에 제 2의 전도형의 불순물 이온들을 주입하는 단계와,

상기 불순물 확산 층상에 직사각형 형상의 다수의 제 1의 절연층들(44a)을 형성하는 단게와,

서브 비트 라인(SBL₁,SBL₂, ...)으로서 직사각형 불순물 확산층들(44a)을 형성하기 위해 마스크로서 상기 제 1의 절연층들을 사용함으로서 상기 불순물 확산층을 에칭하는 단계와,

상기 반도체 기판에서 직사각형 홈들(45, GV)을 형성하기 위해 마스크로서 상기 제 1의 절연층들을 사용함으로서 상기 반도체 기판을 에칭하는 단계와,

상기 홈들에서의 상기 반도체 기판상에 절연층(46)을 형성하는 다녜와,

분리 절연층들(46a, I)을 형성하기 위해 상기 절연층(46)을 패턴닝하는 단계와,

상기 홈들과 상기 직사각형 불순물 확산층들에서 제 1의 게이트 절연층(47)을 형성하는 단계와,

상기 제 1의 게이트 절연층상에 제 1의 전도층(48)을 형성하는 단계와,

상기 홈들을 걸쳐서 제 1의 직사각형 전도층들(48a)을 형성하기 위해 상기 제 1의 전도층을 패턴닝하는 단계와,

상기 직사각형 전도층들상에 제 2의 게이트 절연층(49)을 형성하는 단계와,

상기 제 2의 게이트 절연층상에 제 2의 전도층(50)을 형성하는 단계와,

상기 서브 비트 라인들과 직각을 이루는 워드 라인들(WL₁, WL₂, ...)로서 제 2의 직사각형 전도층들(50a)을 형성하기 위해 상기 제 2의 전도층을 패턴닝하는 단계와,

부유 게이트 전극들(48b, FG)을 형성하기 위해, 마스크로서 상기 워드 라인들을 사용하여 드라이 에칭 처리에 의해 상기 제 1의 직사각형 전도층들을 에칭하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제 15항에 있어서, 상기 부유 게이트 전극들이 형성되기 전에 상기 워드 라인들상에 측벽 절연층들(52)을 형성하는 단계를 더 포함하며,

상기 제 1의 직사각형 전도층의 에칭 단계는 마스크로서 상기 워드 라인들과 상기 측벽 절연층들을 사용하는, 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제 15항에 있어서, 상기 부유 게이트 전극들의 측벽상에 제 3의 게이트 절연층들(53)을 형성하는 단계와,

상기 제 3의 게이트 절연층상에 소거 게이트 전극들(53, ER₁)을 형성하는 단계를 포함하는 무접점 불휘발성 반도체 메모리 장치를 제조하는 방법.
제17항에 있어서, 상기 소거 게이트 전극들상에 제 2의 절연층(54)을 형성하는 단계와,

상기 제 2의 절연층상에 제 3의 전도층(55)을 형성하는 단계와,

상기 서브 비트 라인들 중 하나를 걸쳐서 각각 연장하는 메인 비트 라인들(55a, MBL₁, ...) 형성하기 위해 상기 제 3의 전도층을 패턴닝하는 단계를 더 포함하는 불휘발성 반도체 메모리 장치를 제조하는 방법.