KR100230357B1 - 불휘발성 메모리 장치 제조 방법 - Google Patents

불휘발성 메모리 장치 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 중간 절연층을 개재하여 적층괸 콘트롤 게이트를 포함하는 불휘발성 메모리 장치에 있어서, 상기 콘트롤 게이트는 상기 플로팅 게이트의 상면 및 사방의 측벽에서 상기 중간 절연층을 개재하여 상기 플로팅 게이트 위에 오버랩 되어 상기 플로팅 게이트의 상면 및 사방의 측벽을 감싸는 구조로 형성된 불휘발성 메모리 장치의 제조방법을 개시한다. 본 발명에 의하면, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 커패시턴스가 증가하여 커플링비가 높아지고, 종래 기술에서와 같이 스택 게이트 형성을 위한 셀프얼라인 식각 공정시에 플로팅 게이트 측벽의 ONO막 제거를 위한 과도 식각으로 발생하는 필드 산화막의 손실도 방지할 수 있다.

Description

불휘발성 메모리 장치 제조 방법
제1도는 종래 기술에 따른 불휘발성 메모리 장치의 일부 구성의 레이아웃도이다.
제2도는 제1도의 A-A'선 단면도이다.
제3도는 제1도의 B-B'선 단면도이다.
제4도는 제1도의 C-C'선 단면도이다.
제5도는 본 발명의 제1실시예에 따른 불휘발성 메모리 장치의 일부 구성의 레이아웃도이다.
제6도는 제5도의 A-A'선 단면도이다.
제7도는 제5도의 B-B'선 단면도이다.
제8도 내지 제12도는 본 발명의 제1실시예에 따른 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 도면이다.
제13도 내지 제15도는 본 발명의 제2실시예에 따른 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 도면이다.
제16도는 본 발명의 제3실시예에 따른 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 103 : 필드 산화막
105 : 활성 영역 115 : 소스/드레인 영역
121 : 터널 산화막 123 : 중간 절연층
127 : 산화막 형성 억제막 130 : 산화막
131 : 플로팅 게이트 132 : 제2도전층
133 : 콘트롤 게이트
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 반도체 기판 위에 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택 게이트(stack gate) 구조를 가지는 불휘발성 메모리 장치의 커플링(coupling) 비를 높일 수 있는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
데이터 처리 시스템(data processing system)에 있어서 정보를 저장하는 메모리 장치를 기억 유지라는 관점에서 분류하면, 휘발성(volatile) 메모리 장치와, 불휘발성(nonvolatile) 메모리 장치로 나눌 수 있다. 휘발성 메모리 장치는 전원 공급이 중단되면 메모리 내용이 소멸되는 반면, 불휘발성 메모리 장치는 전원 공급이 중단되더라도 메모리 내용이 소멸되지 않고 유지되는 성질을 지닌다.
불휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM)으로 분류할 수 있다. 이중에서 전기적 방법을 이용하여 데이터를 프로그래밍 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 이와 같은 불휘발성 메모리 장치중 EEPROM이나, 일괄 소거 기능을 가진 플래쉬(flash) EEPROM은 소스와 드레인이 형성된 반도체 기판 상부에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 가지는 구조이다.
EEPROM은 각각의 셀(cell)의 트랜지스터(transistor)들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 NOR형과, n개의 셀의 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고, 이러한 단위 스트링들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 NAND형으로 구분할 수 있는데, 대용량 메모리 셀의 고집적화에는 NAND형이 유리하다. 기본적인 NAND형 셀 구조는 1988년 "Symposium on VLSI Technology"의 논문집(pp. 33-34)에 상세히 언급되어 있다.
일반적으로, EEPROM이나 플래시 EEPROM에서의 프로그래밍 동작은 드레인 영역이나 벌크 영역으로부터 플로팅 게이트로의 전자들의 터널링에 의해 이루어지고, 소거 동작은 상기 플로팅 게이트로부터 드레인 영역이나 벌크 영역으로의 전자들의 터널링에 의해 이루어진다. 여기서, 플로팅 게이트와 콘트롤 게이트 사이에 형성된 절연층에 의해 프로그래밍 동작 또는 소거 동작, 독출 동작에 필요한 커패시턴스를 확보하게 된다.
EEPROM이나 플래시 EEPROM 같은 불휘발성 메모리는 상기한 바와 같은 프로그래밍 동작시에 고전압이 인가되어, 이로 인해 활성 영역간의 절연 특성이 중요한 요소가 되는데, 이것은 고집적화를 위해 셀 내의 활성 영역간의 소자 분리 간격을 축소할수록 비선택된 비트 라인과의 소자 분리 특성이 취약해지기 때문이다. 따라서, 소자가 고집적화되어감에 따라 소자 분리 특성 강화를 위하여 낮은 프로그래밍 전압이 요구된다.
프로그래밍시의 플로팅 게이트와 기판 사이의 전압은 다음과 같은 식으로 표시할 수 있다.
상기 식중, VFG는 플로팅 게이트와 기판 사이의 전압, VCG는 콘트롤 게이트에 인가되는 전압, C1은 콘트롤 게이트와 플로팅 게이트 사이의 커패시턴스, C2는, 플로팅 게이트와 기판 사이의 커패시턴스를 나타낸다. 식(1)에서 VFG는 일정한 VCG에 대하여 식(2)로 표시되는 커플링 비와 비례한다. 식(2)로 표시되는 커플링 비는 C1의 값이 증가함에 따라 증가한다. 커패시턴스는 식(3)에서 알 수 있는 바와 같이 두 전극 사이의 유전체막의 유전율과 두 전극 사이의 오버랩 면적에 비례하고, 두 전극 사이의 유전체막의 두께에 반비례한다.
프로그래밍 동작시, 콘트롤 게이트에 인가된 프로그래밍 전압은 상기 식(1)에 따라 커플링되어 그 전압이 플로팅 게이트에 인가된다.
여기서, 보다 낮은 콘트롤 게이트 전압으로 프로그래밍을 실시하기 위해서는, 플로팅 게이트와 콘트롤 게이트와의 사이의 커패시턴스를 될 수 있는 대로 크게 할 필요가 있다.
상기 요구를 충족하기 위한 방법으로는 상기 설명한 바와 같이 플로팅 게이트와 콘트롤 게이트 사이의 절연막의 유전율을 증가시키는 방법이 있다. 그러나, 이것은 새로운 유전막질의 개발을 필요로 하므로 적용이 어렵다. 또한, 다른 방법으로서 유전막질의 두께를 낮추는 방법이 있다. 이 방법은 프로그래밍 동작과 소거 동작 수행시에 콘트롤 게이트와 플로팅 게이트 사이에 유도되는 높은 전압하에서 두 전극 사이의 절연 특성을 유지시켜야 하므로, 스케일 다운(scale down)에 있어서 한계가 있다.
따라서, 최근에는 구조의 변경을 통하여 플로팅 게이트와 콘트롤 게이트와의 중첩 부분의 면적을 가능한 한 크게 하여 커패시턴스 면적을 증가시킴으로써, 용량 결합을 높이는 방법이 많이 사용되고 있다.
제1도 내지 제4도는 종래 기술에 따른 통상적직인 NAND형 플래시 메모리 셀의 구성예를 나타낸다. 여기서, 제1도는 NAND형 플래시 메모리 셀의 일부 구성의 레이아웃을 나타낸 것이고, 제2도는 제1도의 A-A'선 단면도, 제3도는 제1도의 B-B'선 단면도, 제4도는 제1도의 C-C'선 단면도이다.
제1도 내지 제4도를 참조하면, 소스/드레인 영역(15)이 형성된 반도체 기판(1) 위에 복수개의 필드 산화막(3)에 의한 소자 분리 영역과 활성 영역(5)이 평행하게 배열된다. 상기 필드 산화막(3)에 따라 소자 분리층(13)이 형성되어 있다. 상기 활성 영역(5)에 따라 비트 라인(5')이 형성되어 있고, 상기 비트 라인(5')과 수직으로 워드 라인(32')이 형성되어 있다. 복수개의 워드 라인(32')과 비트 라인(5')이 교차하는 부분이 단위 메모리 셀이 형성되어 있다. 상기 단위 메모리 셀의 트랜지스터에 있어서, 절연층(21)에 의해 절연된 플로팅 게이트(31)가 각각 활성 영역(5)과 필드 산화막(3)에 의한 소자 분리 영역의 일부 위에 중첩되도록 플로팅되어 있고, 플로팅 게이트(31)의 상부에 중간 절연층(23)을 개재하여 메모리 셀 트랜지스터를 콘트롤하는 콘트롤 게이트(32)가 적층된 구조로 되어 있다. 여기서, 상기 콘트롤 게이트(32)가 일반적으로 워드 라인(32')의 역할을 한다.
상기와 같이 구성된 종래 기술에 따른 통상적인 NAND형 플래시 메모리 장치의 제조 방법을 설명하면 다음과 같다.
먼저, N-웰 및 P-웰(도시 생략)을 차례로 형성한 반도체 기판(1)에 고농도의 보론 이온 주입 및 통상적으로 사용하는 LOCOS(Locally Oxidation of Silicon) 또는 SEPON(Selective Poly Oxidation)를 이용하여 소자 분리층(13)과 필드 산화막(3)을 형성하여 활성 영역(5)과 필드 산화막(3)에 의한 소자 분리 영역을 정의한다. 그 후, 노출된 반도체 기판(1) 상부에 통상적으로 터널 산화막으로 불리우는 플로팅 게이트용 절연층(21)을 형성한다. 그 위에 통상의 화학 기상 증착(Chemical Vapor Deposition; 이하 "CVD"라 함)에 의해 폴리실리콘을 증착한 후, 인(phosphorus)을 다량 함유한 POCl3를 침적시켜 제1도전층으로 만든다. 그 후, 통상의 사진 및 식각 공정을 통하여 플로팅 게이트층을 형성한다. 계속하여, 전체면에 ONO(oxide/nitride/oxide)막으로 이루어지는 중간 절연층(23)을 적층한다. 그 후, 중간 절연층(23) 위에 콘트롤 게이트 형성을 위하여 폴리실리콘을 증착한 후, 플로팅 게이트층 형성시와 마찬가지로 인을 다량 함유한 POCl3을 침적시켜서 도전층으로 만들고, 그 위에 폴리사이드를 적층하여 제2 도전층을 형성한다. 스택 게이트 형성을 위하여 1장의 마스크를 사용하여 콘트롤 게이트층, 중간 절연층, 제2 도전층을 동시에 식각하는 통상의 셀프얼라인(self align) 식각 방법을 이용하여, 반도체 기판(1)상의 절연층(21) 위에 플로팅 게이트(31), 중간 절연층(23), 콘트롤 게이트(32)가 순차 적층되어 이루어지는 단위 메모리 셀이 완성된다.
상기한 바와 같은 방법으로 형성되는 종래 기술에 따른 불휘발성 메모리 장치는 워드 라인 방향으로는 제3도에 도시한 바와 같이 플로팅 게이트의 양 측벽에서 콘트롤 게이트가 오버랩되어 있으나, 비트 라인 방향으로 제2도에 도시한 바와 같이 플로팅 게이트의 양 측벽에서 콘트롤 게이트가 오버랩되지 않는다. 따라서, 상기한 종래의 셀 구조의 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스 확보를 위해 워드 라인 방향에서 콘트롤 게이트와 오버랩되 플로팅 게이트의 양 측벽과 플로팅 게이트 상면만 이용하고, 비트 라인 방향에서 오버랩되지 않는 플로팅 게이트의 양 측벽은 이용하지 못하고 있다.
또한, 상기한 바와 같은 방법으로 형성되는 종래 기술에 따른 메모리 셀 구조는 제3도에 도시한 바와 같은 워드 라인 방향에서의 단면도에서 볼 때, 중간 절연층인 ONO막이 플로팅 게이트 측벽에서 좌측 또는 우측으로 경사지기 쉽다. 또한 제3도의 단면도상에서 볼 때 플로팅 게이트 측벽에서의 ONO막은 막대 형태로 서 있기 때문에 플로팅 게이트 상면에서의 ONO막보다 더 두꺼워서, 제2도에 도시한 바와 같은 셀프얼라인된 스택 구조를 만들기 위하여 워드 라인과 워드 라인 사이의 적층된 여러 막질을 1장의 마스크로 식각하는 셀프얼라인 식각 공정에서, ONO막을 제거하는 이방성 식각시에 측벽에서의 두꺼운 ONO막이 모두 제거되지 않고 남아 있게 된다. 그 결과, 제거되지 않고 남아 있는 잔여분의 ONO막이 밑에 있는 폴리실리콘은 새도우(shadowing) 효과에 의해 식각이 어렵게 되고, 따라서, 원하지 않는 부분에 제거되지 않는 폴리실리콘이 남아 있게 되는 일이 발생하게 된다. 따라서, 이와 같은 현상을 방지하기 위하여 측벽이 두꺼운 ONO막을 제거하기 위한 과도 식각을 하게 되며, 그 결과 제4도에 도시한 바와 같이 소자 분리 영역이 손실되어, 활성 영역간의 절연 특성이 취약해지는 요인으로 된다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점들을 개선하고자 한 것으로서, 반도체 기판 위에 플로팅 게이트와 콘트롤 게이트와의 사이의 커패시턴스를 크게 할 수 있는 스택 게이트 구조의 불휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 제1 도전층으로 이루어지는 플로팅 게이트를 그 상부에 절연층이 적층된 상태로 각각 소정의 간격을 두고 형성하는 단계와, 상기 플로팅 게이트의 사방 측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판상의 상기 절연층으로 덮이지 않는 부분에 부분 산화법에 의해 산화막을 형성하는 단계와, 상기 산화막이 형성된 부분의 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 절연층과 스페이서를 제거하는 단계와, 상기 결과물 전면에 중간 절연층을 형성하는 단계와, 상기 중간 절연층 위에 상기 플로팅 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2 도전층을 형성하는 단계와, 상기 제2 도전층상에 산화막 형성 억제막을 적층한 후 식각하여 상기 제2 도전층상의 오목한 단차 부분에만 산화막 형성 억제막을 형성하는 단계와, 상기 활성 영역의 방향과 평행한 방향에 따라 형성된 상기 산화막 형성 억제막을 사진 식각 공정을 이용하여 제거하는 단계와, 상기 활성 영역의 방향에 직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제막을 마스크로 하여 상기 산호막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2 도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 중간 절연층은 ONO(oxide/nitride/oxide)막으로 이루어진다.
또한 바람직하게는, 상기 제2 도전층을 형성하는 단계는 상기 중간 절연층 위에 CVD(Chemical Vapor Deposition)에 의해 불순물 이온이 주입된 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층 위에 폴리사이드를 적층하는 단계를 포함한다.
또한 바람직하게는, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막상에 산화막을 적층하는 단계와, 상기 산화막이 상기 제2 도전층상의 오목한 단차 부분에만 남도록 상기 산화막을 식각하여 제거하는 단계와, 상기 산화막을 마스크로 하여 노출된 상기 질화막을 식각하여 제거하는 단계를 포함한다.
또한, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막이 상기 제2도전층상의 오목한 단차 부분에만 남도록 상기 질화막을 식각하여 제거하는 단계를 포함할 수 있다.
또한 본 발명은, 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 제1 도전층으로 이루어지는 플로팅 게이트를 그 상부에 절연층이 적층된 상태로 형성하되, 상기 플로팅 게이트의 상기 활성 영역의 방향과 직교하는 방향에서의 간격은 그 위에 후속 도전층이 증착되는 경우에 상기 후속의 도전층상에 단차가 생기지 않을 정도의 간격으로 되도록 상기 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 사방 측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판상의 상기 절연층으로 덮이지 않은 부분에 부분 산화법에 의해 산화막을 형성하는 단계와, 상기 산화막이 형성된 부분의 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 절연층과 스페이스를 제거하는 단계와, 상기 결과물 전면에 중간 절연층을 형성하는 단계와, 상기 중간 절연층 위에 상기 플로팅 게이트 사이의 영역에서 상기 활성 영역의 방향에 직교하는 방향에 따라 오목한 단차 부분이 형성된 제2 도전층을 형성하는 단계와, 상기 제2 도전층상에 산화막 형성 억제막을 적층한 후 식각하여 상기 제2 도전층상의 오목한 단차 부부에만 산화막 형성 억제막을 형성하는 단계와, 상기 산화막 형성 억제막을 마스크로 상기 산화막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2 도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 중간 절연층은 ONO(oxide/nitride/oxide)막으로 이루어진다.
또한, 바람직하게는, 상기 제2도전층을 형성하는 단계는 상기 중간 절연층 위에 CVD에 의해 불순물 이온이 주입된 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층 위에 폴리사이드를 적층하는 단계를 포함한다.
또한 바람직하게는, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막상에 산화막을 적층하는 단계와, 상기 산화막이 상기 제2 도전층상의 오목한 단차 부분에만 남도록 상기 산화막을 식각하여 제거하는 단계와, 상기 산화막을 마스크로 하여 노출된 상기 질화막을 식각하여 제거하는 단계를 포함한다.
또는, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막이 상기 제2 도전층상의 오목한 단차 부분에만 남도록 상기 질화막을 식각하여 제거하는 단계를 포함할 수 있다.
또한 본 발명은, 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 제1 도전층으로 이루어지는 플로팅 게이트를 그 상부에 절연층이 적층된 상태로 각각 소정의 간격을 두고 형성하는 단계와, 상기 플로팅 게이트의 사방 측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판상의 상기 절연층으로 덮이지 않는 부분에 부분 산화법에 의해 산화막을 형성하는 단계와, 상기 절연층과 스페이서를 제거하는 단계와, 상기 결과물 전면에 중간 절연층을 형성하는 단계와, 상기 중간 절연층 위에 상기 플로팅 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2 도전층을 형성하는 단계와, 상기 제2 도전층상에 산화막 형성 억제막을 적층한 후 식각하여 상기 제2 도전층상의 오목한 단차 부분에만 산화막 형성 억제막을 형성하는 단계와, 상기 활성 영역의 방향과 평행한 방향에 따라 형성된 상기 산화막 형성 억제막을 사진 식각 공정을 이용하여 제거하는 단계와, 활성 영역의 방향에 직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제막을 마스크로 하여 상기 산화막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2 도전층을 식각하여 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트가 식각됨으로써 노출된 반도체 기판 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명에 의하면, 콘트롤 게이트가 중간 절연층을 개재하여 플로팅 게이트의 상면 및 사방의 측벽에서 상기 플로팅 게이트 위에 오버랩 되어 플로팅 게이트를 감싸는 구조로 형성되므로, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스가 증가하여 커플링 비가 높아지게 된다. 또한, 종래 기술에서와 같이 스택 게이트 형성을 위한 셀프얼라인 식각 공정시 플로팅 게이트 측벽의 ONO막 제거를 위한 과도 식각으로 발생하는 필드 산화막의 손실도 방지할 수 있다.
다음에, 본 발명의 바람직한 실시에에 대하여 첨부 도면을 참조하여 상세히 설명한다.
[제1실시예]
제5도 내지 제7도는 본 발명의 제1실시예에 따른 플래시 메모리 셀의 구성예를 나타낸다. 여기서, 제5도는 본 발명의 제1실시예에 따른 플래시 메모리 셀의 일부 구성의 레이아웃을 나타낸 것이고, 제6도는 제5도의 A-A'선 단면도, 제7도는 제5도의 B-B'선 단면도이다.
제5도 내지 제7도를 참조하면, 비트 라인 방향에서 산화막(122)의 하부에 소스/드레인 영역(115)가 형성된 반도체 기판(101)에는 필드 산화막(103)에 의한 소자 분리 영역과 활성 영역(105)이 평행하게 배열된다. 상기 활성 영역(105)에 따라 비트 라인(105')이 형성되고, 상기 비트 라인(105')과 수직으로 워드 라인(133')이 형성된다. 복수개의 워드 라인(133')과 비트 라인(105')이 교차하는 부분에 단위 메모리 셀이 형성되어 있다. 상기 단위 메모리 셀의 트랜지스터에 있어서, 절연층인 터널 산화막(121)에 의해 절연된 플로팅 게이트(131)가 각각의 활성 영역(105)과 필드 산화막(103)에 의한 소자 분리 영역의 일부 위에 중첩되도록 플로팅되어 있고, 상기 플로팅 게이트(131) 상면 및 사방의 측면에서 중간 절연층(123)을 개재하여 콘트롤 게이트(133)가 상기 플로팅 게이트(131)상에 오버랩되어 상기 플로팅 게이트(131)를 감싸는 구조로 스택 게이트가 형성되어 있다. 상기 콘트롤 게이트(133)상에는 산화막(130)이 형성되어 있다.
상기와 같이 구성하는 경우에, 플로팅 게이트의 상면 및 사방의 측벽에서 콘트롤 게이트가 중간 절연층을 개재하여 상기 플로팅 게이트 위에 오버랩 되어 플로팅 게이트를 감싸는 구조로 형성되므로, 워드 라인 방향 뿐만이 아니라 비트 라인 방향에서도 플로팅 게이트의 측벽이 콘트롤 게이트에 의해 오버랩되는 구조로 되어, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 종래에 비해 현저히 증가된다. 따라서, 플로팅 게이트와 콘트롤 게이트 사이에서 커패시턴스가 증가하므로, 상기 식(2)를 참조하여 설명한 바와 같은 커플링 비가 높아지게 된다.
제8도 내지 제12도는 상기 제5도 내지 제7도를 참조하여 설명한 바와 같은 본 발명에 따른 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 도면으로서, 제8도 내지 제12도 각각에 있어서 (a)도는 비트 라인 방향(제5도에 있어서 A-A' 방향과 동일 방향)의 단면도를 나타내고, (b)도는 워드 라인 방향(제5도에 있어서 B-B' 방향과 동일 방향)의 단면도를 나타낸다.
제8(a)도 및 제8(b)도를 참조하면, 먼저 P형의 반도체 기판(101)상에 사진 공정, 이온 주입 기술, 고온 열처리 기술을 사용하여 N형 불순물로 구성된 N-웰(도시 생략)과, P형 불순물로 구성된 P-웰(도시 생략)을 형성한다. 그 후, 소자간의 전기적 절연층을 형성하기 위하여 사진 공정을 이용하여 P형의 반도체 기판(101)과 P-웰 영역을 한정하여 고농도의 보론 이온 주입 및 공지된 부분 산화법(LOCOS) 등을 이용하여 P형의 소자 분리층(113)과, 5000~6000Å의 두꺼운 산화막인 필드 산화막(103)을 형성하여 활성 영역(105)을 정의 한다.
그 후, 불필요한 막들을 제거하여 반도체 기판(101) 표면층과 필드 산화막(103)을 노출시킨 후, 절연층으로서 터널 산화막(121)을 70~100Å의 두께로 덮고, 메모리 셀 배열부의 플로팅 게이트 형성을 위하여 CVD에 의해 폴리실리콘층을 1500~3000Å의 두께로 덮는다. 그 후, 인(phosphorus)을 다량 함유한 POCl3을 침적시키거나 이온 주입 기술을 통해 N형 불순물인 비소 또는 인을 주입하여 제1 도전층을 형성한다. 상기 제1 도전층 위에 제1 질화막을 소정의 두께(약 500Å)로 적층하고, 사진 및 식각 공정을 통하여 상부에 상기 제1 질화막에 의한 절연층(134)이 적층된 상태로 플로팅 게이트(131)를 형성한다. 이 때, 플로팅 게이트(131)는 각각 소정의 간격을 두고 제5에 레이아웃으로 나타낸 바와 같은 형태로 패터닝된다.
제9(a)도 및 제9(b)도를 참조하면, 상기 플로팅 게이트(131)가 형성된 결과물상에 제2 질화막을 200~300Å의 두께로 적층한 후, 다시 식각하여 상기 플로팅 게이트(131)의 사방에서의 측벽에 제2 질화막에 의한 스페이서(135)를 형성한다. 그 후, 후속 공정에서 적층될 콘트롤 게이트와 활성 영역(105)과의 절연을 위하여 상기 절연층(134)을 마스크로 하여 상기 반도체 기판(101)상의 상기 절연층(134)으로 덮이지 않는 부분에 부분 산화법에 의해 산화막(122)을 500Å 정도의 두께로 형성한다. 그 후, 상기 산화막(122)이 형성된 부분의 하부에 소스/드레인 영역 형성을 위하여 N형 불순물(140), 예를 들면 인을 이온 주입한다.
제10(a)도 및 제10(b)도를 참조하면, 상기 N형 불순물의 이온 주입을 통해 소스/드레인 영역(115)이 형성된 결과물에서 모든 질화막, 즉 상기 절연층(134) 및 스페이서(135)를 습식 식각에 의해 제거한 후, 플로팅 게이트(131)가 형성되어 있는 반도체 기판(101) 전면에 예를 들면 ONO막으로 이루어지는 중간 절연층(123)을 형성한다. 여기서, 상기 ONO막으로 이루어지는 중간 절연층(123)을 형성하기 위하여 먼저 열산화막을 80Å의 두께로 형성하고, 그 위에 제3질화막을 100~200Å 두께로 적층한 후 이를 열산화를 통해 산화막으로 환원시켜 150~200Å의 두께를 갖도록 한다.
그 후, 상기 중간 절연층(123) 위에 통상의 CVD를 이용하여 폴리실리콘층을 1500~2000Å의 두께로 증착한 후, 상기 폴리실리콘층에 인을 다량 포함하는 POCl3를 침적하거나, 이온 주입 기술을 이용하여 상기 폴리실리콘층에 N형 불순물, 예를 들면 비소 또는 인을 주입함으로써, 상기 폴리실리콘층을 도전층으로 만든다. 그 위에 도전율을 향상시키기 위하여 금속-실리콘 화합물인 폴리사이드인 1000~3000Å의 두께로 적층하여 콘트롤 게이트 형성을 위한 제2 도전층(132)을 형성한다. 상기 제2 도전층(132)상에는 상기 플로팅 게이트(131) 사이의 소정의 간격에 의해 상기 플로팅 게이트(131) 사이의 영역에서 오목한 단차 부분이 형성된다.
제11도는 셀프얼라인 식각 방식으로 콘트롤 게이트를 패터닝하기 위하여 마스크로 사용할 산화막을 원하는 부분에 선택적으로 형성하기 위한 산화막 형성 억제막을 상기 제2 도전층(132) 위에 형성하는 단계를 나타낸다.
제11(a)도 및 제11(b)도를 참조하면, 상기 제2 도전층(132) 위에 제4질화막을 약 200Å의 두께로 적층하고, 그 위에 다시 산화막을 2000Å의 두께로 적층한다. 그 후, 각 플로팅 게이트(131)사이의 영역에서 상기 소정의 간격에 의해 상기 제2 도전층(132)상에 워드 라인 방향 및 비트 라인 방향으로 형성되어 있는 오목한 단차 부분에만 산화막(125)이 남도록 상기 2000Å 정도의 산화막을 식각하여 제거한다. 그 후, 상기 제2 도전층(132)의 단차 부분에 남아 있는 상기 산화막(125)을 마스크로 하여 상기 200Å의 두께로 적층한 제4 질화막을 식각하여 제거하여 제11(a)도에서 확인할 수 있는 바와 같이 상기 산화막(125) 하부에만 질화막(124)이 남도록 함으로써 산화막 형성 억제막(127)을 형성한다.
그 후, 워드 라인 방향(제11(b)도에 도시한 방향)에서 상기 제2 도전층(132)의 오목한 단차 부분에 남아 있는 산화막(125)과 질화막(124)으로 이루어지는 산화막 형성 억제막(127), 즉 상기 활성 영역(105)의 방향과 평행한 방향으로 형성된 산화막 형성 억제막(127)은 워드 라인 형성을 위해 제11(b)도 도시한 바와 같이 식각 공정을 이용하여 포토레지스트층(129)을 마스크로 하여 제거한다.
상기 예에서는 산화막 형성 억제막(127)으로서 질화막(124)과 산화막(125)이 순차적으로 적층된 구조를 이용하는 것으로 설명하였다. 이와 같은 방법을 이용하는 경우에는 상기 제4 질화막을 비교적 얇게 형성하는 것이 가능하므로, 상기 제4 질화막을 식각에 의해 제거할 때 식각액으로 인해 이미 형성된 도전층이 손상되는 것을 방지할 수 있다. 그러나, 필요에 따라서는, 상기 산화막 형성 억제막(127)으로서 다음에 설명하는 바와 같이 질화막 만을 이용할 수도 있다.
제11(c)도를 참조하여 구체적으로 설명하면, 산화막 형성 억제막(127)을 형성하기 위하여 상기 콘트롤 게이트 형성을 위한 제2 도전층(132) 위에 질화막을 2000Å 정도의 두께로 침적한 후, 상기 제2도전층(132)에 형성되어 있는 단차를 이용하여, 각 플로팅 게이트(131) 사이의 영역에서 상기 소정의 간격에 의해 상기 제2 도전층(132)상에 오목하게 형성된 단차 부분에만 질화막(126)이 남도록 상기 2000Å 정도의 질화막을 식각하여 제거함으로써, 질화막(126)에 의해 산화막 형성 억제막을 형성할 수도 있다.
이 경우에도 마찬가지로 워드 라인 방향에서 상기 제2 도전층(132)상의 오목한 단차 부분에 남아 있는 질화막(126)으로 이루어지는 산화막 형성 억제막, 즉, 상기 활성 영역의 방향과 평행한 방향에 따라 형성된 산화막 형성 억제막을 워드 라인 방향을 위해 제11(b)도를 참조하여 설명한 바와 같이 사진 식각 공정을 이용하여 포토레지스트층을 마스크로 하여 제거한다.
상기와 같이 형성된 산화막 형성 억제막(127)은 후속 단계의 산화 공정시 산화막 형성을 방지하는 마스크로서 작용하게 된다. 제12(a)도 및 제12(b)도는 콘트롤 게이트를 패터닝하기 위한 마스크층으로서 이용될 산화막을 형성하는 공정을 나타낸 도면이다.
제12(a)도 및 제12(b)도를 참조하면, 상기 결과물상에 비트 라인 방향에서의 오목한 단차 부분에 잔존하는 상기 산화막(125), 즉 상기 활성 영역(105)의 방향에 직교하는 방향에 따라 형성된 산화막(125)을 식각하여 제거한 후, 역시 비트 라인 방향에서 잔존하는 상기 질화막(124)을 마스크로 하여 질화막(124)이 없는 부분에 콘트롤 게이트를 패터닝하기 위한 마스크층으로서 이용될 산화막(130)을 열산화에 의해 형성한다.
제11(c)도에서와 같이 질화막(126)으로만 산화막 형성 억제막을 형성한 경우에는, 질화막(126)이 없는 부분에 콘트롤 게이트를 패터닝하기 위한 마스크층으로서 이용될 산화막(130)을 형성한다.
그 후, 상기 산화막(130)을 마스크로 하여 먼저 질화막(24)을 식각하고, 이어서 상기 플로팅 게이트(131) 상면 및 4개의 측면에서 중간 절연층(123)을 개재하여 콘트롤 게이트가 상기 플로팅 게이트(131)를 감싸는 구조로 적층되도록 상기 제2 도전층(132)을 식각하여 콘트롤 게이트를 형성한다. 이로써, 상기 제6도 및 제7도에 도시한 바와 같이 콘트롤 게이트(133)가 플로팅 게이트(131)를 감싸는 구조로 적층되는 셀프얼라인된 스택 게이트를 형성하고 있는 셀 구조를 완성한다.
상기한 바와 같이, 본 발명의 제1실시예에 따라 플로팅 게이트의 상면 및 사방의 측벽에서 콘트롤 게이트가 중간 절연층을 개재하여 상기 플로팅 게이트 위에 오버랩되어 플로팅 게이트를 감싸는 구조로 셀을 형성하면, 추가의 마스크를 필요로 하지 않고도 종래 기술에서와 같이 비트 라인 방향에서는 플로팅 게이트의 양 측벽이 콘트롤 게이트에 의해 오버랩되지 않는 셀 구조에 비하여 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스가 증가하여 커플링 비가 높아지게 된다. 또한, 종래 기술에서와 같이 스택 게이트 형성을 위한 셀프얼라인 식각 공정시에 플로팅 게이트 측벽의 ONO막 제거를 위한 과도 식각으로 발생하는 필드산화막의 손실도 방지할 수 있다.
[제2실시예]
제13도 내지 제15도는 본 발명의 제2실시예에 따라 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 도면이다. 제13도 내지 제15도 각각에 있어서, (a)도는 비트 라인 방향(제5도에 있어서 A-A' 방향과 동일 방향)의 단면도를 나타내고, (b)도는 워드 라인 방향(제5도에 있어서 B-B' 방향과 동일 방향)의 단면도를 나타낸다.
제13(a)도 및 제13(b)도를 참조하면, 제1실시예에서 제8(a)도 및 제8(b)도를 참조하여 설명한 바와 같은 방법으로, 반도체 기판(201)상에 터널 산화막(221) 위에 적층된 폴리실리콘층에 불순물을 주입하여 플로팅 게이트를 형성을 위한 제1 도전층을 형성하는 단계까지 진행한다.
그 후, 상기 제1실시예에서와 마찬가지로 상기 제1 도전층 위에 제1 질화막을 소정의 두께(약 500Å)로 적층하고, 사진 및 식각 공정을 통하여 상부에 상기 제1 질화막에 의한 절연층(234)이 적층된 상태로 플로팅 게이트(231)를 형성한다. 단, 상기 플로팅 게이트(231)를 형성하는데 있어서 상기 제1실시예와 다른 점은 워드 라인 방향에 있어서의 각 플로팅 게이트(231)간의 간격(d)을 충분히 좁게 형성하여, 후속 공정에서 상기 플로팅 게이트(231) 위에 중간 절연층을 개재하여 콘트롤 게이트 형성을 위한 제2 도전층을 적층하였을 때, 활성 영역의 방향과 평행하게 연장되는 방향에서는 각 플로팅 게이트(231) 사이의 영역에서 콘트롤 게이트 형성을 위한 제2 도전층에 단차가 생기지 않도록 하는 것이다.
제14(a)도 및 제14(b)도를 참조하면, 상기 제1실시예에서 제9도를 참조하여 설명한 바와 같이, 절연층(234)으로 덮인 상기 플로팅 게이트(231)가 형성된 결과물상에 제2 질화막에 의한 스페이서(235)를 형성하고, 부분, 산화법에 의해 산화막(222)을 형성한다. 그 후, 상기 산화막(122)이 형성된 부분의 하부에 소스/드레인 영역 형성을 위하여 N형 불순물(240), 예를 들어 인을 이온 주입한다.
제15(a)도 및 제15(b)도를 참조하면, 상기 제1실시예에서 제10도를 참조하여 설명한 바와 같이, 이온 주입을 통해 소스/드레인 영역(215)이 형성된 결과물에서 모든 질화막, 즉 상기 절연층(234) 및 스페이서(235)를 제거한 후, 플로팅 게이트(231)가 형성되어 있는 반도체 기판(201) 전면에 중간 절연층(223)을 형성한다.
그 후, 상기 제1실시예에서와 같은 방법으로 상기 중간 절연층(223) 위에 콘트롤 게이트 형성을 위한 제2 도전층(232)을 형성한다. 여기서, 제15(b)도에 도시한 바로부터 잘 알 수 있는 바와 같이, 워드 라인 방향에서 상기 플로팅 게이트(231)의 각각의 간격을 충분히 좁게 형성하였으므로, 상기 중간 절연층(223) 위에 콘트롤 게이트 형성을 위한 제2 도전층(232)을 적층했을 때, 활성 영역의 방향과 평행한 방향에서는 각 플로팅 게이트(231) 사이의 영역에서 상기 제2 도전층(232)상에 단차가 생기지 않게 된다. 따라서, 상기 제1실시예에서 제11(b)도를 참조하여 설명한 바와 같은 사진 식각 공정을 생략할 수 있다.
그 이후의 공정은 상기 제1실시예에서 제12도를 참조하여 설명한 바와 같다.
상기한 바와 같이, 본 발명의 제2실시예에 따르면 제1실시예와 비교하여 1회의 사진 식각 공정을 생략할 수 있는 효과가 있다.
[제3실시예]
본 발명의 제3실시예에 따른 불휘발성 메모리 장치의 제조 방법은 대체로 상기 제1실시예에서 설명한 바와 같다. 단, 소스/드레인 영역 형성을 위한 불순물 이온 주입 단계에 있어서, 상기 제1실시예에서는 상기 제4도를 참조하여 설명한 바와 같이, 플로팅 게이트(131)를 형성한 후에 상기 플로팅 게이트(131)에 의해 셀프얼라인되도록 N형 불순물을 이온 주입하였으나, 제3실시예에서는 상기와 같은 불순물 이온 주입 공정을 플로팅 게이트 형성 후에 행하지 않고, 콘트롤 게이트를 형성한 후에 행한다.
제16도는 본 발명의 제3실시예에 따라서 콘트롤 게이트(333)를 형성한 후에 소스/드레인 영역 형성을 위한 불순물 이온 주입을 행한 결과를 나타낸다.
제16도에 도시한 바로부터 잘 알 수 있는 바와 같이, 콘트롤 게이트(333)를 형성한 후에 노출된 반도체 기판의 하부에 N형 불순물, 예를 들면 인을 이온 주입함으로써, 상기 N형 불순물이 콘트롤 게이트(333)에 의해 셀프얼라인되어 이온 주입되므로, 상기 제1실시예에 비하여 소스/드레인 영역(315) 사이의 채널 길이가 늘어나게 된다.
따라서, 일반적으로 반도체 장치가 점차 고집적화되어 소스와 드레인 사이의 채널 길이가 점차 축소함에 따라 발생할 수 있는 트랜지스터의 임계 전압 감소, 펀치스루(punch-through) 특성 저하, 핫캐리어(hot carrier) 발생에 의한 소자 특성 저하 등과 같은 현상이 생기는 경우도 있으나, 본 발명의 제3실시예에 따르면 메모리 장치의 소스/드레인 영역 사이의 채널 길이가 늘어나게 되므로, 상기한 바와 같은 문제를 방지할 수 있다.
[평가예]
본 발명의 바람직한 실시예에 따라서 비트 라인 방향에서 플로팅 게이트의 양 측벽이 콘트롤 게이트에 의해 오버랩되도록 제조된 불휘발성 메모리 장치와, 종래 기술에서와 같이 비트 라인 방향에서는 플로팅 게이트가 콘트롤 게이트에 의해 오버랩되지 않는 불휘발성 메모리 장치에 대하여, 각각 앞에서 설명한 식(2)에 따른 커플링 비와 식(3)에 따른 커패시턴스를 계산하여 비교해 보았다.
그 결과, 활성 영역의 거리가 0.4㎛, 비트 라인 방향의 게이트 폭이 0.4㎛, 워드 라인 방향의 플로팅 게이트의 폭이 0.9㎛, 플로팅 게이트의 두께가 0.2㎛, 플로팅 게이트와 콘트롤 게이트 사이의 절연막의 두께가 0.019㎛, 플로팅 게이트와 기판의 채널층 사이의 절연막이 0.01㎛, 플로팅 게이트와 콘트롤 게이트 사이의 절연막과 플로팅 게이트와 기판의 채널층 사이의 절연막의 유전율이 8.854E-14F/㎝일 때, 본 발명에 따라서 비트 라인 방향에서 플로팅 게이트의 양측벽이 콘트롤 게이트에 의해 오버랩되도록 제조한 경우에는 종래 기술에 따라 제조한 경우보다 커플링 비(플로팅 게이트와 기판 사이의 커패시턴스 플로팅 게이트와 채널 사이의 커패시턴스만 고려함)는 13%정도 증가하였고, 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스는 38%정도 증가하였다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치에 따르면, 종래 기술에서와 같이 비트 라인 방향으로 플로팅 게이트상에 중간 절연막을 개재하여 오버랩시킨 콘트롤 게이트를 통상의 포토마스크를 사용하여 패터닝하는 경우 미스얼라인에 의한 오버랩 마진이 필요하게 되어 셀 레이아웃 면적이 증가하는 것을 방지하기 위해, 플로팅 게이트에 콘트롤 게이트가 사진 공정 없이 셀프얼라인되어, 워드 라인 방향 뿐 만이 아니라 비트 라인 방향에서도 콘트롤 게이트가 플로팅 게이트를 감싸게 되는 구조 및 공정을 제공하게 된다.
따라서, 본 발명에 의한 불휘발성 메모리 장치를 사용하는 경우에는, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스가 증가하여 커플링 비가 높아지게 되고, 종래 기술의 경우에 비하여 프로그래밍 전압을 낮출 수 있어서 셀 프로그래밍시에 셀간의 절연 능력이 강화되고, 그에 따라 절연 길이를 줄일 수 있어서 셀의 스케일 다운(scale down)이 가능하게 된다.
또한, 프로그래밍 전압을 낮출 경우, 프로그래밍 전압을 생성하거나 생성된 프로그래밍 전압을 셀의 셀의 콘트롤 게이트에 전달하기 위한 로직 회로를 구성하는 트랜지스터나 커패시턴스의 사용 전압 또는 인가 전압이 낮아져서, 그로 인해 산화막 파괴 전압의 감소나 트랜지스터 파괴 전압 감소 또는 전류 발생에 따른 고온 전자(hot electron)에 의한 절연막 특성 감소 등의 신뢰성 저하 요소들을 개선할 수 있다.
또한, 종래 기술에서와 같이 스택 게이트 형성을 위한 셀프얼라인 식각 공정시에 플로팅 게이트 측벽의 ONO막 제거를 위한 과도 식각으로 발생하는 필드 산화막의 손실도 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (11)

  1. 반도체 기판상에 필드 산화막을 형성하는 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 제1 도전층으로 이루어지는 플로팅 게이트를 그 상부에 절연층이 적층된 상태로 각각 소정의 간격을 두고 형성하는 단계와, 상기 플로팅 게이트의 사방 측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판상의 상기 절연층으로 덮이지 않는 부분에 부분 산화법에 의해 산화막을 형성하는 단계와, 상기 산화막이 형성된 부분이 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 절연층과 스페이서를 제거하는 단계와, 상기 결과물 전면에 중간 절연층을 형성하는 단계와, 상기 중간 절연층 위에 상기 플로팅 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2도전층을 형성하는 단계와, 상기 제2 도전층상에 산화막 형성 억제막을 적층한 후 식각하여 상기 제2 도전층상의 오목한 단차 부분에만 산화막 형성 억제막을 형성하는 단계와, 상기 활성 영역의 방향과 평행한 방향에 따라 형성된 상기 산화막 형성 억제막을 사진 식각 공정을 이용하여 제거하는 단계와, 상기 활성 영역의 방향에 직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제막을 마스크로 하여 상기 산화막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 중간 절연층은 ONO(oxide/nitride/oxide)막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 도전층을 형성하는 단계는 상기 중간 절연층 위에 CVD(Chemical Vapor Deposition)에 의해 불순물 이온이 주입된 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층 위체 폴리사이드를 적층하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막상에 산화막을 적층하는 단계와, 상기 산화막이 상기 제2도전층상의 오목한 단자 부분에만 남도록 상기 산화막을 식각하여 제거하는 단계와, 상기 산화막을 마스크로 하여 노출된 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막이 상기 제2 도전층상의 오목한 단차 부분에만 남도록 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 제1 도전층으로 이루어지는 플로팅 게이트를 그 상부에 절연층이 적층된 상태로 형성하되, 상기 플로팅 게이트의 상기 활성 영역의 방향과 직교하는 방향에서의 간격은 그 위에 후속의 도전층이 증착되는 경우에 상기 후속의 도전층상에 단차가 생기지 않을 정도의 간격으로 되도록 상기 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 사방 측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판상의 상기 절연층으로 덮이지 않은 부분에 부분 산화법에 의해 산화막을 형성하는 단계와, 상기 산화막이 형성된 부분의 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 절연층과 스페이서를 제거하는 단계와, 상기 결과물 전면에 중간 절연층을 형성하는 단계와, 상기 중간 절연층 위에 상기 플로팅 게이트 사이의 영역에서 상기 활성 영역의 방향에 직교하는 방향에 따라 오목한 단차 부분이 형성된 제2 도전층을 형성하는 단계와, 상기 제2 도전층상에 산화막 형성 억메작을 적층한 후 식각하여 상기 제2 도전층상의 오목한 단차 부분에만 산화막 형성 억제막을 형성하는 단계와, 상기 산화막 형성 억제막을 마스크로 하여 상기 산화막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2 도전층을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 중간 절연층은 ONO(oxide/nitride/oxide)막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제2 도전층을 형성하는 단계는 상기 중간 절연층 위에 CVD에 의해 불순물 이온이 주입된 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층 위에 폴리사이드를 적층하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제6항에 있어서, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막상에 산화막을 적층하는 단계와, 상기 산화막이 상기 제2 도전층상의 오목한 단차 부분에만 남도록 상기 산화막을 식각하여 제거하는 단계와, 상기 산화막을 마스크로 하여 노출된 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제6항에 있어서, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2 도전층상에 질화막을 적층하는 단계와, 상기 질화막이 상기 제2 도전층상의 오목한 단차 부분에만 남도록 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 제1 도전층으로 이루어지는 플로팅 게이트를 그 상부에 절연층이 적층된 상태로 각각 소정의 간격을 두고 형성하는 단계와, 상기 플로팅 게이트의 사방 측벽에 스페이서를 형성하는 단계와, 상기 반도체 기판상의 상기 절연층으로 덮이지 않는 부분에 부분 산화법에 의해 산화막을 형성하는 단계와, 상기 절연층과 스페이서를 제거하는 단계와, 상기 결과물 전면에 중간 절연층을 형성하는 단계와, 상기 중간 절연층 위에 상기 플로팅 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2 도전층을 형성하는 단계와, 상기 제2 도전층상에 산화막 형성 억제막을 적층한 후 식각하여 상기 제2 도전층상의 오목한 단차 부부에만 산화막 형성 억제막을 형성하는 단계와, 상기 활성 영역의 방향과 평행한 방향에 따라 형성된 상기 산화막 형성 억제막을 사진 식각 공정을 이용하여 제거하는 단계와, 활성 영역의 방향에 직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제막을 마스크로 하여 상기 산화막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2 도전층을 식각하여 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트가 식각됨으로써 노출된 반도체 기판 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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