KR100390889B1 - 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 콘트롤 게이트를 플로팅 게이트가 덮으며 플로팅 게이트가 드레인영역 상부와 완전히 중첩되고 소스영역과는 거의 중첩되지 않는 구조를 형성하여 메모리소자의 프로그래밍 및 소거동작을 F-N터넬링으로 달성하므로서 플로팅 게이트와 콘트롤 게이트의 커플링비를 이용하여 프로그래밍시 발생하는 간섭(disturbance)을 방지하고 바이트(byte)단위로 소거동작이 이루어지도록 하여 이이피롬(EEPROM) 및 플래쉬 이이피롬(flash EEPROM)에 모두 적용가능할 수 있도록 한 반도체장치의 플래쉬/이이피롬 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예는 소자활성영역과 소자격리영역이 정의된 반도체 기판의 상기 소자활성영역의 상기 기판상에 콘트롤게이트절연막을 개재한 상태에서 상기 소자활성영역을 제 1 영역과 제 2 영역으로 구분하는 형태로 형성된 콘트롤 게이트와, 상기 콘트롤 게이트의 상부 표면과 측면을 덮고 있는 제 1 절연막과, 상기 제 1 영역에 형성된 드레인졍션과, 상기 제 2 영역에 상기 콘트롤게이트와 소정거리만큼 이격되어 있는 소스졍션과, 상기 소스졍션과 상기 콘트롤게이트 사이의 상기 제 2 영역상 및 상기 제 1 절연막과 상기 드레인졍션 사이의 상기 제 1 영역 표면의 일부에 형성된 제 2 절연막과, 상기 제 2 절연막과 상기 제 1 절연막의 표면을 덮고 있는 플로팅게이트를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 콘트롤 게이트를 플로팅 게이트가 덮으며 플로팅 게이트가 드레인영역과 적절한 커플링으로 중첩되고 소스영역과는 거의 중첩되지 않는 구조를 형성하여 메모리소자의 프로그래밍 및 소거동작을 F-N터넬링으로 달성하고---므로서--- 플로팅 게이트와 콘트롤 게이트의 커플링비를 이용하여 프로그래밍시 발생하는 간섭(disturbance)을 방지하고 바이트(byte)단위로 소거동작이 이루어지도록 하여 이이피롬(EEPROM) 및 플래쉬 이이피롬(flash EEPROM)에 모두 적용가능할 수 있도록 한 반도체장치의 플래쉬/이이피롬 및 그 제조방법에 관한 것이다.
따라서, 본 발명은 MCU등 다양한 기능을 하나의 칩에 구현하여 플래쉬 메모리에 적용가능한(compatible with flash EEPROM) 메모리소자를 제공하여 제품의 부가가치를 높이고, 종래의 이이피롬에서 바이트 단위로 소거를 위한 콘트롤 트랜지스터 부분을 제거하여 셀자체의 면적 및 전체 메모리의 면적을 축소시켜 고집적 소자를 구현할 수 있도록 한 반도체장치의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
이이피롬은 크게 바이트(byte) 소거형과 플래쉬형이 있으며, 특히, 플레쉬형은 핫-일렉트론 주입형과 F-N(Fowler-Nordhein)전류형으로 나누어진다.
이이피롬/플래쉬 메모리소자의 기본 구조는 플로팅 게이트와 콘트롤 게이트의 적층된 폴리실리콘 게이트로 이루어진 모스형 트랜지스터(MOS transistor)이다.
플로팅 게이트내에 전자가 존재하지 않으면 콘트롤 게이트에 인가된 전압에 의하여 채널이 형성되어 전류가 흐르기 시작한다. 이렇게 채널이 형성될 때의 Vcg가 문턱전압이 된다. 한편, 플로팅 게이트에 전자가 축적되어 있으면 콘트롤 게이트에 인가된 전압은 플로팅 게이트의 마이너스 차지(negative charge)에 의한 전계(electric field)상쇄효과로 상당히 높은 전압에서 채널을 형성하게 된다.
플로팅 게이트 주위에 축적된 전자는 외부로 도망갈 수 없고, 또한 외부의 전자가 플로팅 게이트로 들어올 수도 없다. 따라서, 전자가 축적된 상태를 '1'로 하고 전자가 없는 상태를 '0'으로 하면 반도체장치의 불휘발성 메모리소자(non-volatile memory)로 사용할 수 있는 것이다.
플로팅 게이트에 전자가 축적되어 있고 실리콘기판 및 콘트롤 게이트 양쪽에 높은 에너지 장벽(energy barrier)이 존재하면 축적된 전자들은 도망칠 수 없는 것이 반도체 불휘발성 메모리의 동작원리이다.
전기적으로 고쳐쓰기가 가능한 반도체 불휘발성 메모리로서 동작하기 위해서는 플로팅 게이트의 전자 주입 및 방출을 전기적으로 행하여야 한다. 이를 위하여 벨 연구소(Bell laboratory)가 터널링 효과를 이용해 기판에서 전자를 주입하고 플로팅 게이트에서 전자를 기판으로 끌어내는 방법을 고안하였다. 이는 기판과 콘트롤 게이트 사이에서 정방향 및 역방향으로 높은 전압을 인가하는 것에 의해 실현된다.
선택 게이트를 채용하지 않는 구조의 적층형 게이트 셀의 기본 구조는, 자외선 소거형 메모리소자에서 사용되는 것과 유사하고, 특히, 메모리소자의 고집적화에 적합하다. 이때, 프로그래밍은 자외선 소거형 이피롬(EPROM)과 같이, 드레인 부근에서 발생한 핫-일렉트론(hot electron)을 플로팅 게이트로 주입시켜 이루어지며, 이때, 메모리 셀의 문턱전압은 전자의 주입량에 비례하여 증가한다.
또한, 소거동작은 콘트롤 게이트를 접지시키거나 마이너스 전압을 인가하고 소스에 고전압 또는 Vcc를 인가해서, 소스와 플로팅 게이트 사이의 F-N전류에 의해 이루어지며, 문턱전압은 감소한다. 물론 일괄소거시에는 기판에 마이너스 전압을 인가할수도 있다.
비휘발성 메모리소자인 이이프롬의 채널과 소스/드레인 졍션은 고농도 불순물로 도핑된 불순물 확산영역으로 형성되며, 그 채널은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 중첩된 하부 기판의 활성영역에 형성된다.
셀에서의 프로그래밍은 콘트롤게이트와 드레인 졍션에 소정의 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 플로팅게이트에 주입되도록 한다.
즉, 프로그래밍시, 콘트롤게이트에 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 적정전압을 인가시키고 소스와 웰을 그라운드시키면, 드레인 부근에서 발생한 채널고온전자 주입에 의하여 드레인에서 플로팅 게이트로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.
소거(erase)동작은, 플로팅게이트에 저장된 캐리어(전자)를 방출시키기 위해 이피롬(EPROM)에서는 자외선 소거법을 사용하고, 이이피롬(EEPROM)에서는 소스/드레인 또는 벌크에 고전압을 인가하여 소거시킨다.
읽기(read)동작은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 예를 들면, 콘트롤게이트에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프되고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.
즉, 이이피롬(EEPROM, electrically erasable and programmable read only memory)은 전기적으로 데이터의 프로그램 및 소거(erase)가 가능하고, 시스템에 넣은 채로용이하게 데이터의 고쳐쓰기가 가능하기 때문에 시스템 측에서의 요구가 강한 소자이다.
한편, 플래쉬 이이피롬(flash EEPROM)은 이이피롬의 개념에서 출발한 소자로서 프로그램은 설계에 따라 바이트(byte) 또는 그 이상의 단위로 가능하며, 소거는 이이피롬과 달리 모든 비트 또는 블록(block)단위로 소거가 가능하여 이이피롬의 소거동작속도를 크게 개선시킨 비휘발성 메모리 소자이다.
따라서, 플래쉬 메모리소자는 비휘발성 메모리소자로서 이이피롬보다 우수한 집적도를 유지므로 대용량화에 적합하고, 읽기시간(read time)이 짧아 고속의 데이터 읽기동작이 가능하며, 소형 및 경량화가 가능하여 휴대용 사무기기(portable office automation appliances)에 적용하는 것이 적합하다.
그러나, 종래 기술에 따라 제조된 1 트랜지스터형(ETOX형) 플래쉬 메모리소자 등은 소거동작시 과전류를 소비하게 되어 전압펌프회로(voltage pump circuit)가 지나치게 커지게 되고, 선택게이트(selecttion gate)를 채용하지 않는 경우 별도로 간섭방지용 회로가 필요하며, 플로그래밍 및 소거동작의 사용횟수가 제한적이어서 사용할수록 소자의 신뢰성이 저하된다.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널 길이방향 및 채널 폭방향에서 각각 바라본 단면도이다.
도 1a와 도 1b를 참조하면, 실리콘 기판(10)의 소정 부위에 소자격리영역과 소자활성영역을 정의하는 LOCOS(local oxidation of silicon)방법에 의하여 형성된 필드산화막(11)이 소자활성영역만을 노출시키는 형태로 형성되어 있다.
기판(10)의 활성영역에는 산화막으로 이루어진 게이트절연막(12)과 그 위에 폴리실리콘으로 이루어진 플로팅게이트(13), O-N-O구조의 절연막으로 이루어진 인터폴리막(14)과 역시 폴리실리콘으로 이루어진 콘트롤게이트(15)가 형성되어 있다.
이때, 비휘발성 메모리 셀의 구현에 있어서 프로그래밍 특성에 중요한 요소중의 하나인 콘트롤게이트와 플로팅게이트의 인터폴리막(14)에 의하여 상호 접촉되는 면적비를 나타내는 커플링비(coupling ratio)가 필드산화막(11) 상부에 위치한 부위를 제외하고는 거의 평면구조에 의하여 결정되므로 커플링비를 증가시키는데 한계가 있다.
또한, 종래 기술에 따른 비휘발성 메모리소자 제조방법은 다음과 같다.
먼저, 제 1 도전형 실리콘 기판(10)의 소정 부위에 제 2 도전형 웰을 형성하고 LOCOS방법으로 소자격리막인 필드산화막(11)을 형성한 다음, 게이트산화막(12)을 열산화방법으로 기판 표면을 산화시켜 형성하고, 그 위에 폴리실리콘층을 증착한 다음 패터닝하여 메모리 셀 내에만 잔류하는 플로팅게이트(13)를 형성한다.
그 다음, 플로팅게이트(13)의 노출된 상부 표면에 폴리실리콘간의 절연막인 ONO막(14)을 형성한다.
그리고, ONO막(14) 표면을 포함하는 기판 상부 전면에 폴리실리콘층을 다시 증착한 후 채널 길이방향으로 길게 패터닝하여 콘트롤게이트(15)를 이웃한 메모리 셀과 공유하도록 형성한다.
그리고, 콘트롤게이트를 마스크로하여 소스/드레인(16) 형성용 제 1 도전형 불순물 이온주입으로 이온매몰층을 형성한 후 확산공정을 실시하여 불순물 확산영역(16)을형성한다.
이때, 불순물 확산영역(16)은 비대칭형 졍션(asymmetrical junction)과 대칭형 졍션(symmetrical junction)의 두 종류 졍션으로 형성할 수 있다, 즉, 네가티브 소거(negative erase)시 대칭형 졍션을 형성하고, 포지티브 소거(positive erase)시 비대칭형 졍션을 형성한다.
상술한 바와 같이 종래의 기술에 따라 제조된 이이피롬 등의 비휘발성 메모리 소자 및 그 제조방법은, 하나의 게이트만을 채용하는 구조(single poly gate type EEPROM)에서 셀이 차지하는 면적이 상대적으로 크고 프로그래밍 및 소거동작시 바이어스(bias)가 상당히 고전압으로 인가되고 F-N터널링 효과로 프로그래밍 및 소거동작이 이루어진다.
또한, 종래 기술에 따른 스플릿 게이트형 이이피롬(split gate type EEPROM) 및 그 제조방법은, 두 개 내지는 세 개의 게이트를 채택하는 구조이며, 일반적으로 프로그래밍은 핫-일렉트론 주입으로 동작하고, 소거동작은 F-N 터널링을 이용한다. 즉, 스플릿 게이트형은 콘트롤 게이트가 플로팅 게이트를 감싸는 구조를 채용한다.
그러나, 스플릿-게이트형 이이피롬에서도 간섭(disturbance)현상이 문제점으로 작용한다.
또한, 핫-일렉트론 주입(hot electron injection) 방식에 따른 프로그래밍시 전력 소모가 큰 단점이 있다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명은 콘트롤 게이트를 플로팅 게이트가 덮으며 플로팅 게이트가 드레인영역 상부와 적당한 영역이 중첩되고 소스영역과는 거의 중첩되지 않는 구조를 형성하여 메모리소자의 프로그래밍 및 소거동작을 F-N터넬링으로 구현하며, 플로팅 게이트와 콘트롤 게이트의 커플링비를 이용하여 프로그래밍을 행하지 않는 셀에 대해서는 프로그래밍시 간섭(disturbance)이 발생기지 않도록 하고 소거동작시에는 바이트(byte)단위로 소거동작이 이루어지도록 하여 이이피롬(EEPROM) 및 플래쉬 이이피롬(flash EEPROM)에 모두 적용가능할 수 있도록 한 반도체장치의 플래쉬/이이피롬을 제공하는데 있다.
또한, 본 발명의 다른 목적은 MCU등 다양한 기능을 하나의 칩에 구현하여 플래쉬 메모리에 적용가능한(compatible with flash EEPROM) 메모리소자를 제공하여 제품의 부가가치를 높이고, 종래의 이이피롬에서 바이트 단위로 소거를 위한 콘트롤 트랜지스터 부분을 제거하여 셀자체의 면적 및 전체 메모리의 면적을 축소시켜 고집적 소자를 구현할 수 있도록 한 반도체장치의 비휘발성 메모리 소자 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예는 소자활성영역과 소자격리영역이 정의된 반도체 기판과, 소자활성영역 위에 콘트롤 게이트 절연막이 재개된 상태에서 형성되되 소자활성영역을 제 1영역과 제 2영역으로 구분하는 형태로 형성된 콘트롤 게이트와, 콘트롤 게이트의 상부 표면과 측면을 덮고 있는 제 1절연막과, 제 1영역에 형성된 드레인정션과, 콘트롤 게이트와 소정 거리만큼 이격되도록 제 2영역의 일부에 형성된 소스정션과, 제 1절연막의 일측과 상기 소스정션 사이의 제 2영역 위에 형성되며 제 1절연막 타측의 상기 드레인정션인 제 1영역의 일부에 형성된 터널링 산화막 역할을 하는 제 2절연막과, 제 1절연막의 상부 표면 및 터널링 산화막을 덮어 콘트롤 게이트와 중첩되며 드레인졍션과 대부분 중첩되고 소스정션과는 거의 중첩되지 않도록 형성된 플로팅 게이트로 이루어진 것을 특징으로 한다.상기 제 1 절연막의 측면 표면에 형성된 제 3절연막을 더 포함하여 이루어진다.상기 제 1 절연막과 상기 제 3절연막은 이들 막 사이의 식각 선택비가 큰 물질로 이루어진다.상기 구조의 본 발명의 일 실시예에 따른 구조에 플로팅게이트의 표면을 포함하는 소자활성영역을 덮고 있는 층간절연층과, 플로팅게이트가 위치하지 않는 제 1 영역의 드레인졍션 표면을 노출시키는 콘택홀과, 콘택홀을 통하여 드레인졍션과 접촉하며 층간절연층상에 형성된 비트라인을 더 포함한다.또한, 플로팅 게이트와 상기 층간절연막 사이에 개재되며, 플로팅게이트 및 플로팅게이트가 형성되지 않은 상기 제 1 영역과 상기 제 2 영역을 덮고 있는 제 4 절연막을 더 포함한다.상기 소스졍션과 상기 드레인졍션은 상기 콘트롤게이트를 중심으로 비대칭적으로 형성된다.본 발명의 다른 실시예는 다수개의 메모리 셀 영역이 정의된 반도체기판 상에 제 1 방향으로 서로 평행하게 이격되어 형성된 다수개의 소자격리막에 의하여 정의된 다수개의 소자활성영역과, 제 1 방향과 직교하는 제 2 방향으로 서로 이격되어 소자격리막과 상기 소자활성영역을 가로지르는 다수개의 콘트롤게이트와, 콘트롤게이트 일측의 소자활성영역에 형성된 드레인졍션과, 콘트롤게이트 타측의 소자활성영역에 형성되며 콘트롤게이트와 소정거리만큼 이격되어 있는 소스졍션과, 메모리 셀영역 내에서 콘트롤게이트를 덮으며 드레인졍션과 대부분 중첩되고 소스정션과는 거의 중첩되지 않도록 형성된 플로팅게이트로 이루어진 것을 특징으로 한다.상기 콘트롤게이트와 상기 소자활성영역의 상기 반도체기판 사이에 개재된 콘트롤게이트절연막을 더 포함한다.상기 본 발명의 다른 실시예에 따른 구조에 각각의 상기 메모리 셀영역에서 상기 플로팅게이트와 중첩되지 않은 상기 드레인졍션의 소정부위에 형성된 비트라인콘택과, 각각의 상기 비트라인콘택과 전기적으로 연결되어 상기 제 1 방향으로 각각의 상기 소자활성영역과 중첩되며 길게 형성된 다수개의 비트라인을 더 포함한다.다수개의 상기 비트라인은 상기 플로팅게이트를 포함하는 상기 소자활성영역 상에 형성된 층간절연층에 의하여 서로 절연되어 있다.상기 플로팅게이트와 상기 콘트롤게이트는 인터폴리막에 의하여 서로 절연되어 있다.또한, 상기 콘트롤게이트의 측면에 형성된 상기 인터폴리막 측면과 상기 플로팅게이트 사이에 개재된 절연물질로 이루어진 측벽스페이서를 더 포함한다.본 발명의 방법은 소자격리막에 의하여 메모리셀영역이 정의된 반도체기판상의 상기 메모리셀영역의 소정부위에 상기 메모리셀영역을 제 1 영역과 제 2 영역으로 구분하며 상기 반도체기판과의 사이에 콘트롤게이트절연막을 개재시킨 콘트롤게이트를 형성하는 단계와, 콘트롤게이트의 노출된 표면에 제 1 절연막을 형성하는 단계와, 제 1 영역에 드레인졍션을 형성하는 단계와, 제 1 절연막으로부터 연장되어 제 2 영역의 소정 부위와 드레인졍션의 일부 표면을 덮는 터널링 산화막을 형성하고 나서, 터널링 산화막 및 노출된 제 1 절연막 상에 플로팅게이트를 형성하는 단계와, 제 2영역에 상기 플로팅게이트와 거의 중첩되지 않도록 소스졍션을 형성하는 단계로 이루어진다.상기 콘트롤게이트는 도핑된 폴리실리콘으로 형성하며 상기 제 1 절연막은 상기 도핑된 폴리실리콘의 표면을 산화시켜 형성한다.상기 드레인졍션을 형성하는 단계는, 상기 기판상에 상기 제 1 영역만을 노출시키는 이온주입마스크를 형성하는 단계와, 노출된 상기 제 1 영역을 불순물로 도핑시키는 단계와, 이온주입마스크를 제거하는 단계로 이루어진다.상기 콘트롤게이트의 노출된 표면에 제 1 절연막을 형성하는 단계 이후, 콘트롤게이트 측면의 제 1 절연막 표면에 상기 제 1 절연막과 식각선택비가 큰 제 2 절연막을 형성하는 단계를 더 포함한다.상기 콘트롤게이트는 메모리셀영역과 이웃한 메모리셀영역들까지 연장되도록 형성한다.상기 제 1 절연막으로부터 연장되어 제 2 영역의 소정 부위와 드레인졍션의 일부 표면을 덮는 터널링 산화막을 형성하고 나서, 터널링 산화막 및 노출된 상기 제 1 절연막 상에 플로팅게이트를 형성하는 단계는, 노출된 제 1 영역 및 상기 제 2 영역의 표면에 제 3절연막을 형성하는 단계와, 제 3절연막과 제 1 절연막 표면을 포함하는 상기 기판상에 도전층을 형성하는 단계와, 메모리셀영역 내에서 콘트롤게이트 및 드레인졍션의 대부분과 중첩되고 소스정션과는 거의 중첩되지 않도록 도전층과 상기 제 3절연막을 차례로 패턴 식각하여 각각의 플로팅게이트와 터널링 산화막을 형성하는 단계를 더 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 비휘발성 메모리의 간섭(disturbance) 방지 방법의 실시예는, 콘트롤 게이트, 드레인졍션, 소스졍션, 플로팅게이트, 워드라인, 비트라인 등으로 구성된 다수개의 메모리셀로 이루어진 반도체장치의 비휘발성 메모리에 있어서:
상기 콘트롤게이트에 인가되는 전압 Vcg와 상기 플로팅게이트에 유기되는 전압 Vfg사이에 발생하는 제 1 기생 캐패시터의 전하량 Q1은 [C1(Vcg- Vfg)이고, C1은 상기 제 1 기생캐패시터의 캐패시턴스이며; 상기 플로팅게이트의 전위 Vfg와 상기 소스졍션에서의 전위 Vs사이의 제 3 기생캐패시터의 전하량 Q3는 [C3(Vs-Vfg)]이고, C3는 상기 제 3 기생캐패시터의 캐패시턴스이며; 상기 플로팅게이트의 전위 Vfg와 벌크의 전위 Vb사이의 제 4 기생캐패시터의 전하량 Q4는 [C4(Vb-Vfg)]이고, C4는 해당 기생캐패시터의 캐패시턴스이며; 상기 플로팅게이트의 전위 Vfg와 상기 드레인졍션의 전위 Vd사이의 제 2 기생캐패시터의 전하량 Q2는 [C2(Vd-Vfg)]이고, C2는 상기 제 2 기생캐패시터의 캐패시턴스인 경우,상기 비휘발성 메모리 소자의 (1)프로그래밍은 상기 플로팅 게이트와 상기 소스졍션 및 상기 소스졍션 측면의 채널영역간의 전위차를 이용한 F-N 터널링 효과에 의하여 상기 플로팅게이트로 전자가 주입되는 현상을 이용하고, 이때, Vfg값은 상기 식에서 Vfg=(C1Vcg+C2Vd)/Ctotal(Ctotal=C1+C2+C3+C4)에 의하여 결정되므로 2가지 변수 Vcg와 Vd중 워드라인 및 비트라인 간섭(disturbance)이 발생하지 않는 Vcg값 또는 Vd를 선택하여 진행하고, (2) 소거동작은, 네가티브 소거방식, 즉, 플로팅 게이트와 소스 측면 및 채널영역 간의 전위차이를 이용하여 플로팅 게이트에 축적된 전자를 F-N터널링으로 방출시켜 진행하는 것이 특징이다. 바람직하게는, 상기 플로팅 게이트가 중립(neutral)인 경우 상기 제 1 내지 제 4 기생캐패시터의 전체전하량의 합(Q1+Q2+Q3+Q4)은 0이므로, Vfg= [C1Vcg+C2Vd+C3Vs+C4Vb]/Ctotal이고, 이때, Ctotal=C1+C2+C3+C4)이다.
도 1a 내지 도 1b는 종래 기술에 따라 제조된 반도체장치의 플래쉬 이이피롬 소자의 채널 길이방향 및 채널 폭방향에서 각각 바라본 단면도
도 2a 내지 도 2b는 본 발명에 따라 제조된 반도체장치의 비휘발성 메모리소자의 채널 길이방향에서 바라본 단면도 및 그 레이아웃
도 3은 본 발명에 따라 제조된 비휘발성 메모리소자의 회로도
도 4는 본 발명에 따라 제조된 비휘발성 메모리소자의 캐패시턴스를 나타내기 위한 회로도
도 5a 내지 도 5d는 본 발명에 따른 반도체장치 메모리소자의 제조공정을 채널길이 방향에서 바라본 단면도
본 발명은 F-N 터널링(Fowler-Nordhein tunneling) 효과를 이용하여 데이터의 프로그래밍 및 소거동작을 수행하는 두 개의 폴리실리콘 게이트로 이루어진 이이피롬 및 그 제조방법에 에 관한 것으로, 커플링비를 이용하여 프로그래밍시 발생하는 간섭(disturbance)을 방지하고, 또한, 소거동작시에도 바이트(byte)단위로 데이터의 소거가 가능하도록 하여 이이피롬 및 플래쉬 소자에도 적용이 가능하다.
이때, 플로팅 게이트 캐패시터와 콘트롤 게이트 캐패시터의 비율인 커플링비(coupling ratio)는 플로팅 게이트에 유기되는 전압레벨을 결정하므로 프로그래밍 문턱전압(VTpgm) 레벨에 영향을 미친다.
본 발명은 종래 기술의 하나의 게이트만을 채용하는 구조(single poly gate type)와 비교하여, 콘트롤 게이트를 추가하여 하나의 메모리 셀이 차지하는 면적 및 커플링 비를 크게 개선하고 네가티브 소거방법(negative erase)을 채용한다.
또한, 본 발명은 종래 기술의 스플릿 게이트형 불휘발성 메모리 소자와 비교하여, 두 개의 게이트를 채용하는 구조면에서 종래 기술과 유사하지만 플로팅 게이트와 콘트롤 게이트의 위치가 서로 바뀌어 콘트롤 게이트를 플로팅 게이트가 덮고 있는 구조를 취하고, 프로그래밍을 F-N 터널링 방식으로 수행하도록 하고, 프로그래밍 및 소거동작시 추가 간섭방지모드(inhibition-preventing mode)가 없음에도 간섭(disturbance)의 발생이 방지된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 2a 내지 도 2b는 본 발명에 따라 제조된 반도체장치의 비휘발성 메모리소자의 채널 길이방향에서 바라본 단면도 및 그 레이아웃이다.
도 2a는 본 발명에 따라 제조된 반도체장치의 비휘발성 메모리소자의 채널 길이방향에서 바라본 단면도이다.
도 2a를 참조하면, 소자격리영역과 소자활성영역이 정의된 제 1 도전형 반도체 기판인 실리콘 기판(60)의 소자활성영역 표면에 산화막으로 이루어진 콘트롤 게이트절연막(610)을 기판(60)과의 사이에 개재한 콘트롤 게이트(62)가 형성되어 있다. 이때, 콘트롤 게이트(62)는 이웃한 메모리 셀의 콘트롤 게이트(도시 안됨)과 연결되도록 소자의 채널 폭방향으로 길게 연장된 형태(도시 안됨)를 가고 있으며, 도전성을 갖기 위하여 제 1 도전형 또는 제 2 도전형 불순물 이온으로 도핑된 폴리실리콘으로 형성되어 있다.
콘트롤 게이트절연막(610)이 형성되지 않은 콘트롤 게이트(62)의 상부 표면과 측면에는 콘트롤 게이트(62)와 플로팅 게이트(69)의 절연을 위한 인터폴리막(inter-polysilicon layer, 64)으로 사용되는 산화막(64)이 소정의 두께로 형성되어 있다.
산화막(64)의 측면 표면에는 질화막으로 이루어진 측벽 스페이서(65)가 얇게 형성되어 있다.
한편, 콘트롤 게이트(62)를 중심으로 실리콘 기판(60)의 소자활성영역은 소스형성영역과 드레인형성영역으로 구별되어 나누어져 있으며, 특히, 콘트롤 게이트(62)의 일측에 해당하는 상기 드레인형성영역의 기판(60)에는 제 2 도전형 불순물 이온 확산영역인 드레인(67)이 형성되어 있다.
또한, 콘트롤 게이트(62)를 중심으로 상기 드레인형성영역에 대응하는 소스형성영역의 기판(60)에는 콘트롤 게이트(62)로부터 소정 거리만큼 이격되어 제 2 도전형 불순물 이온 확산영역인 소스(72)가 형성되어 있다.
그리고, 질화막으로 이루어진 측벽 스페이서(65)의 표면과 산화막(64) 표면을 덮으며 일측은 드레인(67) 표면 일부까지 연장되어 중첩되고 타측은 소스(72)의 콘트롤 게이트측 모서리 부위까지 연장되어 소스(72)가 거의 중첩되지 않는 플로팅 게이트(69)가 형성되어 있다. 이때, 플로팅 게이트(69)와 기판(60)의 소자활성영역은 직접 접촉하지 않고, 그 사이에 터널링 산화막(68)이 개재되어 있다.
플로팅 게이트(69)는 이웃한 메모리 셀의 플로팅 게이트들(도시 안됨)과 격리되어있으므로 레이아웃상 하나의 셀내에서만 위치하도록 소정의 폐쇄형태를 갖고 있으며, 도전성을 갖기 위하여 제 1 도전형 또는 제 2 도전형 불순물 이온으로 도핑된 폴리실리콘으로 형성되어 있다.
플로팅 게이트(69) 표면과 나머지 활성영역의 표면에는 실리콘을 산화시켜 형성된 산화막(71)이 형성되어 있다. 즉, 산화막(71)은 노출된 플로팅 게이트(69)의 표면뿐만 아니라 노출된 드레인(67) 표면과 소스(72)의 표면을 덮도록 형성된다.
따라서, 도면에는, 소정의 절연막들(610,64,65)에 의해 둘러싸인 콘트롤 게이트(62) 터널링 산화막(68), 콘트롤 게이트(62)를 덮는 형태의 플로팅 게이트(69), 및 소스(72)와 드레인(67)으로 이루어진 반도체장치의 비휘발성 메모리 소자용 트랜지스터가 구성되어 있다.
또한, 상기 트랜지스터를 비휘발성 메모리 소자로 사용하기 위하여 트랜지스터를 포함하는 기판 상부 전면을 덮도록 층간절연층(73)이 산화막 등으로 형성되어 있다.
층간절연층(73)의 일부를 관통하며 플로팅 게이트(71)와 중첩되지 않는 드레인(67)의 일부와 전기적으로 연결되는 비트라인(74)이 층간절연층(73) 표면에 형성되어 반도체장치의 비휘발성 메모리 셀을 완성한다.
도 2b는 본 발명에 따라 제조된 반도체장치의 비휘발성 메모리 셀들의 레이아웃(layout)이다.
도 2b를 참조하면, 소자격리영역(700)과 소자활성영역(도면부호 72, 67 포함)이, 도면상 수평방향인 제 1 방향으로 길게 형성된, 필드산화막(700)에 의하여 정의된제 1 도전형 반도체 기판인 실리콘 기판의 소자활성영역 표면에 산화막으로 이루어진 콘트롤 게이트절연막(도시안함)을 기판(60)과의 사이에 개재한 콘트롤 게이트(62)가 형성되어 있다. 이때, 콘트롤 게이트(62)는 이웃한 메모리 셀의 콘트롤 게이트들과 연결되도록 소자의 채널 폭방향으로, 즉 제 1 방향과 직교하는 제 2 방향으로, 길게 연장된 형태를 갖고 있으며, 도전성을 갖기 위하여 제 1 도전형 또는 제 2 도전형 불순물 이온으로 도핑된 폴리실리콘으로 형성되어 있다.
콘트롤 게이트절연막(610)이 형성되지 않은 콘트롤 게이트(62)의 상부 표면과 측면에는 콘트롤 게이트(62)와 플로팅 게이트(69)의 절연을 위한 인터폴리막(inter-polysilicon layer)으로 사용되는 산화막(도시안함)이 소정의 두께로 형성되어 있다.
도시되지는 않았지만, 산화막으로 이루어진 인터폴리막의 측면 표면에는 질화막으로 이루어진 측벽스페이서가 얇게 형성되어 있다.
한편, 제 2 방향으로 달리는 콘트롤 게이트(62)를 중심으로 실리콘 기판(60)의 소자활성영역(72,67)은 소스형성영역과 드레인형성영역으로 구별되어 나누어져 있으며, 특히, 콘트롤 게이트(62)의 일측에 해당하는 상기 드레인형성영역의 기판(60)에는 제 2 도전형 불순물 이온 확산영역인 드레인(67)이 형성되어 있다.
또한, 콘트롤 게이트(62)를 중심으로 상기 드레인형성영역에 대응하는 소스형성영역의 기판에는 콘트롤 게이트(62)로부터 소정 거리만큼 이격되어 제 2 도전형 불순물 이온 확산영역인 소스(72)가 형성되어 있다.
그리고, 질화막으로 이루어진 측벽스페이서의 표면과 산화막으로 이루어진 인터폴리막 표면을 덮으며 일측은 드레인(67) 표면 일부까지 연장되어 중첩되고 타측은 소스(72)의 콘트롤 게이트측 모서리 부위까지 연장되어 소스(72) 거의 중첩되지 않는 플로팅 게이트(69)가 형성되어 있다. 이때, 플로팅 게이트(69)와 기판의 소자활성영역은 직접 접촉하지 않고, 그 사이에 터널링 산화막(도시안함)이 개재되어 있다.
플로팅 게이트(69)는 이웃한 메모리 셀의 플로팅 게이트들과 격리되어 있으므로 레이아웃상 하나의 셀영역내에서 사각형 형태를 갖고 있으며, 도전성을 갖기 위하여 제 1 도전형 또는 제 2 도전형 불순물 이온으로 도핑된 폴리실리콘으로 형성되어 있다.
플로팅 게이트(69) 표면과 나머지 활성영역의 표면에는 실리콘을 산화시켜 형성된 산화막(도시안함)이 형성되어 있다. 즉, 산화막(71)은 노출된 플로팅 게이트(69)의 표면뿐만 아니라 노출된 드레인(67) 표면과 소스(72)의 표면을 덮도록 형성된다.
따라서, 도면에는, 소정의 절연막들에 의해 둘러싸인 콘트롤 게이트(62) 터널링 산화막(68), 콘트롤 게이트(62)를 덮는 형태의 플로팅 게이트(69), 및 소스(72)와 드레인(67)으로 이루어진 반도체장치의 비휘발성 메모리 소자용 트랜지스터가 구성되어 있다.
또한, 상기 트랜지스터를 비휘발성 메모리 소자로 사용하기 위하여 트랜지스터를 포함하는 기판 상부 전면을 덮도록 층간절연층(도시안함)이 산화막 등으로 형성되어 있다.
층간절연층의 일부를 관통하며 플로팅 게이트(71)와 중첩되지 않는 드레인(67)의일부와 전기적으로 연결되는 비트라인 콘택(740)과 연결된 비트라인(74)이 층간절연층 표면에 제 1 방향으로 길게 형성되어 반도체장치의 비휘발성 메모리 셀들을 완성한다.
즉, 제 1 방향으로 길게 형성된 다수개의 필드산화막(700)들에 의하여 그 사이에 위치한 기판 부위가 소자활성영역이 되고, 소자활성영역과 필드산화막(700)을 걸쳐서 다수개의 활성영역을 가로지르는 다수개의 콘트롤 게이트(62)가 제 2 방향으로 길게 형성되어 있다.
1 개의 메모리 셀은 제 1 방향으로 각각 좌측과 우측에 이웃한 메모리 셀의 소스(72)와 드레인(67)을 공유하며, 또한, 1 개의 메모리 셀 영역내에는 에는 콘트롤 게이트(62)를 덮고 있는 사각형 형태의 플로팅 게이트(69)가 형성되어 있다. 이때, 드레인(67)은 플로팅 게이트(69)와 일부 중첩되도록 형성되며, 소스(72)는 플로팅 게이트(69)와 거의 중첩되지 않도록 형성되어 있다.
도 3은 본 발명에 따라 제조된 1 개의 셀에서의 비휘발성 메모리소자의 개략적인 회로도이다.
도 3을 참조하면, 콘트롤 게이트, 드레인, 소스 및 기판 벌크에 인가되는 전압을 각각 Vcg, Vd, Vs, Vb로 표시하고, 콘트롤 게이트와 벌크 사이에는 플로팅 게이트가 연결되어 전자를 저장 또는 방출하는 역할을 하여 데이터를 전기적으로 저장한다.
콘틀로 게이트에 소정의 전압을 인가하여 프로그래밍(programming) 및 소거동작(erasing)시 인에블(enable) 또는 디스인에이블(disable)을 제어하고, 읽기동작(reading)시에는 콘트롤 게이트가 트랜지스터의 게이트로 동작하게 된다.
플로팅 게이트에서는 프로그래밍 및 소거동작시, 소스의 측면 및 채널영역으로부터 전자가 주입되거나 그 부위로 전자가 방출된다. 이때, 소스와 플로팅 게이트 사이에는 터널링 산화막(tunneling oxide layer)가 개재되어 F-N전류를 통과시키게 된다.
도 4는 본 발명에 따라 제조된 비휘발성 메모리소자의 기생 캐패시턴스(parasitic capacitance)를 나타내기 위한 회로도이다.
도 4를 참조하면, 콘트롤 게이트에 인가되는 전압 Vcg와 플로팅 게이트에 유기되는 전압 Vfg사이에 발생하는 기생 캐패시터의 전하량 Q1은 [C1(Vcg- Vfg)가 된다. 이때, C1은 해당 기생캐패시터의 캐패시턴스이다.
플로팅 게이트의 전위 Vfg와 소스에서의 전위 Vs사이의 전하량 Q3는 [C3(Vs-Vfg)]이고, 이때, C3는 해당 기생캐패시터의 캐패시턴스이다.
플로팅 게이트의 전위 Vfg와 벌크의 전위 Vb사이의 전하량 Q4는 [C4(Vb-Vfg)]이고, 이때, C4는 해당 기생캐패시터의 캐패시턴스이다.
플로팅 게이트의 전위 Vfg와 드레인의 전위 Vd사이의 전하량 Q2는 [C2(Vd-Vfg)]이고, 이때, C2는 해당 기생캐패시터의 캐패시턴스이다.
이와 같은 관계식에서, 플로팅 게이트가 중립(neutral)인 경우 전체전하량의 합(Q1+Q2+Q3+Q4)은 0이다. 다시 말하면, Vfg= [C1Vcg+C2Vd+C3Vs+C4Vb]/Ctotal이 된다. 이때, Ctotal=C1+C2+C3+C4)이다.
소스와 벌크에 인가되는 전압이 모두 0인 경우(즉, Vs=Vb=0), 플로팅 게이트의 전압은 Vfg=(C1Vcg+C2Vd)/Ctotal로 표시된다.
또한, 드레인과 벌크에 인가되는 전압이 모두 0인 경우(즉, Vd=Vb=0), 플로팅 게이트의 전압은 Vfg=(C1Vcg+C3Vs)/Ctotal로 표시된다.
이이피롬의 커플링 비(coupling ratio)는 앞에서 설명한 바와 같이 하나의 셀(cell)에 바이어스(bias)전압이 인가될 때 플로팅 게이트에 어느정도의 전압이 유기돼는 가를 수치적으로 표시하는 것이다.
따라서, 본 발명은 커플링 비를 이용하여 프로그래밍 또는 소거동작을 수행할 때 이웃한 셀들에서 간섭(disturbance)이나 데이터 손실 등의 오동작이 일어나는 것을 방지하도록 구성된다.
도 3과 도 4를 참조하여 본 발명에 의하여 제조된 이이피롬의 프로그래밍과 소거동작을 살펴보면 다음과 같다.
프로그래밍시, 선택된 셀의 Vcg=Vpp1, Vd=Vpp2, Vb=0, Vs=Vfg가 되고, 워드라인 공유 셀의 Vcg=Vpp1, Vd=0, Vb=0, Vs=Vfg이 되며, 비트라인 공유 셀의 Vcg=0, Vd=Vpp2, Vb=0, Vs=Vfg이 된다.
프로그래밍은 플로팅 게이트와 소스 및 소스 측면의 채널영역간의 전위차를 이용한 F-N 터널링 효과에 의하여 플로팅 게이트로 전자가 주입되는 현상을 이용한다. 이때, Vfg값은 상기 식에서 Vfg=(C1Vcg+C2Vd)/Ctotal에 의하여 결정되며, 그 값을 결정하는 2가지 바이어스 변수는 Vcg와 Vd이다.
여기에서, 워드라인 공유 셀에서 발생하는 간섭은 Vfg=C1Vcg/Ctotal의 요소이며 프로그래밍하고자하는 셀의 Vfg보다 더 낮게 나타날 것이다.
따라서, 간섭이 발생하지 않는 Vcg값을 선택할 수 있으며, 비트라인에 의한 간섭 역시 유사한 방법으로 방지할 수 있다.
바이트 단위로 소거가 가능한 이이피롬(byte erasable EEPROM)에서는 이러한 간섭의 발생이 없어야 하므로 본 발명은 이를 충분히 만족시킨다.
프로그램 셀의 플로팅 게이트에 전자가 주입되므로 셀의 소스영역의 플로팅 게이트에 의한 트랜지스터의 문턱전압은 상승하게 된다. 즉, 읽기동작시, Vcg및 Vd에 의한 Vfg<VT의 조건이 만족되면 된다.
소거동작시, 선택된 셀의 Vcg=(-Vpp1), Vs=Vpp3, Vd=0, Vb=0이 되고, 워드라인 공유 셀의 Vcg=(-Vpp), Vd=0, Vb=0, Vs=0이 되며, 소스라인 공유 셀의 Vcg=0, Vd=0, Vb=0, Vs=Vpp가 된다.
소거동작은, 네가티브 소거방식, 즉, 플로팅 게이트와 소스 측면 졍션영역간의 전위차이를 이용하여 플로팅 게이트에 축적된 전자를 F-N터널링으로 방출시켜 이루어진다. 이때, 워드라인 공유 셀들에는 (-Vpp)만큼의 스트레스가 가해지므로, 이러한 전압에 의하여 소스영역으로 전자가 방출되지 않도록 적절한 구간의 전압을 선택하고, 또한 소스라인(source line)에 인가되는 Vpp3에 의해서도 간섭(disturbance)이 발생하지 않도록 적절한 전압을 선택하여 소거동작을 수행한다.
그러면, 방출된 전자에 의하여 소스 측면 플로팅 게이트로 이루어진 트랜지스터의 문턱전압(threshold voltage)은 음의 값 이하로 하강하여 충분한 인버젼(inversion)상태에 놓이게 된다.
도 5a 내지 도 5d는 본 발명에 따른 반도체장치 메모리소자의 제조공정을 채널길이 방향에서 바라본 단면도이다.
도 5a를 참조하면, 제 1 도전형 반도체 기판(60)인 실리콘 기판(60)에 STI(shallow trench isolation) 또는 LOCOS(local oxidation of silicon)방법으로 소자격리막(도시안함)을 형성하여 소자격리영역과 소자활성영역을 정의한 다음, 노출된 기판(60)의 전면에 문턱전압 조절용 이온주입을 실시하여 형성될 소자의 문턱전압을 조절한다.
그리고, 노출된 실리콘 기판(60)의 활성영역 표면을 열산화(thermal oxidation) 등의 방법으로 산화시켜 게이트절연막 형성용 산화막(61)을 성장시켜 형성한다.
그 다음, 산화막(61)상에 화학기상증착(chemical vapor deposition) 등의 방법으로 콘트롤 게이트 형성용 도전층을 증착하여 형성한다. 이때, 콘트롤 게이트 형성용 도전층은 도핑된 폴리실리콘을 증착하여 형성하거나 도핑되지 않은 폴리실리콘층을 증착한 다음 도전성을 주기 위한 불순물로 도핑시켜 형성한다.
그리고, 종래 기술에서 플로팅게이트를 형성하고 그 위에 인터폴리막(inter-poly dielectric)이 개재된 콘트롤 게이트를 형성하는 것과 달리, 콘트롤 게이트 형성용도전층위에 콘트롤 게이트 형성용 식각마스크(63)를 형성한다. 이때, 콘트롤 게이트 형성용 식각마스크(63)는 포토레지스트를 콘트롤 게이트 형성용 도전층위에 도포하여 형성한 다음 콘트롤 게이트형성용 노광마스크를 이용한 노광 및 현상으로 포토레지스트패턴(63)을 정의하여 형성하며, 식각마스크(63)가 덮고 있는 부위는 이웃한 셀에 형성될 콘트롤 게이트와 연결되도록 한다.
그 다음, 콘트롤 게이트 형성용 도전층인 도핑된 폴리실리콘층의 상기 콘트롤 게이트 형성용 식각마스크(63)로 보호되지 않는 부위의 폴리실리콘층을 건식식각 등의 비등방성식각으로 제거하여 게이트절연막 형성용 산화막(61)의 표면을 노출시키며 잔류한 폴리실리콘층(62)으로 이루어진 콘트롤 게이트(62)를 형성한다. 이때, 콘트롤 게이트(62)의 레이아웃은 이웃한 셀의 콘트롤 게이트들과 연결되도록 소자활성영역과 소자격리영역에 걸쳐서 소정방향으로 길게 달리는 형태로 정의되며, 콘트롤 게이트(62)를 중심으로 소자활성영역의 일측은 소스형성영역이 되고 그에 대응되는 소자활성영역의 타측은 드레인형성영역이 된다.
도 5b를 참조하면, 계속하여 식각마스크로 보호되지 않는 노출된 게이트절연막 형성용 산화막을 건식식각 등의 비등방성식각으로 제거하여 콘트롤 게이트(62)와 기판(60) 사이에 개재된 형태로 잔류한 산화막(610)으로 이루어진 콘트롤 게이트절연막(610)을 형성한다.
그리고, 잔류한 포토레지스트로 이루어진 식각마스크를 산소 애슁(O2 ashing)등의 방법으로 제거하여 도핑된 폴리실리콘으로 이루어진 콘트롤 게이트(62)의 표면을 노출시킨다.
그 다음, 노출된 콘트롤 게이트(62)의 표면에 산화막(64)을 형성한다. 이때, 산화막(64)은 폴리실리콘으로 이루어진 콘트롤 게이트(62)의 표면을 열산화 등의 방법으로 산화시켜 산화막을 성장시켜 형성한다.
그리고, 산화막으로 이루어진 절연막을 포함하는 기판의 전면에 질화막을 증착한 다음, 이를 에치백하여 콘트롤 게이트(62) 측면의 산화막(64) 표면에만 질화막을 잔류시켜 잔류한 질화막으로 이루어진 측벽 스페이서(65)를 형성한다. 이때, 에치백은 콘트롤 게이트(62)의 상부 표면에 형성된 산화막(64)의 표면을 식각정지층으로 이용하여 실시한다.
따라서, 콘트롤 게이트(62)는 기판(60)과의 사이에 콘트롤 게이트절연막(610)을 개재하고, 나머지 표면은 산화막(64)으로 절연되어 있고, 특히, 측면 부위는 잔류한 질화막으로 이루어진 측벽 스페이서(65)로 다시 한번 절연되어 있다.
그러므로, 질화막으로 이루어진 측벽 스페이서(65)는 터널링 산화막을 형성하기 위한 전세공정시 콘트롤 게이트(62)를 절연시키고 있는 산화막(64)과 콘트롤 게이트절연막(610)의 손실을 방지하여 콘트롤 게이트(62)의 측면이 노출되는 것을 방지한다.
그 다음, 산화막(64)으로 보호되는 콘트롤 게이트(62)를 포함하는 기판의 전면에 포토레지스트를 도포한 다음, 노광 및 현상으로 소자활성영역의 드레인형성영역을 노출시키는 포토레지스트패턴(66)을 형성한다. 이때, 소자활성영역의 드레인형성영역과 소스형성영역은 콘트롤 게이트(62)를 중심으로 서로 대향되도록 정의되어 있으므로 드레인형성영역을 노출시키는 포토레지스트패턴(66)의 형성마진이 크다.
그리고, 노출된 기판의 드레인형성영역에 제 2 도전형 불순물 이온주입(I1)을 고농도로 실시하여 드레인형성영역에 제 2 도전형 불순물 이온매몰층(도시안함)을 형성한다.
그 다음, 제 2 도전형 불순물 이온매몰층에 어닐링 등으로 확산공정을 실시하여 드레인(67)을 형성한다. 이때, 포토레지스트패턴(66)은 확산공정 전에 제거하거나 드레인(67) 형성 후 산소 애슁 등의 방법으로 제거할 수 있다.
도 5c를 참조하면, 드레인 형성용 이온주입마스크로 사용된 포토레지스트패턴을 제거한 다음, 상기 구조를 포함하는 기판의 전면에 세정공정을 실시하여 기판의 소자활성영역 표면의 불순물을 제거하여 소스형성영역과 드레인(67) 표면을 다시 노출시킨다.
그리고, 실리콘기판(60)의 노출된 소자활성영역의 표면에 터널링 산화막형성용 산화막(68)을 형성한다.
이때, 터널링 산화막(68)은 실리콘으로 이루어진 기판의 표면을 열산화시켜 형성하며, 산화조건은 콘트롤게이트의 폴리실리콘 및 드레인 졍션의 상부부위가 터널링산화막의 두께 보다 4배정도 두껍도록 하여야 한다.
그 다음, 산화막(64) 및 질화막으로 이루어진 측벽 스페이서(65) 표면과 터널링 산화막(68) 표면에 플로팅 게이트 형성용 도전층(69)을 형성한다. 이때, 플로팅 게이트 형성용 도전층(69)은 도핑된 폴리실리콘을 화학기상증착으로 증착하여 형성하거나 도핑되지 않은 폴리실리콘층을 화학기상증착으로 증착한 다음 도전성을 주기 위한 불순물로 도핑시켜 형성한다.
그리고, 플로팅 게이트 형성용 도전층(69)상에 포토레지스트를 도포한 다음, 플로팅 게이트 형성용 노광마스크를 사용한 노광 및 현상으로 포레지스트패턴(70)을 형성한다. 이때, 플로팅게이트 형성용 포토레지스트패턴(70)은 콘트롤 게이트(62) 상부와 드레인(67)상부의 일부 및 소스형성영역의 소자활성영역 상부 표면 일부에 대응하는 플로팅 게이트형성용 도전층의 일부를 덮도록 형성한다.
그 다음, 건식식각 등의 비등방성식각으로 포토레지스트패턴(70)으로 보호되지 않는 플로팅 게이트 형성용 도전층과 그 하부의 터널링 산화막형성용 산화막을 차례로 제거하여, 잔류한 플로팅 게이트 형성용 도전층(69)으로 이루어진 플로팅 게이트(69)와 잔류한 산화막으로 이루어진 터널링 산화막(68)을 형성한다.
따라서, 잔류한 도전층(69)으로 이루어진 플로팅 게이트(69)는 콘트롤 게이트(62)와 중첩되고, 동시에, 그 부위에서 연장되어 드레인(67) 상부의 일부와 중첩되고 소스형성영역의 일부와 중첩되는 형태를 가지며, 이웃한 셀과는 격리된 형태를 갖는다.
도 5d를 참조하면, 플로팅 게이트형성용 포토레지스트패턴을 산소 애슁 등의 방법으로 제거하여, 플로팅 게이트(69)의 표면을 노출시킨 다음, 그(69) 표면에 전세공정을 실시하여 이물질등을 제거한다.
노출된 플로팅 게이트(69)의 표면을 절연시키는 절연막(71)을 노출된 플로팅 게이트(69)의 표면에 형성한다. 이때, 플로팅 게이트(69)는 폴리실리콘으로 이루어져 있으므로 노출된 폴리실리콘층(69)의 표면을 열산화시켜 형성된 산화막(71)으로 형성하며, 그 결과, 산화막(71)은 노출된 플로팅 게이트(69)의 표면뿐만 아니라 노출된 드레인(67) 표면과 소스형성영역의 표면에까지 형성된다.
그 다음, 노출된 소스형성영역을 고농도의 제 2 도전형 불순물 이온으로 도핑시켜 소스(72)를 형성한다.
상기 제 2 도전형 도핑영역인 소스(72)는 다음과 같은 방법으로 형성한다. 먼저, 산화막(71) 표면에 포토레지스트를 도포한 다음, 노광 및 현상으로 소자활성영역의 소스형성영역을 노출시키는 포토레지스트패턴(72)을 형성한다. 이때, 소자활성영역의 드레인형성영역과 소스형성영역은 콘트롤 게이트(62)를 중심으로 서로 대향되도록 정의되어 있으므로 소스형성영역을 노출시키는 포토레지스트패턴(72)의 형성마진이 크다.
그리고, 노출된 기판의 소스형성영역에 제 2 도전형 불순물 이온주입(I2)을 고농도로 실시하여 소스형성영역에 제 2 도전형 불순물 이온매몰층(도시안함)을 형성한다.
그 다음, 제 2 도전형 불순물 이온매몰층에 어닐링 등으로 확산공정을 실시하여 소스(72)를 형성한다. 이때, 포토레지스트패턴(72)은 확산공정 전에 제거하거나 소스(72) 형성 후 산소 애슁 등의 방법으로 제거할 수 있다.
따라서, 콘트롤 게이트(62)는 드레인(67)과 일부 중첩되지만 소스(72)와는 이격되어 있는 형태를 갖고, 플로팅 게이트(69)는 터널링 산화막(68)을 개재시킨 형태로 드레인(67)과 대부분 중첩되지만 소스(72)와는 거의 중첩되지 않는 형태를 갖는다.
이후, 도시되지는 않았지만, 소스형성용 포토레지스트패턴(72)을 제거하여산화막(71) 표면을 다시 노출시킨 다음, 상기 구조를 포함하는 기판의 전면에 층간절연층(도시안함)을 형성하고, 층간절연층 및 산화막(71)의 일부를 제거하여 플로팅 게이트(71)와 중첩되지 않는 드레인(67) 표면을 노출시키는 콘택홀을 형성하고, 콘택홀을 매립하는 플러그와 이와 전기적으로 연결되는 비트라인을 층간절연층상에 형성하여 비트라인을 형성하여 반도체장치의 이이피롬 또는 플래쉬 이이피롬 등의 반도체장치의 불휘발성 메모리 셀을 제조한다.
따라서, 본 발명에 따른 반도체장치의 비휘발성 메모리 소자 및 그 제조방법은 블록단위 및 일괄소거가 가능한 플래쉬 이이피롬(flash EEPROM) 및 바이트 단위별 소거가 가능한 이이피롬(byte-erasable EEPROM)을 동시에 구현할 수 있는 비휘발성 메모리 소자를 제공한다.
그리고, 본 발명에 따른 비휘발성 메모리 소자 및 그 제조방법은 이이피롬의 크기를 축소하여 소자의 집적도를 크게 향상할 수 있다.
본 발명에 따라 제조된 비휘발성 메모리 소자는 프로그래밍 및 소거동작이 모두 F-N 터널링에 의하여 일어나므로 전류 소모가 거의 없어 전력효율을 크게 향상시킨다.
또한, 본 발명에 따라 제조된 비휘발성 메모리 소자는 동작시 전류 소모가 거의 없으므로 차지 펌핑(charge pumping)에 유리하며 VTpgm이 읽기동작시 채널이 형성되지 않을 정도면 되므로 상당히 낮게 프로그램되어도 되며 VTerase는 충분한 마이너스값을가지므로 단일 전원 제품 및 저전압동작 제품에의 적용이 가능한 장점이 있다.
Claims (24)
- 소자활성영역과 소자격리영역이 정의된 반도체 기판과,상기 소자활성영역 위에 콘트롤 게이트 절연막이 재개된 상태에서 형성되되, 상기 소자활성영역을 제 1영역과 제 2영역으로 구분하는 형태로 형성된 콘트롤 게이트와,상기 콘트롤 게이트의 상부 표면과 측면을 덮고 있는 제 1절연막과,상기 제 1영역에 형성된 드레인정션과,상기 콘트롤 게이트와 소정 거리만큼 이격되도록 상기 제 2영역의 일부에 형성된 소스정션과,상기 제 1절연막의 일측과 상기 소스정션 사이의 제 2영역 위에 형성되고, 상기 제 1절연막 타측의 상기 드레인정션인 제 1영역의 일부에 형성된 터널링 산화막 역할을 하는 제 2절연막과,상기 제 1절연막의 상부 표면 및 상기 터널링 산화막을 덮어 상기 콘트롤 게이트와 중첩되며, 상기 드레인졍션과 대부분 중첩되고 상기 소스정션과는 거의 중첩되지 않도록 형성된 플로팅 게이트로 이루어진 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 절연막의 측면 표면에 형성된 제 3절연막을 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 2에 있어서,상기 제 1 절연막과 상기 제 3절연막은 이들 막 사이의 식각 선택비가 큰 물질로 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 삭제
- 청구항 1에 있어서,상기 플로팅게이트의 표면을 포함하는 상기 소자활성영역을 덮고 있는 층간절연층과,상기 플로팅게이트가 위치하지 않는 상기 제 1 영역의 상기 드레인졍션 표면을 노출시키는 콘택홀과,상기 콘택홀을 통하여 상기 드레인졍션과 접촉하며 상기 층간절연층상에 형성된 비트라인을 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 5에 있어서,상기 플로팅 게이트와 상기 층간절연막 사이에 개재되며, 상기 플로팅게이트 및 상기 플로팅게이트가 형성되지 않은 상기 제 1 영역과 상기 제 2 영역을 덮고 있는 제 4 절연막을 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 소스졍션과 상기 드레인졍션은 상기 콘트롤게이트를 중심으로 비대칭적인 것이 특징인 반도체장치의 비휘발성 메모리 소자.
- 다수개의 메모리 셀 영역이 정의된 반도체기판 상에 제 1 방향으로 서로 평행하게 이격되어 형성된 다수개의 소자격리막에 의하여 정의된 다수개의 소자활성영역과,상기 제 1 방향과 직교하는 제 2 방향으로 서로 이격되어 상기 소자격리막과 상기 소자활성영역을 가로지르는 다수개의 콘트롤게이트와,상기 콘트롤게이트 일측의 소자활성영역에 형성된 드레인졍션과,상기 콘트롤게이트 타측의 소자활성영역에 형성되며, 상기 콘트롤게이트와 소정거리만큼 이격되어 있는 소스졍션과,상기 메모리 셀영역 내에서 상기 콘트롤게이트를 덮으며, 상기 드레인졍션과 대부분 중첩되고 상기 소스정션과는 거의 중첩되지 않도록 형성된 플로팅게이트로 이루어진 반도체장치의 비휘발성 메모리 레이아웃.
- 청구항 8에 있어서,상기 콘트롤게이트와 상기 소자활성영역의 상기 반도체기판 사이에 개재된 콘트롤게이트절연막을 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 레이아웃.
- 청구항 8에 있어서,각각의 상기 메모리 셀영역에서 상기 플로팅게이트와 중첩되지 않은 상기 드레인졍션의 소정부위에 형성된 비트라인콘택과,각각의 상기 비트라인콘택과 전기적으로 연결되어 상기 제 1 방향으로 각각의 상기 소자활성영역과 중첩되며 길게 형성된 다수개의 비트라인을 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 레이아웃.
- 청구항 10에 있어서,다수개의 상기 비트라인은 상기 플로팅게이트를 포함하는 상기 소자활성영역 상에 형성된 층간절연층에 의하여 서로 절연되어 있는 것이 특징인 반도체장치의 비휘발성 메모리 레이아웃.
- 청구항 8에 있어서,상기 플로팅게이트와 상기 콘트롤게이트는 인터폴리막에 의하여 서로 절연되어 있는 것이 특징인 반도체장치의 비휘발성 메모리 레이아웃.
- 청구항 12에 있어서,상기 콘트롤게이트의 측면에 형성된 상기 인터폴리막 측면과 상기 플로팅게이트 사이에 개재된 절연물질로 이루어진 측벽스페이서를 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 레이아웃.
- 소자격리막에 의하여 메모리셀영역이 정의된 반도체기판상의 상기 메모리셀영역의 소정부위에 상기 메모리셀영역을 제 1 영역과 제 2 영역으로 구분하며 상기 반도체기판과의 사이에 콘트롤게이트절연막을 개재시킨 콘트롤게이트를 형성하는 단계와,상기 콘트롤게이트의 노출된 표면에 제 1 절연막을 형성하는 단계와,상기 제 1 영역에 드레인졍션을 형성하는 단계와,상기 제 1 절연막으로부터 연장되어 상기 제 2 영역의 소정 부위와 상기 드레인졍션의 일부 표면을 덮는 터널링 산화막을 형성하고 나서, 상기 터널링 산화막 및 노출된 상기 제 1 절연막 상에 플로팅게이트를 형성하는 단계와,상기 제 2영역에 상기 플로팅게이트와 거의 중첩되지 않도록 소스졍션을 형성하는 단계로 이루어진 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 콘트롤게이트는 도핑된 폴리실리콘으로 형성하며 상기 제 1 절연막은 상기 도핑된 폴리실리콘의 표면을 산화시켜 형성하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 드레인졍션을 형성하는 단계는,상기 기판상에 상기 제 1 영역만을 노출시키는 이온주입마스크를 형성하는 단계와,노출된 상기 제 1 영역을 불순물로 도핑시키는 단계와,상기 이온주입마스크를 제거하는 단계로 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 콘트롤게이트의 노출된 표면에 제 1 절연막을 형성하는 단계 이후,상기 콘트롤게이트 측면의 상기 제 1 절연막 표면에 상기 제 1 절연막과 식각선택비가 큰 제 2 절연막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 콘트롤게이트는 상기 메모리셀영역과 이웃한 메모리셀영역들까지 연장되도록 형성하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 제 1 절연막으로부터 연장되어 상기 제 2 영역의 소정 부위와 상기 드레인졍션의 일부 표면을 덮는 터널링 산화막을 형성하고 나서, 상기 터널링 산화막 및 노출된 상기 제 1 절연막 상에 플로팅게이트를 형성하는 단계는,노출된 상기 제 1 영역 및 상기 제 2 영역의 표면에 제 3절연막을 형성하는 단계와,상기 제 3절연막과 상기 제 1 절연막 표면을 포함하는 상기 기판상에 도전층을 형성하는 단계와,상기 메모리셀영역 내에서 상기 콘트롤게이트 및 드레인졍션의 대부분과 중첩되고 상기 소스정션과는 거의 중첩되지 않도록 상기 도전층과 상기 제 3절연막을 차례로 패턴 식각하여 각각의 플로팅게이트와 터널링 산화막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 제 2 영역에 상기 플로팅게이트와 거의 중첩되지 않도록 소스졍션을 형성하는 단계 이후에,상기 플로팅게이트를 포함하는 상기 반도체기판 표면을 덮는 층간절연층을 형성하는 단계와,상기 층간절연층의 소정 부위를 제거하여 상기 플로팅게이트에 덮혀있지 않는 상기 드레인졍션의 일부 표면을 노출시키는 콘택홀을 형성하는 단계와,상기 콘택홀을 매립하며 상기 층간절연층상에 비트라인을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 청구항 14에 있어서,상기 제 2 영역에 상기 플로팅게이트와 거의 중첩되지 않도록 소스졍션을 형성하는 단계 이후에,노출된 상기 플로팅게이트 표면과 상기 제 1 영역 및 상기 제 2 영역의 표면에 제 4 절연막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
- 콘트롤 게이트, 드레인졍션, 소스졍션, 플로팅게이트, 워드라인, 비트라인 등으로 구성된 다수개의 메모리셀로 이루어진 반도체장치의 비휘발성 메모리에 있어서:상기 콘트롤게이트에 인가되는 전압 Vcg와 상기 플로팅게이트에 유기되는 전압 Vfg사이에 발생하는 제 1 기생 캐패시터의 전하량 Q1은 [C1(Vcg- Vfg)이고, C1은 상기 제 1 기생캐패시터의 캐패시턴스이며; 상기 플로팅게이트의 전위 Vfg와 상기 소스졍션에서의 전위 Vs사이의 제 3 기생캐패시터의 전하량 Q3는 [C3(Vs-Vfg)]이고, C3는 상기 제 3 기생캐패시터의 캐패시턴스이며; 상기 플로팅게이트의 전위 Vfg와 벌크의 전위 Vb사이의 제 4 기생캐패시터의 전하량 Q4는 [C4(Vb-Vfg)]이고, C4는 해당 기생캐패시터의 캐패시턴스이며; 상기 플로팅게이트의 전위 Vfg와 상기 드레인졍션의 전위 Vd사이의 제 2 기생캐패시터의 전하량 Q2는 [C2(Vd-Vfg)]이고, C2는 상기 제 2 기생캐패시터의 캐패시턴스인 경우,상기 비휘발성 메모리 소자의 (1)프로그래밍은 상기 플로팅 게이트와 상기 소스졍션 및 상기 소스졍션 측면의 채널영역간의 전위차를 이용한 F-N 터널링 효과에 의하여 상기 플로팅게이트로 전자가 주입되는 현상을 이용하고, 이때, Vfg값은 상기 식에서 Vfg=(C1Vcg+C2Vd)/Ctotal(Ctotal=C1+C2+C3+C4)에 의하여 결정되므로 2가지 변수 Vcg와 Vd중 워드라인 및 비트라인 간섭(disturbance)이 발생하지 않는 Vcg값 또는 Vd를 선택하여 진행하고, (2) 소거동작은, 네가티브 소거방식, 즉, 플로팅 게이트와 소스 측면 및 채널영역 간의 전위차이를 이용하여 플로팅 게이트에 축적된 전자를 F-N터널링으로 방출시켜 진행하는 것이 특징인 반도체장치 비휘발성 메모리의 간섭(disturbance) 방지 방법.
- 청구항 22에 있어서,각각의 상기 비휘발성 메모리셀은 ,소자활성영역과 소자격리영역이 정의된 반도체 기판의 상기 소자활성영역의 상기 기판상에 콘트롤게이트절연막을 개재한 상태에서 상기 소자활성영역을 제 1 영역과 제 2 영역으로 구분하는 형태로 형성된 콘트롤 게이트와, 상기 콘트롤 게이트의 상부 표면과 측면을 덮고 있는 제 1 절연막과, 상기 제 1 영역에 형성된 드레인졍션과, 상기 제 2 영역에 상기 콘트롤게이트와 소정거리만큼 이격되어 있는 소스졍션과, 상기 소스졍션과 상기 콘트롤게이트 사이의 상기 제 2 영역상 및 상기 제 1 절연막과 상기 드레인졍션 사이의 상기 제 1 영역 표면의 일부에 형성된 제 2 절연막과, 상기 제 2 절연막과 상기 제 1 절연막의 표면을 덮고 있는 플로팅게이트로 이루어진 것이 특징인 반도체장치 비휘발성 메모리의 간섭(disturbance) 방지 방법.
- 청구항 22에 있어서,상기 플로팅게이트가 중립(neutral)인 경우 상기 제 1 내지 제 4 기생캐패시터의 전체전하량의 합(Q1+Q2+Q3+Q4)은 0이므로, Vfg= [C1Vcg+C2Vd+C3Vs+C4Vb]/Ctotal이고, 이때, Ctotal=C1+C2+C3+C4)인 것이 특징인 반도체장치 비휘발성 메모리의 간섭(disturbance) 방지 방법.
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