KR19990015597A - 불휘발성 메모리장치 및 그 제조방법 - Google Patents

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KR19990015597A
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김범수
박종호
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윤종용
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

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  • Semiconductor Memories (AREA)
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Abstract

본 발명은 플로팅 게이트와 콘트롤 게이트 사이의 층간절연막에 의한 커패시턴스를 증가시키기 위하여 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시킨 불휘발성 메모리장치 및 그 제조방법에 관한 것이다. 본 발명에 의한 불휘발성 메모리장치는 제2 도전형의 웰 및 제1 도전형의 웰이 차례로 형성된 제1 도전형의 반도체기판 상에 위치하고 그 상부면이 오목하게 식각되어 언더컷(undercut)을 구비한 제1 및 제2 필드산화막, 상기 제1 및 제2 필드산화막 사이의 반도체기판 상에 형성된 절연막, 상기 제1 필드산화막의 언더컷된 가장자리, 상기 절연막, 및 상기 제2 필드산화막의 언더컷된 가장자리 상에 걸쳐 형성된 제1 도전층, 상기 제1 도전층의 상부면과 측면과 상기 언더컷(undercut)에 의하여 노출된 하부면 및 상기 제1 도전층 사이에서 노출되어 있는 상기 제1 및 제2 필드산화막을 덮음으로써 상기 제1 도전층 사이에 홈을 구비하도록 형성된 층간절연막, 및 상기 홈을 매립하도록 상기 제2 절연막 상에 형성된 제2 도전층을 포함하는 것을 특징으로 한다. 본 발명에 따른 불휘발성 메모리장치는 플로팅 게이트와 콘트롤 게이트 사이의 층간절연막의 커패시턴스가 증가하므로 종래의 불휘발성 메모리장치에 비하여 프로그램 전압과 소거전압을 저하시킬 수 있다.

Description

불휘발성 메모리장치 및 그 제조방법
본 발명은 불휘발성 메모리장치 및 그 제조방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트 사이의 층간절연막에 의한 커패시턴스를 증가시키기 위하여 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시킨 불휘발성 메모리장치 및 그 제조방법에 관한 것이다.
반도체 메모리장치는 전원공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치와 메모리 내용을 계속해서 저장하는 불휘발성(Nonvolatile) 메모리장치로 분류된다. 이러한 불휘발성 메모리장치는 작은 셀 크기와 빠른 억세스 타임(access time)등의 이점이 있기 때문에 자기 디스크를 대체할 수 있을 것으로 기대되고 있다.
한편, 불휘발성 메모리장치는 입력된 데이타를 읽기만 할 수 있는 롬(ROM; Read Only Memory)과 입력된 데이타를 전기적 방법을 이용하여 수정할 수 있는 이이피롬(EEPROM; Electrically Erasable Programmable Read Only Memory)으로 크게 분류할 수 있다.
이이피롬(EEPROM)은 셀 트랜지스터의 연결형태에 따라 크게 노아(NOR)형과 난드(NAND)형으로 대별된다. 이 중 NOR형 구조는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여, 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성된다. 따라서, 고집적화에 불리한 반면 큰 셀전류로 인해 고속화가 용이한 장점이 있다.
한편, NAND형 구조는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 하나의 셀 스트링은 복수개의 셀 트랜지스터가 비트라인과 직렬로 연결되도록 구성된다. 따라서, 고집적화에 유리한 장점이 있으나, 셀 전류가 작기 때문에 고속화에 불리한 단점이 있다. 결국, NAND형 메모리 셀은 NOR형 메모리 셀에 비해 집적도가 높기 때문에, 메모리장치의 대용량화를 위해서는 NAND형 메모리장치가 바람직하다.
이하, NAND형 불휘발성 메모리장치의 스트링구조 및 기본적인 동작에 대해 첨부도면을 참조하여 상세하게 설명한다.
도 1은 통상적인 NAND형 불휘발성 메모리장치에 있어서 하나의 스트링에 대한 레이아웃을 도시한 평면도이고, 도 2는 상기 도 1에 대한 등가회로도이다.
도 1 및 도 2를 참조하면, NAND형 불휘발성 메모리장치의 각 스트링의 구조는, 소정의 폭(x)과 길이(y)의 곱에 의한 면적에 스트링 선택 트랜지스터(S1)와, 복수개의 셀 트랜지스터(C1,...., Cn) 및 소오스 선택 트랜지스터(S2)가 비트라인(B/L) 및 소오스라인(S/L) 사이에 순차적으로 직렬연결되어 있다.
도 3a는 상기 불휘발성 메모리장치의 각 스트링을 구성하는 셀 트랜지스터의 평면도이고, 도 3b는 상기 도 3a의 Ⅰ-Ⅰ'선을 잘라본 단면도이다.
도 3a에 있어서, 도면 참조부호 26은 활성영역을 형성하기 위한 마스크패턴이고, 24는 컨트롤 게이트를 형성하기 위한 마스크패턴이며, 22는 플로팅 게이트를 형성하기 위한 마스크패턴(22)을 나타낸다.
도 3b를 참조하면, 상기 스트링(도 1 참조) 내에서 정보를 저장하기 위한 각각의 셀 트랜지스터(도 1의 C1,...., Cn)는 P형의 반도체기판(30)에 층간절연막을 사이에 두고 순차로 적층되어 형성된 플로팅 게이트(32) 및 콘트롤 게이트(34)와, N+형의 소오스/ 드레인(36)으로 이루어진다.
상기와 같은 구조를 갖는 NAND형 불휘발성 메모리장치의 프로그램(program), 소거(erase) 및 읽기(read) 동작에 대해 설명한다.
프로그램(program) 동작은, 셀 트랜지스터의 채널영역으로부터 플로팅 게이트로 전하를 터널링 시킴으로써 정보를 저장하는 동작을 말한다. 예를 들면, 제1 셀 트랜지스터(C1)에 정보를 저장하는 경우에, 상기 스트링 선택 트랜지스터(S1)의 게이트에는 Vcc를 인가하여 트랜지스터를 온(on)시키고, 상기 소오스 선택 트랜지스터(S2)의 게이트에는 0[V]를 인가함으로써 트랜지스터를 오프(off) 시킨다. 그 후, 상기 제1 셀 트랜지스터(C1)의 콘트롤 게이트(도 3b의 34)에 소정의 프로그램 전압(Vpgm)을 인가하여 터널링을 유발시킴으로써, 상기 기판(도 3b의 30)의 채널영역에서 플로팅 게이트(도 3b의 32)로 전하가 이동하여 상기 제1 셀 트랜지스터(C1)의 문턱전압(Vth)이 변화되도록 한다.
한편, 읽기(read) 동작은 메모리 셀의 on 또는 off를 판별하는 것이다. 예를 들면, 제1 셀 트랜지스터(C1)에 저장되어 있는 정보를 읽는 경우, 비트라인(B/L)은 특정전압(1 ∼ Vcc)으로 충전(precharge)시키고, 상기 스트링 선택 트랜지스터(S1)와 소오스 선택 트랜지스터(S2) 및 비선택된 셀 트랜지스터(C2,...., Cn)의 콘트롤 게이트에는 Vcc를 인가하여 온(on)시킨다. 그리고, 상기 선택된 제1 셀 트랜지스터(C1)의 콘트롤 게이트에는 정보가 저장된 1 상태의 문턱전압과, 정보가 저장되어 있지 않은 0 상태의 문턱전압 사이의 전압(0[V])을 인가한다. 그 결과, 상기 제1 셀 트랜지스터(C1)가 온(on)되어 비트라인(B/L)에서 소오스라인(S/L)으로의 전류의 흐름이 감지되면 1로 판단하고, 상기 제1 셀 트랜지스터(C1)가 오프(off)되어 비트라인(B/L)에서 소오스라인(S/L)으로의 전류의 흐름이 감지되지 않으면 0으로 판단한다.
한편, 소거(erase) 동작은 플로팅 게이트로부터 기판의 채널영역으로 전하를 터널링시킴으로써, 셀에 저장되어 있던 정보를 소거하는 동작을 말한다. 예를 들면, 제1 셀 트랜지스터(C1)에 저장되어 있던 정보를 소거할 경우, 비트라인(B/L), 소오스라인(S/L), 스트링 선택 트랜지스터(S1) 및 소오스 선택 트랜지스터(S2)는 플로팅(floating) 상태로 하고, 선택된 블록의 모든 워드라인에 0[V]를 인가하고, 기판(도 3b의 30)에는 소거전압(Verase)을 인가하여 플로팅 게이트(도 3b의 32)로부터 기판(도 3b의 30)으로 터널링을 유발함으로써, 플로팅 게이트(도 3b의 32) 내의 전자가 기판(도 3b의 30)으로 이동되어 문턱전압이 변화되도록 한다.
상기한 불휘발성 메모리장치의 동작에 있어서, 파울러-노드하임(F-N) 터널링을 유발하여 프로그램 또는 소거를 하기 위해서는 20[V] 정도의 고전압이 요구된다. 따라서, 프로그램 또는 소거를 수행하기 위한 고전압을 공급하기 위하여 차아지 펌핑 회로(charge pumping circuit)가 필요하며, 이로 인해 칩 사이즈가 증가하고, 전력소모가 증가하는 단점이 있다. 따라서, 불휘발성 메모리장치를 고집적화기 위해서는 소거와 프로그램 효율을 증가시켜 프로그램/ 소거전압을 낮추는 것이 중요한데, 메모리장치의 신뢰성을 저하시키지 않으면서 소자의 동작특성을 좋게하기 위해서는, 콘트롤 게이트와 플로팅 게이트 사이에 적층되어 있는 층간절연막에 의한 커패시턴스를 증가시켜 프로그램/ 소거전압을 낮추어야 한다.
층간절연막에 의한 커패시턴스를 증가시키기 위해서는, 층간절연막의 두께를 감소시키는 방법과 콘트롤 게이트와 플로팅 게이트의 접촉면적을 증가시키는 방법이 있다. 이 중, 층간절연막의 두께를 감소시키는 방법은 불휘발성 메모리장치의 데이터 보유특성(retention)의 저하, 프로그램/ 소거시 층간절연막의 절연파괴, 공정상의 어려움등 여러 가지 문제점을 유발하는 문제점이 있게 되어, 현재의 경향은 콘트롤 게이트와 플로팅 게이트의 접촉면적을 늘이는 방법을 택하고 있다.
이하, 도 4를 참조하여 종래의 통상적인 NAND형 불휘발성 메모리장치의 문제점을 설명한다.
도 4는 종래의 통상적인 NAND형 불휘발성 메모리장치의 일 단면도이다.
여기서, 참조부호 40은 P형 반도체기판을, 42는 N형 웰을, 44는 P형 웰을, 46은 필드산화막을, 48은 턴널산화막을, 50은 플로팅 게이트를, 52는 절연막을, 58은 도전성 폴리실리콘(54)와 텅스텐 실리사이드(56)으로 이루어진 폴리사이드 구조의 콘트롤 게이트를 각각 나타낸다.
구체적으로 설명하면, 반도체장치의 고집적화가 심화되어 감에 따라 셀 사이즈가 감소되고, 또한 셀 워드 라인을 패터닝할 때 생성되는 절연막 펜스를 식각할 때 필드산화막이 식각되는 양을 감소시키기 위하여 플로팅 게이트의 두께도 감소되고 있다. 이에 따라, A로 표시된 부분의 면적이 감소된 만큼 플로팅 게이트와 콘트롤 게이트의 접촉면적이 감소되어 층간절연막의 커패시턴스가 감소되는 문제점을 나타낸다. 따라서, 종래의 통상적인 NAND형 불휘발성 메모리장치는 프로그램과 소거전압을 상승시켜야 하는 문제점과 이로 인한 소자특성의 저하를 초래한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트와 콘트롤 게이트 사이의 층간절연막에 의한 커패시턴스를 증가시키기 위하여 콘트롤 게이트와 플로팅 게이트의 접촉면적을 증가시킨 NAND형 불휘발성 메모리장치를 제공하는 데 있다.
본 발명의 다른 기술적 과제는 상기한 NAND형 불휘발성 메모리장치를 제조하는 방법을 제공하는 데 있다.
도 1은 통상적인 NAND형 불휘발성 메모리장치에 있어서 하나의 스트링에 대한 레이아웃을 도시한 평면도이고, 도 2는 상기 도 1에 대한 등가회로도이다.
도 3a는 상기 불휘발성 메모리장치의 각 스트링을 구성하는 셀 트랜지스터의 평면도이고, 도 3b는 상기 도 3a의 Ⅰ-Ⅰ'선을 잘라본 단면도이다.
도 4는 종래의 통상적인 NAND형 불휘발성 메모리장치의 일 단면도이다.
도 5는 본 발명의 제1 및 제2 실시예에 의한 NAND형 불휘발성 메모리장치의 평면도이고, 도 6은 상기 도 5의 평면도에 대한 등가회로도이다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 의한 불휘발성 메모리장치를 도시한 단면도로서, 도 7a는 도 5의 X-X'선을 통하여 잘라본 단면도이고, 도 7b는 Y-Y'선을 통하여 잘라본 단면도이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 의한 불휘발성 메모리장치를 도시한 단면도로서, 도 8a는 도 5의 X-X'선을 따라 자른 단면도이고, 도 8b는 Y-Y'선을 따라 자른 단면도이다.
도 9a 내지 도 12b는 도 7a 및 도 7b에 도시된 본 발명의 제1 실시예에 의한 불휘발성 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 여기서, 각도 a는 도 5의 X-X'선을 따라 자른 단면도들이고, 각도 b는 Y-Y'선을 따라 자른 단면도들이다.
도 13a 및 도 13b는 도 8a 및 도 8b에 도시된 본 발명의 제2 실시예에 의한 불휘발성 메모리장치를 제조하는 방법을 설명하기 위한 단면도들이다. 도 13a는 도 5의 X-X'선을 따라 자른 단면도이고, 도 13b는 Y-Y'선을 따라 자른 단면도이다.
도면의 주요 부분에 대한 부호의 설명
100 : P형 반도체기판 102 : N - 웰(well)
104 : P - 웰 106 : 필드산화막
108 : 턴널산화막 110 : 플로팅 게이트
112 : 층간절연막 120 : 소오스/ 드레인
118 : 도전성 폴리실리콘(114)와 실리사이드(116)로 이루어진 폴리사이드 구조의 콘트롤 게이트
상기 기술적 과제를 달성하기 위하여 본 발명은, 제2 도전형의 웰 및 제1 도전형의 웰이 차례로 형성된 제1 도전형의 반도체기판 상에 위치하고, 그 상부면이 오목하게 식각되어 언더컷(undercut)을 구비한 제1 및 제2 필드산화막; 상기 제1 및 제2 필드산화막 사이의 반도체기판 상에 형성된 절연막; 상기 제1 필드산화막의 언더컷된 가장자리, 상기 절연막, 및 상기 제2 필드산화막의 언더컷된 가장자리 상에 걸쳐 형성된 제1 도전층; 상기 제1 도전층의 상부면과 측면과 상기 언더컷(undercut)에 의하여 노출된 하부면, 및 상기 제1 도전층 사이에서 노출되어 있는 상기 제1 및 제2 필드산화막을 덮음으로써, 상기 제1 도전층 사이에 홈을 구비하도록 형성된 층간절연막; 및 상기 홈을 매립하도록 상기 제2 절연막 상에 형성된 제2 도전층을 포함하는 것을 특징으로 하는 불휘발성 메모리장치를 제공한다.
본 발명에 있어서, 상기 절연막은, 턴널산화막의 역할을 할 수 있다.
본 발명에 있어서, 상기 제1 도전층은, 플로팅 게이트의 역할을 할 수 있다.
본 발명에 있어서, 상기 플로팅 게이트는, N형 불순물이 도핑된 폴리실리콘인 것이 바람직하다.
본 발명에 있어서, 상기 층간절연막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막(ONO막)으로 이루어지는 그룹에서 선택된 어느 하나로 이루어진 것이 바람직하다.
본 발명에 있어서, 상기 제2 도전층은 콘트롤 게이트인 것이 바람직하다.
본 발명에 있어서, 상기 콘트롤 게이트는 N형 불순물이 도핑된 폴리실리콘 상에 실리사이드가 적층된 폴리사이드(polycide)로 이루어진 것이 바람직하다.
본 발명에 있어서, 상기 실리사이드는, 텅스텐 실리사이드인 것이 바람직하다.
상기한 다른 기술적 과제를 달성하기 위하여 본 발명은 또한, (a) 제1 도전형의 반도체기판에 제2 도전형의 웰 및 제1 도전형의 웰을 차례로 형성하는 단계; (b) 상기 제1 도전형의 반도체기판 상에 제1 및 제2 필드산화막을 형성하는 단계; (c) 상기 제1 및 제2 필드산화막의 사이의 상기 반도체기판 상에 턴널산화막을 형성하는 단계; (d) 상기 제1 필드산화막의 가장자리, 상기 턴널산화막, 및 상기 제2 필드산화막의 가장자리의 상부에 걸쳐 플로팅 게이트를 형성하는 단계; (e) 상기 플로팅 게이트 사이에 노출된 상기 제1 및 제2 필드산화막의 상부면을 오목하게 식각함으로써 상기 플로팅 게이트의 하부에 언더컷(undercut)을 형성 단계; (f) 상기 플로팅 게이트의 상부면과 측면과 상기 제1 및 제2 필드산화막이 언더컷(undercut)되어 노출된 하부면, 및 상기 플로팅 게이트 사이에서 노출되어 있는 상기 제1 및 제2 필드산화막을 덮음으로써, 상기 플로팅 게이트 사이에 홈을 구비하도록 층간절연막을 형성하는 단계; (g) 상기 홈을 매립하도록 상기 층간절연막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법을 제공한다.
본 발명에 있어서, 상기 플로팅 게이트는, N형 불순물이 도핑된 폴리실리콘으로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 (e) 단계는, 습식식각으로 진행하는 것이 바람직하다.
본 발명에 있어서, 상기 습식식각은, BOE(Buffered Oxide Etchant) 또는 LAL로 진행하는 것이 바람직하다.
본 발명에 있어서, 상기 언더컷(undercut)의 길이는, 1000Å이하가 되도록 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 층간절연막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막(ONO막)으로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것이 바람직하다.
번 발명에 있어서, 상기 콘트롤 게이트는, N형 불순물이 도핑된 폴리실리콘 상에 실리사이드가 적층된 폴리사이드(polycide)로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 실리사이드는, 텅스텐 실리사이드로 형성하는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치는 종래의 불휘발성 메모리장치에 비교할 때 콘트롤 게이트와 플로팅 게이트의 접촉면적을 약 8% 정도 증가시킬 수 있다. 따라서, 플로팅 게이트와 콘트롤 게이트 사이의 층간절연막의 커패시턴스가 증가하므로 종래의 불휘발성 메모리장치에 비하여 프로그램과 소거전압을 저하시킬 수 있다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 5 내지 도 6을 참조하여 상세히 설명한다.
도 5는 본 발명의 제1 및 제2 실시예에 의한 NAND형 불휘발성 메모리장치의 평면도이다.
여기서, 세로로 긴 직사각형 모양으로 한정된 영역은 소자가 형성될 활성영역을 한정하기 위한 마스크패턴(M1)을, 상기 활성영역을 한정하는 마스크패턴(M1)과 중첩되며, 세로로 긴 직사각형 모양으로 한정된 영역은 비트라인을 형성하기 위한 마스크패턴(M2)을, 가로로 긴 직사각형 모양으로 한정된 영역은 콘트롤 게이트를 형성하기 위한 마스크패턴(M3)을, 상기 콘트롤 게이트를 형성하기 위한 마스크패턴(M3)의 내부에 빗금으로 한정된 영역은 플로팅 게이트를 형성하기 위한 마스크패턴(M4)을, 그 내부에 X로 표시된 영역은 비트라인 콘택을 형성하기 위한 마스크패턴(M5)을 각각 나타낸다.
또한, SSL은 스트링 선택 라인을, W/L1∼ W/Ln은 워드라인들을, B/L1은 제1 비트 라인을, B/L2은 제2 비트 라인을, GSL은 그라운드 선택 라인을, CSL은 공통 소오스 라인을, C1∼ Cn은 제1 비트 라인상의 셀 트랜지스터들을, C'1∼ C'n은 제2 비트 라인상의 셀 트랜지스터들을, SS1및 SS'1은 스트링 선택 트랜지스터들을, GS1및 GS'1은 그라운드 선택 트랜지스터들을, CSL은 공통 소오스 라인을 각각 나타낸다.
도 5에 따르면, 활성영역에 의해 메모리 셀이 형성될 영역과 소자분리 영역이 결정되고, 상기 활성영역과 수직하게 워드라인들과, 스트링선택라인, 그라운드 선택 라인, 및 공통 소오스 라인이 형성된다. 상기 워드라인은 각 셀마다 하나씩의 플로팅 게이트를 갖도록 구성되고, 이 워드라인은 복수개로 이루어진다. 각 활성영역은 비트라인 콘택을 통해 비트라인과 스트링 선택 라인 사이에 전기적으로 연결되도록 구성되어 있다.
도 6은 상기 도 5의 평면도에 대한 등가회로도이다.
구체적으로 설명하면, 다수의 스트링이 동일한 방향으로 2차원적으로 배열되어 메모리 셀을 이루고 있는 것을 보여준다. 상기 각 스트링(60, 70)은 비트라인(B/L1, B/L2)과 공통 소오스라인(CSL) 사이에 스트링 선택 트랜지스터(SS1, SS1'), 다수의 셀 트랜지스터(C1,....,Cn, C1',.....,Cn') 및 그라운드 선택 트랜지스터(GS1, GS1')가 직렬로 연결되어 구성된다.
상기 각 스트링(60, 70)의 스트링 선택 트랜지스터(SS1, SS1')의 게이트는 스트링 선택라인(SSL)에 의해 연결되고, 상기 각 스트링(60, 70)을 구성하는 셀 트랜지스터(C1,....,Cn, C1',...., Cn')의 콘트롤 게이트는 각각 수평단위로 다수개의 워드라인(W/L1,...., W/Ln)에 의해 연결되고, 상기 각 스트링(60, 70)의 그라운드 선택 트랜지스터(GS1, GS1')의 게이트는 공통 소오스 선택라인(CSL)에 의해 연결된다.
제1 실시예에 의한 불휘발성 메모리장치
도 7a 및 도 7b는 본 발명의 제1 실시예에 의한 불휘발성 메모리장치를 도시한 단면도로서, 도 7a는 도 5의 X-X'선을 통하여 잘라본 단면도이고, 도 7b는 Y-Y'선을 통하여 잘라본 단면도이다.
여기서, 참조부호 100은 P형의 반도체기판을, 102는 N - 웰(well)을, 104는 P - 웰을, 106은 반도체기판을 활성영역과 비활성영역으로 구분하기 위한 필드산화막을, 108은 턴널산화막을, 110은 플로팅 게이트를, 112는 상기 플로팅 게이트(110)와 콘트롤 게이트(118)를 전기적으로 분리시키면서 소정의 유전율을 갖는 유전체층의 역할을 하는 층간절연막을, 118은 도전성 폴리실리콘(114)와 실리사이드(116)로 이루어진 폴리사이드 구조의 콘트롤 게이트를, 120은 소오스/ 드레인을 각각 나타낸다.
상기 도 7a 및 도 7b의 단면도에 의하면, P형(또는 N형)의 반도체기판(100) 상에 전자를 주입할 수 있는 플로팅 게이트(110)와, 소정 두께의 층간절연막(112)을 사이에 두고 콘트롤 게이트(501)가 순차적으로 적층되어 있고, 상기 게이트 양측의 반도체기판에는 N+형(또는 P+형)의 소오스/ 드레인(120)이 형성되어 있다.
상기 본 발명의 제1 실시예에 의한 불휘발성 메모리장치의 특징은 플로팅 게이트(110)를 패터닝한 후 필드산화막(106)의 상부를 오목하게 식각함으로써 상기 플로팅 게이트(110)의 하부에 언더컷(B)을 형성한 점에 있다. 따라서, 상기 언더컷된 양만큼 콘트롤 게이트(118)와 플로팅 게이트(110)의 접촉면적이 증가된다. 따라서, 플로팅 게이트(110)와 콘트롤 게이트(118) 사이의 층간절연막(112)의 커패시턴스가 증가하므로 종래의 불휘발성 메모리장치에 비하여 프로그램 전압과 소거전압을 저하시킬 수 있다.
제2 실시예에 의한 불휘발성 메모리장치
8a 및 도 8b는 본 발명의 제2 실시예에 의한 불휘발성 메모리장치를 도시한 단면도로서, 도 8a는 도 5의 X-X'선을 따라 자른 단면도이고, 도 8b는 Y-Y'선을 따라 자른 단면도이다.
도 7a 및 도 7b와 상이한 부분만을 설명하면, 도면 참조부호 122는 LDD형 소오스/ 드레인의 저농도 소오스/ 드레인을, 124는 LDD형 소오스/ 드레인의 고농도 소오스/ 드레인을, 126은 플로팅 게이트(110) 및 콘트롤 게이트(118)의 측벽에 형성된 스페이서를 각각 나타낸다.
상기 본 발명의 제2 실시예에 의한 불휘발성 메모리장치의 특징도 LDD구조를 구비한 점을 제외하고는 상기 제1 실시예에 의한 불휘발성 메모리장치의 경우와 동일하다. 즉, 상기 본 발명의 제2 실시예에 의한 불휘발성 메모리장치의 특징은 플로팅 게이트(110)를 패터닝한 후 필드산화막(106)의 상부를 오목하게 식각함으로써 상기 플로팅 게이트(110)의 하부에 언더컷(B)을 형성한 점에 있다. 따라서, 상기 언더컷(B)된 양만큼 콘트롤 게이트(118)와 플로팅 게이트(110)의 접촉면적이 증가된다. 따라서, 플로팅 게이트(110)와 콘트롤 게이트(118) 사이의 층간절연막(112)의 커패시턴스가 증가하므로 종래의 불휘발성 메모리장치에 비하여 프로그램 전압과 소거전압을 저하시킬 수 있다.
제1 실시예에 의한 불휘발성 메모리장치의 제조방법
도 9a 내지 도 12b는 본 발명의 제1 실시예에 의한 불휘발성 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 여기서, 각도 a는 도 5의 X-X'선을 따라 자른 단면도들이고, 각도 b는 Y-Y'선을 따라 자른 단면도들이다.
도 9a 및 도 9b는 필드산화막(106) 및 턴널산화막(108)을 형성하는 단계를 설명하기 위한 단면도이다.
본 단계는 제1 도전형의 반도체기판(100)에 제2 도전형의 웰(102)을 형성하는 공정, 상기 제2 도전형의 웰(102) 상부의 반도체기판에 제1 도전형의 웰(104)을 형성하는 공정, 상기 제1 및 제2 도전형의 웰(102,104)이 형성되어 있는 상기 제1 도전형의 반도체기판(100)의 표면에 소자간의 전기적 분리를 위한 필드산화막(106)을 형성하는 공정 및 상기 필드산화막(106)이 형성된 결과물 상에 턴널산화막(108)을 형성하는 공정으로 진행된다.
구체적으로 설명하면, 예를 들어 P형의 반도체기판(100)의 주변회로부 및 셀 배열부의 소정 영역에 통상의 사진식각공정 및 이온주입기술을 사용하여 N형의 불순물을 주입한 다음, 고온 열처리하여 원하는 깊이까지 확산시킴으로써 N-웰(102)을 형성한다. 이어서, 상기 N-웰(102) 형성공정과 동일한 방법으로 반도체기판의 주변회로부 및 셀 배열부의 소정 영역에 P-웰(104)을 형성한다. 계속하여, 통상의 소자분리 공정, 예컨대 선택적 산화방법(LOCOS)에 의해 소자간의 전기적 분리를 위한 필드산화막(106)을 형성한 후, 그 결과물의 전면에 얇은 열산화막을 성장시켜 턴널산화막(108)을 형성한다.
도 10a 및 도 10b는 플로팅 게이트(110)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 먼저 필드산화막(106) 및 턴널산화막(108)이 형성된 상기 결과물 상에 플로팅 게이트(110)를 형성하기 위한 도전물질, 예를 들면 N형 불순물이 도핑된 폴리실리콘을 증착한다. 이어서, 플로팅 게이트(110)를 형성하기 위한 마스크패턴(도 5의 참조부호 M4)을 이용한 사진식각 공정으로 상기 N형 불순물이 도핑된 폴리실리콘을 패터닝함으로써 플로팅 게이트(110)를 형성한다.
도 11a 및 도 11b는 상기 플로팅 게이트(110) 사이에 노출된 상기 필드산화막(106)의 상부를 오목하게 습식식각하여 상기 플로팅 게이트(110)의 하부에 언더컷(undercut)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, BOE(Buffered Oxide Etchant) 또는 LAL(？)을 사용하여 상기 플로팅 게이트(110) 사이에 노출된 상기 필드산화막(106)의 상부를 오목하게 습식식각함으로써 상기 플로팅 게이트(110)의 하부에 언더컷(undercut)을 형성한다. 이때, 상기 플로팅 게이트(110)의 하부에 형성되는 언더컷(undercut)의 길이는 1000Å 이하가 되도록 습식식각의 조건을 조절한다.
도 12a 및 도 12b는 절연막(112) 및 콘트롤 게이트(118)를 형성하는 단계를 설명하기 위한 단면도들이다.
구체적으로 설명하면, 먼저 상기 플로팅 게이트(110)의 상부면과 측면과 상기 필드산화막(106)이 언더컷되어 노출된 하부면, 및 상기 필드산화막(106)의 식각된 상부면을 덮도록 절연막을 형성한다. 상기 절연막은 예를 들면, 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막이 차례로 적층된 ONO막으로 형성한다. 상기 절연막은 플로팅 게이트(110)와 후속공정에서 형성될 콘트롤 게이트(118)를 절연시키고, 소정의 정전용량을 갖는 유전막 역할을 한다.
이어서, 상기 필드산화막(106)의 식각된 상부면 상에 형성된 홈을 매립하도록 상기 절연막 상에 콘트롤 게이트(118)를 형성하는 단계에 대하여 설명한다.
즉, 상기 절연막(112)이 형성된 결과물 상에, 예를 들면 N형 불순물이 도핑된 폴리실리콘(114)과 텅스텐 실리사이드(116)가 순차적으로 적층된 폴리사이드(polycide) 구조의 도전층을 형성한 후, 콘트롤 게이트(118)를 형성하기 위한 마스크패턴(도 5의 참조부호 M3)을 이용하여 상기 도전층을 패터닝함으로써 셀 트랜지스터의 콘트롤 게이트(118)가 되는 워드라인을 형성한다.
상기 워드라인 형성시 워드라인 방향의 층간절연막(112) 및 플로팅 게이트(110)도 이방성 건식식각에 의하여 동시에 패터닝된다.
계속하여, 상기 반도체기판(100)에 N형의 불순물, 예컨대 비소(As) 또는 인(P)을 이온주입하여 트랜지스터의 소오스/ 드레인(120)을 형성한다.
상기 공정 후, 층간절연막(도시생략)으로 고온산화막(HTO)과 BPSG막(Boro-Phosphorus Silicate Glass)을 차례로 적층한 후 평탄화공정을 진행한다. 다음에, 도 5의 비트라인 콘택을 형성하기 위하여 마스크패턴 M5를 이용하여 사진식각 공정을 실시함으로써 반도체기판(100)의 활성영역과 비트라인을 연결하기 위한 비트라인 콘택(도시생략)을 형성한 후 그 위에 도전물질을 증착하고, 도 5의 비트라인을 형성하기 위한 마스크패턴 M2를 이용하여 사진식각공정을 실시하고 도전막을 패터닝함으로써 비트라인(도시생략)을 형성한다. 계속하여, 배선형성공정 및 보호막형성공정을 진행하여 본 발명의 제1 실시예에 의한 NAND형 불휘발성 메모리장치를 완성한다.
제2 실시예에 의한 불휘발성 메모리장치의 제조방법
도 13a 및 도 13b는 도 8a 및 도 8b에 도시된 본 발명의 제2 실시예에 의한 불휘발성 메모리장치를 제조하는 방법을 설명하기 위한 단면도들이다.
워드라인을 형성하는 단계까지는 본 발명의 제1 실시예(도 9a 내지 도 12b)와 동일하므로 설명을 생략하고, 제1 실시예와 동일한 부분에 대해서는 동일한 참조부호를 사용하기로 한다.
도 13a 및 도 13b는 LDD구조의 소오스/ 드레인(122, 124)을 형성하는 단계를 도시한다.
본 단계는, 콘트롤 게이트(118)가 형성된 반도체기판(100)에 불순물을 저농도로 주입하여 저농도의 소오스/ 드레인(122)을 형성하는 공정, 상기 플로팅 게이트(110) 및 콘트롤 게이트(118)의 측벽에 스페이서(126)를 형성하는 공정 및 상기 반도체기판(100)에 불순물을 고농도로 주입함으로써 고농도의 소오스/ 드레인(124)을 형성하는 공정으로 진행된다.
구체적으로 설명하면, 상기 저농도의 소오스/ 드레인(122)은, 상기 반도체기판(100)에 기판과 반대 도전형의 불순물, 예컨대 P형의 반도체기판일 경우 비소(As) 또는 인(P)과 같은 N형 불순물 이온을 저농도로 주입함으로써 형성된다. 이어서, 저농도의 소오스/ 드레인(122)이 형성된 결과물 상에 절연막, 예를 들면 고온산화막(HTO)을 적층한 후 이방성식각함으로써 상기 플로팅 게이트(110) 및 콘트롤 게이트(118)의 측벽에 스페이서(126)를 형성한다. 계속하여, 상기 반도체기판(100)에 기판과 반대도전형의 불순물, 예를 들면 비소(As) 또는 인(P)과 같은 N형 불순물 이온을 고농도로 주입하여 고농도의 소오스/ 드레인(124)을 형성한다.
한편, 워드라인 사이의 필드산화막(106)의 상부에 존재할 수 있는 층간절연막(ONO막)은 상기 스페이서(126)를 형성하기 위한 이방성식각 공정시 제거되며, 하부의 폴리실리콘은 추가적인 습식식각이나 건식식각을 통하여 제거한다.
이후, 도시하지는 않았지만 본 발명의 제1 실시예와 동일한 방법으로 통상의 층간절연막, 배선 및 보호막 형성공정을 진행하여 본 발명의 제2 실시예에 의한 NAND형 불휘발성 메모리장치를 완성한다.
상기한 바와 같이, 본 발명에 의한 불휘발성 메모리장치는 종래의 불휘발성 메모리장치에 비교할 때 콘트롤 게이트와 플로팅 게이트의 접촉면적을 약 8% 정도 증가시킬 수 있다. 따라서, 플로팅 게이트와 콘트롤 게이트 사이의 층간절연막의 커패시턴스가 증가하므로 종래의 불휘발성 메모리장치에 비하여 프로그램 전압과 소거전압을 저하시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (16)

  1. 제2 도전형의 웰 및 제1 도전형의 웰이 차례로 형성된 제1 도전형의 반도체기판 상에 위치하고, 그 상부면이 오목하게 식각되어 언더컷(undercut)을 구비한 제1 및 제2 필드산화막;
    상기 제1 및 제2 필드산화막 사이의 반도체기판 상에 형성된 절연막;
    상기 제1 필드산화막의 언더컷된 가장자리, 상기 절연막, 및 상기 제2 필드산화막의 언더컷된 가장자리 상에 걸쳐 형성된 제1 도전층;
    상기 제1 도전층의 상부면과 측면과 상기 언더컷(undercut)에 의하여 노출된 하부면, 및 상기 제1 도전층 사이에서 노출되어 있는 상기 제1 및 제2 필드산화막을 덮음으로써, 상기 제1 도전층 사이에 홈을 구비하도록 형성된 층간절연막; 및
    상기 홈을 매립하도록 상기 제2 절연막 상에 형성된 제2 도전층을 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
  2. 제1항에 있어서, 상기 절연막은,
    턴널산화막인 것을 특징으로 하는 불휘발성 메모리장치.
  3. 제1항에 있어서, 상기 제1 도전층은,
    플로팅 게이트인 것을 특징으로 하는 불휘발성 메모리장치.
  4. 제3항에 있어서, 상기 플로팅 게이트는,
    N형 불순물이 도핑된 폴리실리콘인 것을 특징으로 하는 불휘발성 메모리장치.
  5. 제1항에 있어서, 상기 층간절연막은,
    실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막(ONO막)으로 이루어지는 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 불휘발성 메모리장치.
  6. 제1항에 있어서, 상기 제2 도전층은 콘트롤 게이트인 것을 특징으로 하는 불휘발성 메모리장치.
  7. 제6항에 있어서, 상기 콘트롤 게이트는 N형 불순물이 도핑된 폴리실리콘 상에 실리사이드가 적층된 폴리사이드(polycide)로 이루어진 것을 특징으로 하는 불휘발성 메모리장치.
  8. 제7항에 있어서, 상기 실리사이드는,
    텅스텐 실리사이드인 것을 특징으로 하는 불휘발성 메모리장치.
  9. (a) 제1 도전형의 반도체기판에 제2 도전형의 웰 및 제1 도전형의 웰을 차례로 형성하는 단계;
    (b) 상기 제1 도전형의 반도체기판 상에 제1 및 제2 필드산화막을 형성하는 단계;
    (c) 상기 제1 및 제2 필드산화막의 사이의 상기 반도체기판 상에 턴널산화막을 형성하는 단계;
    (d) 상기 제1 필드산화막의 가장자리, 상기 턴널산화막, 및 상기 제2 필드산화막의 가장자리의 상부에 걸쳐 플로팅 게이트를 형성하는 단계;
    (e) 상기 플로팅 게이트 사이에 노출된 상기 제1 및 제2 필드산화막의 상부면을 오목하게 식각함으로써 상기 플로팅 게이트의 하부에 언더컷(undercut)을 형성 단계;
    (f) 상기 플로팅 게이트의 상부면과 측면과 상기 제1 및 제2 필드산화막이 언더컷(undercut)되어 노출된 하부면, 및 상기 플로팅 게이트 사이에서 노출되어 있는 상기 제1 및 제2 필드산화막을 덮음으로써, 상기 플로팅 게이트 사이에 홈을 구비하도록 층간절연막을 형성하는 단계;
    (g) 상기 홈을 매립하도록 상기 층간절연막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  10. 제9항에 있어서, 상기 플로팅 게이트는,
    N형 불순물이 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  11. 제9항에 있어서, (e) 단계는,
    습식식각으로 진행하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  12. 제11항에 있어서, 상기 습식식각은,
    BOE(Buffered Oxide Etchant) 또는 LAL로 진행하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  13. 제9항에 있어서, 상기 언더컷(undercut)의 길이는,
    1000Å이하가 되도록 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  14. 제9항에 있어서, 상기 층간절연막은,
    실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막/ 실리콘 질화막/ 실리콘 산화막(ONO막)으로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  15. 제9항에 있어서, 상기 콘트롤 게이트는,
    N형 불순물이 도핑된 폴리실리콘 상에 실리사이드가 적층된 폴리사이드(polycide)로 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  16. 제15항에 있어서, 상기 실리사이드는,
    텅스텐 실리사이드로 형성하는 것을 특징으로 하는 불휘발성 메모리장치.
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