KR100515365B1 - 플래쉬 메모리 및 그 제조 방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 및 그 제조 방법에 관한 것으로, 일반적인 모스 트랜지스터 형성 공정에 의하여 형성되는 모스 트랜지스터 구조의 게이트 전극 측면에 폴리 실리콘을 이용하여 스페이서 형태의 플로팅 게이트를 형성하는 것으로, 플래쉬 메모리 셀의 면적을 증가시키지 않고 플로팅 게이트의 모든 면적을 이용할 수 있어 플로팅 게이트의 용량을 높일 수 있다.

Description

플래쉬 메모리 및 그 제조 방법{FLASH MEMORY AND THE MANUFACTURING PROCESS THEREOF}

본 발명은 메모리 및 그 제조방법에 관한 것으로, 보다 상세하게는 제조 공정의 단순화와 더불어 고용량의 플로팅 게이트를 갖는 플래쉬 메모리 및 그 제조방법에 관한 것이다.

일반적으로 플래쉬 메모리는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory)의 장점을 동시에 구현하고자 하는 데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.

또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 RAM(Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무 자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.

이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜(potential) 차이에 의해 채널 내에서 핫 일렉트론이 발생되면 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽 이상의 에너지를 얻은 일부 일렉트론이 컨트롤(control) 게이트에 걸리는 높은 전기장에 의해 플로팅(floating) 게이트로 이동하여 저장된다.

그러면, 도 1을 참조하여 종래 일반적인 플래쉬 메모리를 개략적으로 설명한다.

도 1에 도시한 바와 같이 플래쉬 메모리는, 반도체 기판(1)의 소자 영역 상부의 일부 영역에 게이트 산화막(2)이 형성되어 있으며, 게이트 산화막(2)의 상부에는 폴리 실리콘으로 이루어진 플로팅 게이트(3)가 형성되어 외부와 연결되어 있지 않고 전자의 스토리지 노드(storage node) 역할을 한다.

그리고, 플로팅 게이트(3)의 상부에는 산화막과 질화막 및 산화막이 순차적으로 적층된 구조의 유전막(4)이 형성되어 있다.

이어, 유전막(4)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(5)가 형성되어 일반 모스 트랜지스터에서의 게이트 역할을 한다. 그리고, 게이트 산화막(2), 플로팅 게이트(3), 유전막(4) 및 컨트롤 게이트(5)를 포함하는 게이트의 측면에는 절연막으로 형성된 스페이서(spacer)(7)가 형성되어 있으며, 스페이서(7) 하부의 반도체 기판에는 반도체 기판(1)과는 반대 도전형의 불순물이 저농도로 도핑된 LDD(Lightly doped drain)(6)가 형성되고 있고, LDD(6)와 접하는 드러난 반도체 기판(1)에는 LDD(6)와 동일 도전형의 불순물이 고농도로 도핑된 소스/드레인 영역(8)이 형성되어 있다.

그러나, 상기와 같은 종래 기술에 의한 플로팅 게이트는 높은 플로팅 게이트 전압을 컨트롤 게이트로부터 얻기 위해서 높은 충전 용량이 요구된다. 그래서, 높은 충전 용량을 얻기 위해 플로팅 게이트와 컨트롤 게이트간의 오버랩(overlap)을 증가시키거나, 플로팅 게이트와 컨트롤 게이트 사이에 증착되는 절연층을 층간 유전율이 높은 물질을 사용하거나, 절연층의 두께를 작게 형성하였다. 그러나, 상기 방법 중 절연층에 층간 유전율이 높은 물질을 사용하거나, 절연층의 두께를 낮추는 방법은 플로팅 게이트의 충전 용량을 높일 수는 있지만 누설 전류가 커지는 문제가 발생하며, 플로팅 게이트와 컨트롤 게이트간의 오버랩을 증가시키는 방법은 플래쉬 메모리 셀 면적이 증가되는 문제점이 발생하여 플로팅 게이트의 충전 용량을 높이는데 어려움이 발생한다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 플로팅 게이트의 용량을 증가시키는 동시에 셀 면적의 증가를 최소화하여, 고용량화 및 고집적화를 이룰 수 있는 플래쉬 메모리 그 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명은 반도체 기판, 반도체 기판 위에 부분적으로 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 게이트 전극, 게이트 전극의 양측면에 형성되어 있는 커플링 산화막, 게이트 전극 주변의 상기 반도체 기판을 덮고 있는 터널링 산화막, 터널링 산화막 위에 형성되어 있고 상기 커플링 산화막의 측면에 스페이서 형태로 형성되어 있는 플로팅 게이트, 플로팅 게이트의 측면에 형성되어 있는 스페이서 및 반도체 기판에 형성되어 있으며 상기 게이트 전극을 사이에 두고 이격되어 있는 제 2 도전형의 소오스 및 드레인 영역을 포함하는 플래쉬 메모리를 제공한다.

또한, 본 발명은 반도체 기판에 액티브 영역과 소자분리 영역을 정의하는 단계, 액티브 영역 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 전극이 형성된 영역을 제외한 나머지 영역의 게이트 절연막을 제거하는 단계, 게이트 전극이 형성된 결과물 전체에 산화막을 성장시켜 커플링 산화막과 터널링 산화막을 동시에 형성하는 단계, 커플링 산화막 측면에 플로팅 게이트를 스페이서 형태로 커플링 산화막 높이보다 낮게 형성하는 단계, 플로팅 게이트 측면에 제1 스페이서 및 제2 스페이서를 형성하는 단계, 제2 스페이서를 이온주입 마스크로 반도체 기판 내에 불순물을 틸트 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 메모리 소자 제조 방법을 제공한다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

이하, 첨부한 도면을 참고로 하여, 본 발명의 일 실시예에 따른 플래쉬 메모리 제조 방법에 대해 상세히 설명한다.

도 2는 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이다.

도 2에 도시한 바와 같이 본 발명의 일 실시예에 따른 플래쉬 메모리는 반도체 기판(10)의 액티브 영역 위의 일부 영역에 산화막으로 이루어진 게이트 절연막(20)이 형성되어 있으며, 게이트 절연막(20)의 위에는 폴리 실리콘으로 이루어진 게이트 전극(35)이 형성되어 있다. 그리고, 게이트 전극(35)의 측면과 위에는 커플링 산화막(48)이 형성되어 있으며, 게이트 전극(35)의 양측 바닥면에는 터널링 산화막(43)이 형성되어 있다.

커플링 산화막(48)의 측면에는 커플링 산화막(48)의 높이, 즉 게이트 전극(35)의 높이보다 낮게 폴리 실리콘으로 이루어진 플로팅 게이트(55)가 형성되어 있다. 이때, 플로팅 게이트(55)는 스페이서 형태로 형성되어 전하의 스토리지 노드 역할을 한다.

스페이서 형태의 플로팅 게이트(55) 측면에는 산화물로 이루어진 제1 스페이서(65)와 질화물로 이루어진 제2 스페이서(75)가 순차적으로 형성되어 유전막 역할을 하는 동시에 플로팅 게이트를 보호하는 보호막 역할을 한다.

그리고, 플로팅 게이트(55) 하부의 반도체 기판(10)에는 반도체 기판(10)과는 반대인 불순물을 주입하여 플로팅 게이트(55)의 측면에 형성되는 제1, 제2 스페이서(65, 75) 및 게이트 전극(35)을 사이에 두고 이격되는 소오스/드레인 영역(80)이 형성되어 있다. 이때, 소오스/드레인 영역(80)은 7°~70°의 틸트(tilt)를 주어 웨이퍼를 4회전시키면서 불순물을 주입하여, 플로팅 게이트(55)의 하부 일부분과 중첩하도록 형성되어 있다.

즉, 모스 트랜지스터 형성 공정에 의해 형성되는 모스 트랜지스터 구조의 게이트 전극 측면에 도핑된 폴리 실리콘을 이용하여 스페이서 형태의 플로팅 게이트를 형성하여, 플래쉬 메모리 셀의 면적을 증가시키지 않고 플로팅 게이트의 모든 면적을 이용하여 플로팅 게이트의 용량을 높일 수 있다.

그러면, 이러한 구조의 본 발명의 일 실시예에 따른 플래쉬 메모리를 제조하는 방법을 도 3a 내지 도 3g를 참고로 설명한다.

먼저, 도 3a에 도시한 바와 같이, 액티브 영역의 반도체 기판(10)에 초기 산화막(미도시)을 성장시킨 다음, P형 불순물 또는 N형 불순물이 도핑된 웰(미도시)을 형성하고, 초기 산화막을 제거한다. 웰을 형성할 때, 문턱전압의 조절이 필요한 경우에는 추가적으로 이온주입공정을 실시할 수 있다.

다음, 웰이 형성된 반도체 기판(10)의 액티브 영역에 산화막을 성장시켜 게이트 절연막(20)을 형성하고, 그 위에 도핑된 폴리 실리콘을 증착하여 게이트 전극층(30)을 형성한다. 이때, 게이트 전극층(30)은 도핑되지 않은 폴리 실리콘을 증착한 다음, 적절한 불순물을 도핑시켜 형성할 수 있다.

이어, 도 3b에 도시한 바와 같이, 게이트 전극층(30) 위에 감광막(미도시)을 도포한 다음, 노광 및 현상 공정을 진행하여 게이트 전극 형성영역이 정의되게 감광막 패턴(38)을 형성한다. 이어, 감광막 패턴(38)을 식각 마스크로 게이트 전극층(30) 및 게이트 절연막(20)을 순차적으로 식각하여 게이트 전극(35)을 패터닝한다. 이어, 게이트 전극 형성영역 이외의 영역에 형성된 게이트 절연막(20)을 불산(HF)를 사용하여 전부 제거한다.

다음, 도 3c에 도시한 바와 같이, 게이트 전극(35)이 형성된 결과물 전체에 게이트 산화막 형성 공정 즉, 폴리 재산화(Poly Re-Oxidation) 공정을 진행하여 산화막(40)을 성장시켜 커플링 산화막(48)과 터널링 산화막(43)을 동시에 형성한다. 이때, 커플링 산화막(48)은 게이트 전극(35)의 측면과 윗면에 형성하는 산화막(40)이며, 터널링 산화막(43)은 반도체 기판(10) 위에 형성하는 산화막(40)이다. 또한, 폴리 재산화 공정에 의하여 형성하는 산화막(40)은 습식 산화 공정, 건식 산화 공정 및 LPCVD 공정 중 어느 하나의 공정을 선택하여 진행할 수 있다.

한편, 커플링 산화막(48)과 터널링 산화막(43)의 두께 비에 따라 다음 공정에 의해 형성하는 플로팅 게이트에 인가되는 전계가 변화되고, 터널링 산화막(43)의 두께에 따라서는 메모리의 쓰기/지우기 특성이 바뀌게 되므로, 플로팅 게이트에 인가되는 전계의 변화를 억제하기 위하여 커플링 비를 0.5가 되도록 커플링 산화막(48)과 터널링 산화막(43)의 두께를 동일하게 형성한다.

이어, 도 3d에 도시한 바와 같이, 커플링 산화막(48)과 터널링 산화막(43)이 형성된 결과물 전체에 도핑된 폴리 실리콘을 증착하여 플로팅 게이트 형성층(50)을 형성한다. 이때, 플로팅 게이트 형성층(50)은 도핑되지 않은 폴리 실리콘을 증착한 다음 적절한 불순물을 도핑시켜 형성할 수 있다.

다음, 도 3e에 도시한 바와 같이, 플로팅 게이트 형성층(50)에 블랭킷(Blanket) 식각 공정을 진행하여 게이트 전극(35)의 양측면 즉, 게이트 전극(30)의 양측면에 형성한 커플링 산화막(48)의 양측면에 스페이서 형태로 플로팅 게이트(55)를 형성한다. 이때, 플로팅 게이트(55)는 블랭킷 식각을 과도하게 진행하여 게이트 전극(35)의 높이보다 충분히 낮게 플로팅 게이트(55)를 형성한다. 만약, 플로팅 게이트(55)의 탑(top) 부분이 게이트 전극(35)의 탑(top) 부분과 동일한 높이로 형성되면, 다음의 실리사이드 형성 공정에서 게이트 전극(35)의 탑 부분뿐만 아니라 플로팅 게이트(55)의 탑 부분에도 실리사이드가 형성되어 게이트 전극(35)과 플로팅 게이트(55)가 붙게 되고, 이로 인하여 소자의 동작 불량이 발생한다.

그리고, 액티브 영역의 반도체 기판(10) 위에 형성한 플로팅 게이트(55)를 제외한 다른 영역에 형성된 플로팅 게이트(55)는 질산으로 습식 식각 공정을 진행하여 전부 제거한다.

이어, 도 3f에 도시한 바와 같이, 플로팅 게이트(55)가 형성된 결과물 전체에 산화물과 질화물을 순차적으로 증착하여 제1 스페이서 형성막(60)과 제2 스페이서 형성막(70)을 형성한다.

다음, 도 3g에 도시한 바와 같이, 제1 스페이서 형성막(60)과 제2 스페이서 형성막(70)에 블랭킷(Blanket) 식각 공정을 진행하여 산화물(예를 들어, TEOS)로 이루어진 제1 스페이서(65)와 질화물로 이루어진 제2 스페이서(75)를 플로팅 게이트(55)의 측면에 형성한다. 이때, 제1 스페이서(65)와 제2 스페이서(75)는 유전막 역할을 하는 동시에 플로팅 게이트를 보호하는 보호막 역할을 한다.

이어, 제2 스페이서(75)를 이온주입 마스크로 반도체 기판(10) 내에 불순물을 틸트(tilt) 이온 주입하여 소오스/드레인 영역(80)을 형성한다. 이때, 소오스/드레인 영역(80)을 형성하는 불순물을 반도체 기판(10) 내에 이온 주입 시, 입사 각도를 7°~70°의 틸트(tilt)를 주고 웨이퍼를4회전시키면서 주입하여 A"에 도시한 바와 같이 소오스/드레인 영역(80)의 일부분이 플로팅 게이트(55)의 일부분과 중첩되도록 한다. 또한, 본 발명은 정션 영역으로 LDD(Lightly Doped Drain)을 형성하지 않고 소오스/드레인 영역(80)만 형성함으로써 플래쉬 메모리 쓰기 동작을 위한 플로팅 게이트(55)에 핫 캐리어 주입 시, 핫 캐리어의 주입을 용이하게 할 수 있다.

이와 같이 본 발명에 따르면 모스 트랜지스터 형성 공정을 이용하여 플로팅 게이트를 형성 할 수 있게 되어 별도의 또 다른 공정이 필요 없어 공정을 단순화 할 수 있으며, 또한, 스페이서 형태로 플로팅 게이트를 형성할 수 있게 되어 셀 면적의 증가를 최소화하는 동시에 플로팅 게이트의 용량은 증가시킬 수 있게되어 고용량화 및 고집적화를 이룰 수 있다.

도 1은 종래 일반적인 플래쉬 메모리를 개략적으로 도시한 단면도이고,

도 2는 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이고,

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 플래쉬 메모리를 제조하는 방법을 설명하기 위해 개략적으로 도시한 공정도이다.

Claims (14)

1. 반도체 기판,

   상기 반도체 기판 위에 부분적으로 형성되어 있는 게이트 절연막,

   상기 게이트 절연막 위에 형성되어 있는 게이트 전극,

   상기 게이트 전극의 양측면에 형성되어 있는 커플링 산화막,

   상기 게이트 전극 주변의 상기 반도체 기판을 덮고 있는 터널링 산화막,

   상기 터널링 산화막 위에 형성되어 있고 상기 커플링 산화막의 측면에 스페이서 형태로 형성되어 있는 플로팅 게이트,

   상기 플로팅 게이트의 측면에 형성되어 있는 스페이서 및

   상기 반도체 기판에 형성되어 있으며 상기 게이트 전극을 사이에 두고 이격되어 있는 소오스 및 드레인 영역을 포함하며,

   상기 스페이서는 산화물로 이루어진 제1 스페이서와 질화물로 이루어져 있는 제2 스페이서로 이루어져 있으며,

   상기 커플링 산화막과 상기 터널링 산화막은 동일한 두께로 형성되어 있는 플래쉬 메모리.
2. 제1항에서,

   상기 플로팅 게이트는 게이트전극의 높이보다 낮게 형성되는 플래쉬 메모리.
3. 제1항에서,

   상기 소오스/드레인 영역은 플로팅 게이트의 일부분과 중첩되도록 형성되는 플래쉬 메모리.
4. 제1항에서,

   상기 커플링 산화막과 상기 터널링 산화막은 동일한 두께로 형성하여 커플링 비를 0.5로 하는 플래쉬 메모리.
5. 반도체기판에 액티브 영역과 소자분리 영역을 정의하는 단계,

   상기 액티브영역 위에 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,

   상기 게이트 전극 하부를 제외한 나머지 영역의 게이트 절연막을 제거하는 단계,

   상기 게이트 전극이 형성된 결과물 전체에 산화막을 성장시켜 커플링 산화막과 터널링 산화막을 형성하는 단계,

   상기 커플링 산화막 측면에 플로팅 게이트를 스페이서 형태로 형성하는 단계,

   상기 플로팅 게이트 측면에 형성되며, 산화물질로 이루어진 제1 스페이서와 상기 제1 스페이서의 바깥쪽에 형성되어 있는 제2 스페이서를 형성하는 단계,

   상기 스페이서를 이온주입 마스크로 반도체기판 내에 불순물을 틸트 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하며,

   상기 커플링 산화막과 상기 터널링 산화막의 두께를 동일하게 형성하는 플래쉬 메모리 제조 방법.
6. 제5항에서,

   상기 게이트 절연막을 제거하는 단계는 불산을 이용하는 플래쉬 메모리 제조 방법.
7. 제5항에서,

   상기 게이트 전극이 형성된 결과물 전체에 산화막을 성장시키는 공정은 건식 산화 공정과 습식 산화 공정 및 LPCVD 중 어느 하나의 공정을 선택하여 진행하는 플래쉬 메모리 제조 방법.
8. 제5항에서,

   상기 커플링 산화막과 터널링 산화막의 두께를 동일하게 형성하여 커플링 비를 0.5로 유지하는 플래쉬 메모리 제조 방법.
9. 제5항에서,

   상기 플로팅 게이트는 불순물이 도핑된 폴리막 또는 불순물이 도핑되지 않은 폴리막을 블랭킷 식각으로 과도 식각하여 형성하는 플래쉬 메모리 제조 방법.
10. 제5항에서,

    상기 스페이서를 이온주입 마스크로 반도체기판 내에 불순물을 틸트 이온 주입하여 소오스/드레인 영역을 형성하는 단계는 웨이퍼를 7~90°씩 4회전시키면서 불순물을 주입하는 플래쉬 메모리 제조 방법.
11. 삭제
12. 삭제
13. 제5항에서,

    상기 제2 스페이서는 질화물질을 이용하여 형성하는 플래쉬 메모리 제조 방법.
14. 제5항에서,

    상기 플로팅 게이트는 상기 커플링 산화막보다 높이를 낮게 형성하는 플래쉬 메모리 제조 방법.