KR100862145B1 - 플래쉬 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
제 1 부유 게이트와 층간 절연막의 단차를 제거하여, 플래쉬 메모리 소자의 전기적 특성을 개선할 수 있는 플래쉬 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 플래쉬 메모리 소자는, 상기 반도체 기판의 소정 부분에 형성되고, 저면에 제 1 게이트 산화막을 포함하는 제 1 부유 게이트, 상기 인접하는 제 1 부유 게이트들 사이의 공간에 형성되며, 그 상부 표면은 상기 제 1 부유 게이트 표면과 일치하고, 그 저부는 상기 반도체 기판의 내부까지 연장되는 층간 절연막, 상기 제 1 부유 게이트 상부에 형성되는 제 2 부유 게이트, 상기 제 2 부유 게이트 상부에 형성되는 제어 게이트, 상기 제어 게이트와 제 2 부유 게이트 사이에 게재되는 제 2 게이트 산화막, 상기 제어 게이트 및 제 2 부유 게이트 일측에 형성되는 소거 게이트, 상기 소거 게이트와 제어 게이트 사이에 개재되는 스페이서, 및 상기 소거 게이트와 제 1 부유 게이트 측벽에 개재되는 터널 산화막을 포함한다.
플래쉬 메모리, 부유 게이트, 층간 절연막, 단차
Description
도 1a 내지 도 1f는 종래의 SiMP 플래쉬 메모리 소자의 제조방법을 각 공정별로 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110a : 제 1 부유 게이트
135 : 채널 스탑 영역 140 : 층간 절연막
145a : 제 2 부유 게이트 160 : 제어 게이트
175 : 터널 산화막 180 : 소거 게이트
본 발명은 플래쉬 메모리 소자의 제조방법으로서, 보다 구체적으로는 SiMP(simultaneous multi program) 플래쉬 메모리 소자의 제조방법이다.
SiMP 플래쉬 메모리 소자는 스플리트 게이트형 셀과 동시 계속 멀티 프로그 램 셀의 장점을 취합하여, 소거 동작에서 과소거가 일어나지 않도록 함과 동시에 멀티 비트 프로그램(multi bit program)이 가능하도록 하는 소자이다.
도 1a 내지 도 1f는 종래의 SiMP 플래쉬 메모리 소자의 제조방법을 각 공정별로 나타낸 단면도이다.
도 1a를 참조하여, 반도체 기판(10) 상부에 제 1 게이트 산화막(12), 부유 게이트용 도전층(14) 및 반사 방지막(16)을 순차적으로 증착한다. 다음, 게이트의 길이 방향으로 한정하기 위하여, 반사 방지막(115), 제 1 부유 게이트용 도전층(110) 및 제 2 게이트 산화막(105)을 소정 부분 식각한다. 이와같은 제 1 부유 게이트의 길이 방향으로의 한정으로, 소오스, 드레인 예정 영역이 노출되고, 노출된 소오스 드레인 예정 영역에 질소 이온(18)을 주입하여, 매몰 질소 영역(도시되지 않음)을 형성한다.
도 1b에 도시된 바와 같이, 길이 방향으로 한정된 부유 게이트용 도전층(14)을 게이트의 폭방향으로 한정하기 위하여, 반사 방지막(16), 부유 게이트용 도전층(14) 및 제 1 게이트 산화막(12)을 소정 부분 식각하여, 제 1 부유 게이트(14a)를 형성한다. 그후, 반사 방지막(16)을 제거한다.
다음, 도 1c에 도시된 바와 같이, 결과물 상부에 층간 절연막(20)을 증착한다음, 인접하는 제 1 부유 게이트(14a) 사이에 잔류하도록 층간 절연막(20)을 식각한다.
도 1d를 참조하여, 층간 절연막(20) 및 제 1 부유 게이트(14a) 상부에 제 2 부유 게이트용 도전층(22)을 증착하고, 그 상부에 제 2 게이트 산화막(24)을 형성 한다.
그리고 난 다음, 도 1e에서와 같이, 제 2 게이트 산화막(24) 상부에 제어 게이트용 도전층(도시되지 않음)과 캡핑용 절연막(28)을 증착한다. 다음, 캡핑용 절연막(28)과 제어 게이트용 도전층을 제 1 부유 게이트(14)와 대응될 수 있도록 패터닝하여, 제어 게이트(26)를 형성한다. 캡핑용 절연막(280) 및 제어 게이트(26)의 양측벽에 공지의 방식으로 스페이서(30)를 형성한다. 스페이서(30) 및 제어 게이트(26)를 마스크로 하여, 제 2 게이트 산화막(24) 및 제 2 부유 게이트용 도전층(22)을 패터닝하여, 제 2 부유 게이트(22a)를 형성한다. 이때, 제 1 부유 게이트(22a)의 측벽은 외부로 노출되고, 제 2 부유 게이트(26)의 측벽은 스페이서(30)에 의하여 덮혀있다.
도 1f를 참조하여, 노출된 제 1 부유 게이트(22a)의 어느 하나의 측벽에 터널링 산화막(32)을 형성한다음, 소거 게이트용 도전층(도시되지 않음)을 증착한다. 다음, 터널링 산화막(32)이 형성된 쪽의 스페이서(30) 및 터널링 산화막(32) 측부에 잔류하도록 소거 게이트용 도전층을 패터닝하여, 소거 게이트(34)를 형성한다.
이와같은 플래쉬 메모리 소자는 다음과 같이 동작된다.
먼저, 프로그램 동작은, 제어 게이트와 드레인에 고전압을 인가하면, 채널에서 발생된 고온의 열전자는 반도체 기판(10)상의 부유 게이트들(14a,22a)로 주입되므로써 프로그램된다. 이때, 고온 열전자의 발생은 부유 게이트(14a,22a)에 인가되는 전압, 즉 커플링비(coupling ratio)에 의해 조절되는데, 부유 게이트(14a,22a)에 큰 전압이 걸릴수록 열전자가 다량 발생되고, 열전자를 부유 게이트로 주입하는 것이 용이하다.
한편, 소거 동작은, 소거 게이트에 고전압을 인가하여 부유 게이트와 터널 산화막을 통한 파울러 노드하임 메커니즘(Fowler-Nordheim mechnism)으로 이루어진다.
그러나, 종래의 플래쉬 메모리 소자는 제 1 부유 게이트(14a)가 일정 높이를 가지고 형성되고, 제 1 부유 게이트(14a)를 절연시키기 위한 층간 절연막이 제 1 부유 게이트(14a) 사이에 일정 높이를 가지고 형성되므로, 소정의 단차가 발생된다.
이러한 단차의 발생으로, 제 2 부유 게이트(22a) 및 제어 게이트(26)가 불균일한 두께로 형성되어 소자 특성을 열화시키고, 심할 경우, 박막으로 형성되는 제 2 게이트 절연막(24)이 상기 단차로 인하여 단선되는 문제점까지 발생될 수 있다.
따라서, 본 발명의 목적은 제 1 부유 게이트와 층간 절연막의 단차를 제거하여, 플래쉬 메모리 소자의 전기적 특성을 개선할 수 있는 플래쉬 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 플래쉬 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일견지에 따른 플래쉬 메모리 소자는, 상기 반도체 기판의 소정 부분에 형성되고, 저면에 제 1 게이트 산 화막을 포함하는 제 1 부유 게이트, 상기 인접하는 제 1 부유 게이트들 사이의 공간에 형성되며, 그 상부 표면은 상기 제 1 부유 게이트 표면과 일치하고, 그 저부는 상기 반도체 기판의 내부까지 연장되는 층간 절연막, 상기 제 1 부유 게이트 상부에 형성되는 제 2 부유 게이트, 상기 제 2 부유 게이트 상부에 형성되는 제어 게이트, 상기 제어 게이트와 제 2 부유 게이트 사이에 게재되는 제 2 게이트 산화막, 상기 제어 게이트 및 제 2 부유 게이트 일측에 형성되는 소거 게이트, 상기 소거 게이트와 제어 게이트 사이에 개재되는 스페이서, 및 상기 소거 게이트와 제 1 부유 게이트 측벽에 개재되는 터널 산화막을 포함한다.
또한, 본 발명의 다른 견지에 따른 플래쉬 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 저부에는 제 1 게이트 산화막을 포함하는 제 1 부유 게이트를 형성한다음, 상기 제 1 부유 게이트를 마스크로 하여, 상기 반도체 기판을 소정 깊이만큼 식각하여, 리세스(recess)를 형성한다. 상기 리세스 저부에 채널 스탑 이온을 주입하고, 상기 리세스에 상기 제 1 부유 게이트 표면과 동일 높이를 갖도록 층간 절연막을 매립한다. 상기 제 1 부유 게이트 및 층간 절연막 상부에 제 2 부유 게이트용 도전층 및 제 2 게이트 산화막을 증착한다음, 상기 제 2 게이트 산화막 상부에 제어 게이트용 도전층 및 캡핑용 절연막을 증착한다. 다음, 상기 캡핑용 절연막 및 제어 게이트용 도전층을 상기 제 1 부유 게이트와 오버랩되도록 식각하여, 제어 게이트를 형성하고, 상기 제어 게이트 및 캡핑용 절연막 양측에 스페이서를 형성한다. 상기 스페이서 및 제어 게이트를 마스크로 하여, 상기 제 2 부유 게이트용 도전층을 식각하여, 제 2 부유 게이트를 형성하고, 노출된 상기 제 2 부 유 게이트 측벽에 터널 산화막을 형성한다음, 상기 터널 산화막이 형성된 제 2 부유 게이트 및 제어 게이트의 일측에 소거 게이트를 형성한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 제 1 게이트 산화막(105), 제 1 부유 게이트용 도전층(110) 및 반사 방지막(115)을 순차적으로 형성한다. 제 1 게이트 산화막(105)은 반도체 기판(100) 표면을 열산화시켜 형성될 수 있다. 제 1 부유 게이트용 도전층(110)은 예를들어 도핑된 폴리실리콘층일 수 있으며, 반사 방지막(115)은 이후 제 1 부유 게이트용 도전층(110) 패터닝시 난반사를 방지하기 위한 막으로 예를들어 실리콘 질화막을 사용할 수 있다.
다음, 제 1 부유 게이트용 도전층을 길이 방향으로 한정하기 위하여, 반사 방지막(115), 제 1 부유 게이트용 도전층(110) 및 제 2 게이트 산화막(105)을 소정 부분 패터닝한다. 이와같은 제 1 부유 게이트의 길이 방향으로의 한정으로, 소오스, 드레인 예정 영역이 노출되고, 노출된 소오스, 드레인 예정 영역에 질소 이온(120)을 주입하므로써, 소오스 드레인 예정 영역에 매몰 질소 영역(도시되지 않음)을 형성한다.
이어서, 도 2b를 참조하여, 길이 방향으로 한정된 제 1 부유 게이트를 폭 방향으로 한정하기 위하여, 반사 방지막(115), 제 1 부유 게이트용 도전층(110) 및 제 1 게이트 산화막(105)을 재차 식각하므로써, 길이 방향 및 폭 방향으로 한정된 제 1 부유 게이트(110a)를 형성한다. 그후, 제 1 부유 게이트(110a)를 마스크로 하여, 반도체 기판(100)을 소정 깊이만큼 식각하여, 리세스(125)를 형성한다. 그후, 제 1 부유 게이트(110a) 양측벽에 공지의 방식으로 산화막 스페이서(130)를 형성하고, 노출된 리세스 영역(125)에 셀간 격리를 위하여 채널 스탑 이온(135)을 주입한다. 이때, 채널 스탑 이온(135)은 플래쉬 메모리 소자가 N타입일 경우, P타입 불순물을 이온 주입한다.
도 2c에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 리세스 영역(125)이 충분히 매립되도록 층간 절연막(140)을 증착한다. 여기서, 층간 절연막(140)은 화학 기상 증착 방식으로 형성된 HLD(high temperature low pressuer dielectric)로 형성될 수 있다. 아울러, 상기 스페이서(130)는 산화막으로 형성되므로, 층간 절연막(140) 증착시 스페이서(130)를 굳이 제거할 필요가 없으며, 경우에 따라, 스페이서(130)를 제거한 후에 층간 절연막(140)을 증착하여도 된다. 이어서, 제 1 부유 게이트(110a) 표면이 노출되도록 층간 절연막(140) 및 반사 방지막(115)을 화학적 기계적 연마하여, 제 1 부유 게이트(110a) 사이에 층간 절연막(140)이 충진된다. 이때, 제 1 부유 게이트(110a)와 층간 절연막(140) 사이에는 단차가 존재하지 않는다. 또한, 층간 절연막(140)의 저부는 반도체 기판(100) 내부까지 연장되므로써, 제 1 부유 게이트(110a)간을 완전히 분리시킬 수 있다.
도 2d에 도시된 바와 같이, 층간 절연막(140) 및 제 1 부유 게이트(110a) 상부에 제 2 부유 게이트용 도전층(145)을 증착한다. 이때, 제 2 부유 게이트용 도전층(145)으로는 예를들어, 도핑된 폴리실리콘막이 이용될 수 있으며, 제 2 부유 게 이트용 도전층(145)은 일단 상기 질소 이온이 매립된 영역과 평행하게, 즉 길이 방향으로 한정되도록 패터닝한다. 다음, 패터닝된 제 2 부유 게이트용 도전층(145) 상부에 제 2 게이트 산화막(150)을 형성한다.
도 2e에서와 같이, 제 2 게이트 산화막(150) 상부에 제어 게이트용 도전층(도시되지 않음)과 캡핑용 절연막(165)을 증착한다. 다음, 캡핑용 절연막(165)과 제어 게이트용 도전층을 제 1 부유 게이트(14)와 오버랩되도록 패터닝하여, 제어 게이트(160)를 형성한다. 패터닝된 제어 게이트(160) 및 캡핑용 절연막(167)의 양 측벽에 공지의 방식으로 스페이서(170)를 형성한다. 스페이서(170) 및 제어 게이트(160)를 마스크로 하여, 제 2 게이트 산화막(150) 및 제 2 부유 게이트용 도전층(145)을 패터닝하여, 제 2 부유 게이트(145a)를 형성한다. 이때, 제 2 부유 게이트(145a)의 측벽은 외부로 노출되고, 제어 게이트(160)의 측벽은 스페이서(170)에 의하여 덮혀있다.
도 2f를 참조하여, 노출된 제 2 부유 게이트(145a)의 어느 하나의 측벽에 터널링 산화막(175)을 공지의 열산화 방식으로 형성한다음, 소거 게이트용 도전층(도시되지 않음)을 증착한다. 다음, 터널링 산화막(175)이 형성된 쪽의 스페이서(30) 및 터널링 산화막(175) 측부에 잔류하도록 소거 게이트용 도전층을 패터닝하여, 소거 게이트(34)를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 제 1 부유 게이트(110a)을 폭 방향으로 절연시키는 층간 절연막(140)을 제 1 부유 게이트(110a) 사이에 매립시키므로써, 단차를 제거한다. 이에따라, 제 2 부유 게이트(145a) 및 제어 게이트(160)을 균일한 두께로 형성할 수 있으며, 제 2 게이트 산화막(150) 역시 단선없이 형성할 수 있다. 더욱이, 층간 절연막(140)이 반도체 기판 내부까지 연장되므로써, 제 1 부유 게이트(110a)간을 더욱 완벽하게 전기적으로 분리할 수 있다. 이에따라, 플래쉬 메모리 소자의 전기적 특성이 개선된다.
더욱이, 층간 절연막(140) 하부의 반도체 기판에 채널 스탑 이온이 주입되어, 이웃하는 셀과의 격리가 용이하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (10)
- 반도체 기판;상기 반도체 기판의 소정 부분에 형성되고, 저면에 제 1 게이트 산화막을 포함하는 제 1 부유 게이트;상기 인접하는 제 1 부유 게이트들 사이의 공간에 형성되며, 그 상부 표면은 상기 제 1 부유 게이트 표면과 일치하고, 그 저부는 상기 반도체 기판의 내부까지 연장되는 층간 절연막;상기 제 1 부유 게이트 상부에 형성되는 제 2 부유 게이트;상기 제 2 부유 게이트 상부에 형성되는 제어 게이트;상기 제어 게이트와 제 2 부유 게이트 사이에 게재되는 제 2 게이트 산화막;상기 제어 게이트 및 제 2 부유 게이트 일측에 형성되는 소거 게이트;상기 소거 게이트와 제어 게이트 사이에 개재되는 스페이서; 및상기 소거 게이트와 제 1 부유 게이트 측벽에 개재되는 터널 산화막을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 층간 절연막 저부의 반도체 기판에 채널 스탑 영역이 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 2 항에 있어서, 상기 채널 스탑 영역은 상기 플래쉬 메모리 소자의 타입의 N타입인 경우, P타입의 불순물로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 제어 게이트 상부에 캡핑용 절연막이 더 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 반도체 기판상에 저부에는 제 1 게이트 산화막을 포함하는 제 1 부유 게이트를 형성하는 단계;상기 제 1 부유 게이트를 마스크로 하여, 상기 반도체 기판을 소정 깊이만큼 식각하여, 리세스(recess)를 형성하는 단계;상기 리세스 저부에 채널 스탑 이온을 주입하는 단계;상기 리세스에 상기 제 1 부유 게이트 표면과 동일 높이를 갖도록 층간 절연막을 매립하는 단계;상기 제 1 부유 게이트 및 층간 절연막 상부에 제 2 부유 게이트용 도전층 및 제 2 게이트 산화막을 증착하는 단계;상기 제 2 게이트 산화막 상부에 제어 게이트용 도전층 및 캡핑용 절연막을 증착하는 단계;상기 캡핑용 절연막 및 제어 게이트용 도전층을 상기 제 1 부유 게이트와 오버랩되도록 식각하여, 제어 게이트를 형성하는 단계;상기 제어 게이트 및 캡핑용 절연막 양측에 스페이서를 형성하는 단계;상기 스페이서 및 제어 게이트를 마스크로 하여, 상기 제 2 부유 게이트용 도전층을 식각하여, 제 2 부유 게이트를 형성하는 단계;노출된 상기 제 2 부유 게이트 측벽에 터널 산화막을 형성하는 단계; 및상기 터널 산화막이 형성된 제 2 부유 게이트 및 제어 게이트의 일측에 소거 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 1 부유 게이트를 형성하는 단계는,상기 반도체 기판상에 제 1 게이트 산화막과 제 1 부유 게이트용 도전층을 증착하는 단계;상기 제 1 부유 게이트용 도전층을 게이트의 길이방향이 한정되도록 1차적으로 식각하여, 소오스, 드레인 영역을 한정하는 단계;노출된 소오스, 드레인 영역에 매몰 질소 영역을 형성하는 단계; 및상기 길이 방향으로 한정된 제 1 부유 게이트용 도전층 및 제 1 게이트 산화막을 게이트의 폭방향이 한정되도록 2차적으로 식각하여, 제 1 부유 게이트를 형성 하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 리세스를 형성하는 단계와, 상기 채널 스탑 이온을 형성하는 단계 사이에 상기 제 1 부유 게이트 양측벽에 산화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 채널 이온 영역을 형성하는 단계는,상기 플래쉬 메모리 소자가 N타입 소자인 경우, P타입 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 리세스 내부에 층간 절연막을 매립하는 단계는,상기 제 1 부유 게이트가 형성된 반도체 기판 상부에 리세스가 충분히 충진되도록 층간 절연막을 증착하는 단계;상기 층간 절연막을 상기 제 1 부유 게이트 표면이 노출되도록 화학적 기계적 연마하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 9 항에 있어서, 상기 층간 절연막은 화학 기상 증착 방식으로 형성된 HLD(high temperature low pressuer dielectric)인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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2002
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