KR100761647B1 - 플래시 메모리 셀 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층을 형성하고 채널 폭 방향으로 1차 패터닝을 실시한 후 노출된 반도체 기판을 소정 깊이까지 식각하고 반도체 기판이 식각된 영역 상부의 플로팅 게이트용 폴리실리콘층 사이를 절연물로 매립함으로써, 폴리실리콘층간에 절연이 이루어지도록 함과 동시에 패터닝 공정 후의 플로팅 게이트용 폴리실리콘층에 의해 발생되는 단차를 완화시켜 후속 공정을 용이하게 실시할 수 있는 플래시 메모리 셀 제조 방법이 개시된다.
플래시 메모리 셀, 소자격리, HLD, 단차
Description
도 1a 내지 도 1d는 종래 기술에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 12, 32 : 게이트 산화막
13, 33 : 제 1 폴리실리콘층(제 1 플로팅 게이트)
14, 34 : 질화막 15, 35 : 제 1 산화막
16, 36 : 제 2 폴리실리콘층(제 2 플로팅 게이트)
17, 37 : 유전체막
18, 38 : 제 3 폴리실리콘층(콘트롤 게이트)
19, 39 : 제 2 산화막 20, 40 : 스페이서
21, 41 : 터널 산화막
22, 42 : 제 4 폴리실리콘층(소거 게이트)
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 특히 SiMP 플래시 메모리 셀에서 플로팅 게이트간의 절연을 위하여 형성되는 산화막에 의하여 발생되는 단차를 제거할 수 있는 플래시 메모리 셀 제조 방법에 관한 것이다.
이하, 종래 기술에 따른 플래시 메모리 셀 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12), 제 1 폴리실리콘층(13) 및 질화막(14)을 순차적으로 형성한다. 접합 영역이 형성될 영역의 질화막(14), 제 1 폴리실리콘층(13) 및 게이트 산화막(12)을 제거하여 반도체 기판(11)을 노출시킨다. BN+ 이온 주입 공정을 실시하여 반도체 기판(11)상의 소정 영역에 소오스 및 드레인 영역으로 작용하는 접합 영역(도시되지 않음)을 형성한다.
도 1b를 참조하면, 질화막(14)을 제거한 후 제 1 폴리실리콘층(13)을 채널 폭 방향으로 패터닝하여 제 1 폴리실리콘층(13)으로 이루어진 제 1 플로팅 게이트 를 형성한다. 셀의 폭 방향으로의 격리를 위하여 제 1 산화막(15)을 형성한 후 소정 영역을 식각하여 제 1 폴리실리콘층(13)의 소정 영역을 노출시킨다. 전체 구조 상부에 제 2 폴리실리콘층(16)을 형성한 후 접합 영역(도시안됨)과 수평한 방향으로 패터닝한다. 그리고, 전체 구조 상부에 유전체막(17)을 형성한다.
도 1c를 참조하면, 전체 구조 상부에 제 3 폴리실리콘층(18) 및 제 2 산화막(19)을 형성한다. 제 2 산화막(19)을 패터닝한 후 이를 마스크로 제 3 폴리실리콘층(18) 및 제 2 폴리실리콘층(16)을 식각하여 제 3 폴리실리콘층(18)으로 이루어진 콘트롤 게이트 및 제 2 폴리실리콘층(16)으로 이루어진 제 2 플로팅 게이트를 형성한다. 콘트롤 게이트 측벽에 스페이서(20)를 형성하되, 제 2 플로팅 게이트의 일측면은 스페이서(20)에 의해 폐쇄되며, 일측면은 외부로 노출되도록 형성한다.
도 1d를 참조하면, 제 2 플로팅 게이트로 작용하는 제 2 폴리실리콘층(16)의 외부로 노출된 면에 터널 산화막(21)을 형성한다. 그리고, 제 4 폴리실리콘층(22)을 형성한 후 터널 산화막(21)을 경계로 제 2 플로팅 게이트와 접촉하도록 패터닝하여 제 4 폴리실리콘층(22)으로 이루어진 소거 게이트를 형성한다.
상기와 같이, SiMP 플래시 메모리 셀의 경우 플로팅 게이트가 2개의 폴리실리콘층(13 및 16)으로 이루어진다. 이때, 제 1 폴리실리콘층(13)과 제 2 폴리실리콘층(16)을 격리하기 위하여 제 1 산화막(15)을 형성하는데, 제 1 산화막(15)에 의해 단차가 발생되어 제 2 폴리실리콘층(16)의 상부에도 단차에 의해 굴곡이 발생된다. 이로 인하여, 후속 공정을 실시하는데 어려움이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트용 폴리실리콘층을 형성하고 채널 폭 방향으로 1차 패터닝을 실시한 후 노출된 반도체 기판을 소정 깊이까지 식각하고 반도체 기판이 식각된 영역 상부의 플로팅 게이트용 폴리실리콘층 사이를 절연물로 매립함으로써, 폴리실리콘층간에 절연이 이루어지도록 함과 동시에 패터닝 공정 후의 플로팅 게이트용 폴리실리콘층에 의해 발생되는 단차를 완화시켜 후속 공정을 용이하게 실시할 수 있는 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래시 메모리 셀 제조 방법은, 반도체 기판 상에 게이트 산화막 및 제1 폴리실리콘층을 형성하는 단계, 제1 폴리실리콘층 및 게이트 산화막을 패터닝하면서 반도체 기판을 식각하는 단계, 제1 폴리실리콘층 사이를 제1 산화막으로 채우는 단계, 패터닝된 제1 폴리실리콘층 및 제1 산화막 상에 제2 폴리실리콘층, 유전체막, 제3 폴리실리콘층 및 제2 산화막을 형성한 후 제2 산화막, 제3 폴리실리콘층을 패터닝하는 단계, 유전체막 및 제2 폴리실리콘층을 패터닝한 후 상기 패터닝된 제2 폴리실리콘층의 일측면은 폐쇄되고, 일측면은 외부로 노출되도록 스페이서를 형성하는 단계, 패터닝된 제2 폴리실리콘층의 외부로 노출된 면에 터널 산화막을 형성하는 단계, 및 스페이서에 의해 패터닝된 제3 폴리실리콘층과 절연되고 터널 절연막에 의해 패터닝된 제2 폴리실리콘층과 절연되는 제4 폴리실리콘층을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(31) 상부에 게이트 산화막(32), 제 1 폴리실리콘층(33) 및 질화막(34)을 순차적으로 형성한다. 접합 영역이 형성될 영역의 질화막(34), 제 1 폴리실리콘층(33) 및 게이트 산화막(32)을 제거하여 반도체 기판(31)을 노출시킨다. BN+ 이온 주입 공정을 실시하여 반도체 기판(31)상의 소정 영역에 소오스 및 드레인 영역으로 작용하는 접합 영역(도시되지 않음)을 형성한다.
도 2b를 참조하면, 질화막(34), 제 1 폴리실리콘층(33) 및 게이트 산화막(32)을 채널 폭 방향으로 패터닝하여 제 1 폴리실리콘층(33)으로 이루어진 제 1 플로팅 게이트를 형성한다. 이후, 제 1 폴리실리콘층(33)이 패터닝되면서 노출된 반도체 기판(31)을 소정의 깊이까지 식각한다.
도 2c를 참조하면, 셀의 폭 방향으로의 격리를 위하여 반도체 기판(31)이 식각된 영역 상부의 제 1 폴리실리콘층(33) 사이를 제 1 산화막(35)으로 매립한다.
제 1 산화막(35)은 고온 저압에서 화학기상 증착법에 의해 형성된 고온 저압 산화막(High-temperature Low-pressure Dielectric; HLD)으로 형성된다. 고온 저압에서 화학기상 증착법으로 고온 저압 산화막을 증착한 후에는 화학적 기계적 연마를 실시하여 제 1 폴리실리콘층(33) 상부의 고온 저압 산화막 및 질화막(34)을 제거한다. 이로써, 고온 저압 산화막이 반도체 기판(31)이 식각된 영역 상부의 제 1 폴리실리콘층(33) 사이에만 잔류되어 제 1 산화막(35)이 형성된다.
도 2d를 참조하면, 전체 구조 상부에 제 2 폴리실리콘층(36)을 형성한 후 접합 영역(도시안됨)과 수평한 방향으로 패터닝한다. 그리고, 전체 구조 상부에 유전체막(37)을 형성한다.
도 2e를 참조하면, 전체 구조 상부에 제 3 폴리실리콘층(38) 및 제 2 산화막(39)을 형성한다. 제 2 산화막(39)을 패터닝한 후 이를 마스크로 이용한 식각 공정으로 제 3 폴리실리콘층(38)을 식각하여 제 3 폴리실리콘층(38)으로 이루어진 콘트롤 게이트가 형성된다. 이후 유전체막(37) 및 제 2 폴리실리콘층(36)을 식각하여 제 2 폴리실리콘층(36)으로 이루어진 제 2 플로팅 게이트를 형성한 후 스페이서(40)를 형성하되, 제 2 플로팅 게이트의 일측면은 스페이서(40)에 의해 폐쇄되며, 일측면은 외부로 노출되도록 형성한다.
도 2f를 참조하면, 제 2 플로팅 게이트로 작용하는 제 2 폴리실리콘층(36)의 외부로 노출된 면에 터널 산화막(41)을 형성한다. 그리고, 제 4 폴리실리콘층(42)을 형성한 후 스페이서(40)에 의해 콘트롤 게이트와 절연되고, 터널 산화막(41)에 의해 제 2 플로팅 게이트와 절연되도록 패터닝하여 제 4 폴리실리콘층(42)으로 이루어진 소거 게이트를 형성한다.
본 발명에 따른 SiMP 플래시 메모리 셀의 구동 방법은 종래와 동일하며, 그 구동 방법을 설명하면 다음과 같다.
프로그램 방법은 콘트롤 게이트와 드레인에 고전압을 인가하여 채널에서 발생된 고온 열전자를 플로팅 게이트로 주입하는 방식을 채택하고 있다. 이때 고온 열전자의 발생은 플로팅 게이트에 걸리는 전압, 즉 커플링비에 의해 조절되는데, 플로팅 게이트에 많은 전압이 걸릴수록 열전자가 많이 발생하고 이들을 플로팅 게이트로 주입하는 것이 용이하게 된다.
소거 방법은 소거 게이트에 고전압을 인가하여 플로팅 게이트와 터널 산화막을 통한 파울러-노드하임 터널링을 이용한다.
상술한 바와 같이, 본 발명은 플로팅 게이트 사이를 산화막으로 매립하여 플로팅 게이트간에 절연이 이루어지도록 함으로써, 단차가 발생되는 것을 방지하고 후속 공정을 용이하게 실시할 수 있도록 한다.
Claims (1)
- 반도체 기판 상에 게이트 산화막 및 제1 폴리실리콘층을 형성하는 단계;상기 제1 폴리실리콘층 및 상기 게이트 산화막을 패터닝하면서 상기 반도체 기판을 식각하는 단계;상기 제1 폴리실리콘층 사이를 제1 산화막으로 채우는 단계;상기 패터닝된 제1 폴리실리콘층 및 상기 제1 산화막 상에 제2 폴리실리콘층, 유전체막, 제3 폴리실리콘층 및 제2 산화막을 형성한 후 상기 제2 산화막, 상기 제3 폴리실리콘층을 패터닝하는 단계;상기 유전체막 및 상기 제2 폴리실리콘층을 패터닝한 후 상기 상기 패터닝된 제2 폴리실리콘층의 일측면은 폐쇄되고, 일측면은 외부로 노출되도록 스페이서를 형성하는 단계;상기 패터닝된 제2 폴리실리콘층의 외부로 노출된 면에 터널 산화막을 형성하는 단계; 및상기 스페이서에 의해 상기 패터닝된 제3 폴리실리콘층과 절연되고 상기 터널 절연막에 의해 상기 패터닝된 제2 폴리실리콘층과 절연되는 제4 폴리실리콘층을 형성하는 단계를 포함하는 플래시 메모리 셀 제조 방법.
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