KR20000044855A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 스택형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 지역의 게이트 형성시 자기 정렬 식각 공정에서 하드 마스크로 사용되는 아크옥시나이트라이드층은 주변 지역의 고전압 및 저전압 트랜지스터의 게이트 상부에도 형성되며, 층간 절연막으로 고온 산화막(HTO) 및 보론 포스포러스 실리케이트 글라스막(BPSG)을 증착한 후, 이러한 층간 절연막의 식각 가스인 플루오린계 화학 가스를 사용한 건식 식각으로 셀 지역 및 주변 지역에 콘택홀을 형성할 때, 식각 가스에 대한 아크옥시나이트라이드층의 낮은 식각비로 인해 주변 지역의 액티브 영역의 접합부에 형성되는 콘택홀이 주변 지역의 게이트 상에 형성되는 콘택홀보다 빨리 완성되고, 이로 인하여 게이트 상에 콘택홀을 완성시킬 동안 액티브 영역의 접합부가 식각 손실되는 문제를 해결하기 위해, 셀 지역 및 주변 지역에 게이트를 형성하는 공정 전에 주변 지역만을 노출시켜 주변 지역의 아크옥시나이트라이드층을 이온 주입에 의해 손상을 입혀 식각 가스에 대한 식각비를 증가시켜 주변 지역의 액티브 영역의 콘택홀과 게이트 상의 콘택홀을 거의 동시에 형성되도록 하므로써, 주변 지역의 액티브 영역이 식각 손실되지 않아 접합부의 콘택 저항 증가 및 누설 전류 발생을 방지할 수 있다.
Description
본 발명은 스택형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 금속 콘택 공정시 주변 지역의 액티브 영역의 기판 손실(substrate loss)을 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 스택형 플래쉬 메모리 소자는 셀 지역(cell area)과 주변 지역(peripheral area)으로 나누어지며, 셀 지역에는 셀 어레이(cell array)가 구성되고, 주변 지역에는 고전압 트랜지스터(high voltage Tr.) 및 저전압 트랜지스터(low voltage Tr.)가 구성된다. 셀 지역에 게이트를 형성하면서 주변 지역에도 트랜지스터의 게이트를 형성시킨다.
도 1은 종래 플래쉬 메모리 소자의 단면도로서, 이를 참조하여 종래 제조 방법을 설명하면 다음과 같다.
반도체 기판(1)에 필드 산화막(도시 않음)을 형성하여 액티브 영역을 정의한다. 일반적인 공정 순서에 따라 셀 지역(C)에 터널 산화막(2A), 제 1 폴리실리콘층(3), ONO 유전체막(4), 제 2 폴리실리콘층(5), 탑 폴리실리콘층(6), 금속 실리사이드층(7) 및 아크옥시나이트라이드층(arcoxynitride; 8)을 순차적으로 형성한다.
이들 공정 중에 플로팅 게이트의 일부를 정의하기 위해 플로팅 게이트 마스크를 사용하여 제 1 폴리실리콘층의 일부분을 식각하는 공정이 포함된다. 또한, 이러한 공정을 진행하는 동안 주변 지역(P)에는 고전압 및 저전압 트랜지스터의 게이트를 형성하기 위한 층들이 적층되는데, 주변 지역(P)의 고전압 트랜지스터(13)가 형성될 지역에는 제 1 게이트 산화막(2B), 제 1 폴리실리콘층(3), 탑 폴리실리콘층(6), 금속 실리사이드층(7) 및 아크옥시나이트라이드층(8)이 순차적으로 형성되고, 저전압 트랜지스터(14)가 형성될 지역에는 제 2 게이트 산화막(2C), 제 2 폴리실리콘층(5), 탑 폴리실리콘층(6), 금속 실리사이드층(7) 및 아크옥시나이트라이드층(8)이 순차적으로 형성된다.
셀 지역(C)에서, 콘트롤 게이트를 형성하기 위해 콘트롤 게이트 마스크를 사용한 식각 공정으로 아크옥시나이트라이드층(8), 금속 실리사이드층(7), 탑 폴리실리콘층(6) 및 ONO 유전체막(4)을 순차적으로 식각하여 여러 층이 적층된 콘트롤 게이트를 형성하고, 이후 자기 정렬 식각 방식으로 제 1 폴리실리콘층(3)을 식각하여 플로팅 게이트를 형성한다. 자기 정렬 식각 동안 아크옥시나이트라이드층(8)은 하드 마스크로 사용된다. 셀 지역(C)에서 콘트롤 게이트를 형성하는 공정과 동시에 주변 지역(P)에도 게이트 마스크에 의해 적층된 층들이 식각되어 고전압 트랜지스터(13)의 게이트 및 저전압 트랜지스터(14)의 게이트가 형성된다.
이후, 접합부 형성용 불순물 이온 주입 공정을 실시하여 셀 지역(C)에 제 1 접합부(9A)를, 주변 지역(P)에 제 2 접합부(9B)를 형성하고, 이로 인하여 셀 지역(C)에 스택형 메모리 셀들(12)이 완성되고, 주변 지역(P)에 고전압 트랜지스터(13) 및 저전압 트랜지스터(14)가 완성된다. 이후 전체 구조상에 고온 산화막(HTO) 및 보론 포스포러스 실리케이트 글라스막(BPSG)을 증착하여 층간 절연막(10)을 형성한다. 이러한 층간 절연막(10)을 플루오린계 화학 가스를 사용한 건식 식각으로 일부분 식각하여 셀 지역(C) 및 주변 지역(P)에 제 1, 2 및 3 콘택홀(11A, 11B, 11C)을 형성한다. 제 1 콘택홀(11A)은 셀 지역(C)의 제 1 접합부(9A)에 형성되고, 제 2 콘택홀(11B)은 주변 지역(P)의 제 2 접합부(9B)에 형성되고, 제 3 콘택홀(11C)은 고전압 트랜지스터(13)의 게이트에 형성된다고 가정한다.
식각 가스인 플루오린계 화학 가스는 층간 절연막(10)을 구성하는 BPSG에 대해 높은 식각비를 갖고 있는 반면, 아크옥시나이트라이드층(8)에 대해 낮은 식각비를 갖고 있으며, 또한 실리콘과 BPSG에 대한 식각 선택비(selectivity)가 낮은 특성이 있다. 이로 인해 주변 지역(P)의 제 2 접합부(9B)에 형성되는 제 2 콘택홀(11B)이 주변 지역(P)의 게이트 상에 형성되는 제 3 콘택홀(11C)보다 빨리 완성되고, 이로 인하여 고전압 트랜지스터(13)의 게이트 상에 제 3 콘택홀(11C)을 완성시킬 동안 제 2 접합부(9B)의 표면이 식각되어 식각 손실부(15)가 생기는 문제가 발생된다.
이러한 접합부의 손실은 콘택 저항의 악화 및 누설 전류를 유발시켜 소자의 신뢰성을 저하시킨다. 더욱이, 최근 소자가 고집적화 됨에 따라 접합부의 깊이는 더욱 얕아지며, 주변 지역의 접합부 손실 문제가 더 심각해지고 있는 실정이다.
따라서, 본 발명은 금속 콘택 공정시 주변 지역의 액티브 영역의 기판 손실(substrate loss)을 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 제조 방법은 필드 산화막이 형성된 반도체 기판이 제공되는 단계; 셀 지역 및 주변 지역에 게이트를 형성하기 위한 층들을 형성하고, 상기 층들의 상부층은 셀 지역의 게이트 형성을 위한 자기 정렬 식각시 하드 마스크로 사용되는 아크옥시나이트라이드층이 되도록 하는 단계; 상기 주변 지역의 아크옥시나이트라이드층에 이온 주입을 통해 손상을 가하여 변형된 아크옥시나이트라이드층이 되도록 하는 단계; 상기 게이트용 층들을 패터닝하여 셀 지역에 메모리 셀용 게이트를, 주변 지역에 고전압 및 저전압 트랜지스터용 게이트를 형성하는 단계; 불순물 이온 주입 공정으로 셀 지역 및 주변 지역 각각에 접합부를 형성하는 단계; 및 층간 절연층을 형성한 후, 플루오린계 화학 가스를 사용한 식각 공정으로 상기 층간 절연층의 일부분을 식각하여 셀 지역 및 주변 지역에 콘택홀들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 반도체 기판 2A, 22A: 터널 산화막
2B, 22B: 제 1 게이트 산화막 2C, 22C: 제 2 게이트 산화막
3, 23: 제 1 폴리실리콘층 4, 24: ONO 유전체막
5, 25: 제 2 폴리실리콘층 6, 26: 탑 폴리실리콘층
7, 27: 금속 실리사이드층 8, 28: 아크옥시나이트라이드층
9A, 29A: 제 1 접합부 9B, 29B: 제 2 접합부
10, 30: 층간 절연층 11A, 31A: 제 1 콘택홀
11B, 31B: 제 2 콘택홀 11C, 31C: 제 3 콘택홀
12, 120: 메모리 셀 13, 130: 고전압 트랜지스터
14, 140: 저전압 트랜지스터 15: 식각 손실부
41, 42, 43: 제 1, 2, 3 포토레지스트막
280: 변형된 아크옥시나이트라이드층
C: 셀 지역 P: 주변 지역
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명의 실시예에 따른 스택형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21)에 필드 산화막(도시 않음)을 형성하여 액티브 영역을 정의한다. 일반적인 공정 순서에 따라 셀 지역(C)에 터널 산화막(22A), 제 1 폴리실리콘층(23), ONO 유전체막(24), 제 2 폴리실리콘층(25), 탑 폴리실리콘층(26), 금속 실리사이드층(27) 및 아크옥시나이트라이드층(28)을 순차적으로 형성한다. 이들 공정 중에 플로팅 게이트의 일부를 정의하기 위해 플로팅 게이트 마스크를 사용하여 제 1 폴리실리콘층의 일부분을 식각하는 공정이 포함된다. 또한, 이러한 공정을 진행하는 동안 주변 지역(P)에는 고전압 및 저전압 트랜지스터의 게이트를 형성하기 위한 층들이 적층되는데, 주변 지역(P)의 고전압 트랜지스터가 형성될 지역에는 제 1 게이트 산화막(22B), 제 1 폴리실리콘층(23), 탑 폴리실리콘층(26), 금속 실리사이드층(27) 및 아크옥시나이트라이드층(28)이 순차적으로 형성되고, 저전압 트랜지스터가 형성될 지역에는 제 2 게이트 산화막(22C), 제 2 폴리실리콘층(25), 탑 폴리실리콘층(26), 금속 실리사이드층(27) 및 아크옥시나이트라이드층(28)이 순차적으로 형성된다.
셀 지역(C)에 제 1 포토레지스트막(41)을 형성하여 주변 지역(P)의 아크옥시나이트라이드층(28)을 노출시키고, 이온 주입 공정을 실시한다. 이온 주입 공정은 원자량이 40 이상인 이온으로 30 내지 300KeV의 에너지에서 1.0E13 내지 1.0E16 ions/cm2의 이온 주입 양으로 실시한다.
도 2(b)를 참조하면, 이온 주입 공정에 의해 주변 지역(P)의 아크옥시나이트라이드층(28)은 손상(damage)을 입어 변형된 아크옥시나이트라이드층(280)으로 되고, 이후 이온 주입 마스크로 사용된 제 1 포토레지스트막(41)을 제거하고, 셀 지역(C) 및 주변 지역(P)에 게이트 마스크용 제 2 포토레지스트막(42)을 형성한다. 셀 지역(C)에 형성된 제 2 포토레지스트막(42)은 콘트롤 게이트용 마스크 역할을 하고, 주변 지역(P)에 형성된 다른 제 2 포토레지스트막(42)은 고전압 및 저전압 트랜지스터의 게이트용 마스크 역할을 한다.
제 2 포토레지스트막(42)을 마스크로 한 식각 공정으로 셀 지역(C)의 아크옥시나이트라이드층(28), 금속 실리사이드층(27), 탑 폴리실리콘층(26) 및 ONO 유전체막(24)을 순차적으로 식각하여 여러층이 적층된 콘트롤 게이트를 형성하고, 셀 지역(C)에서 콘트롤 게이트를 형성하는 공정과 동시에 주변 지역(P)에도 다른 제 2 포토레지스트막(42)을 마스크로한 식각 공정이 진행되어 여러층이 적층된 고전압 트랜지스터의 게이트 및 저전압 트랜지스터의 게이트가 형성된다.
도 2(c)를 참조하면, 제 2 포토레지스트막(42)을 제거한 후, 주변 지역(P)에만 제 3 포토레지스트막(43)을 형성하여 셀 지역(C)을 개방시키고, 개방된 셀 지역(C)에서 콘트롤 게이트의 상층을 이루는 아크옥시나이트라이드층(28)을 하드 마스크로 한 자기 정렬 식각 방식으로 제 1 폴리실리콘층(23)을 식각하여 플로팅 게이트를 형성한다.
도 2(d)를 참조하면, 제 3 포토레지스트막(43)을 제거하고, 접합부 형성용 불순물 이온 주입 공정을 실시하여, 셀 지역(C)에 제 1 접합부(29A)를, 주변 지역(P)에 제 2 접합부(29B)를 각각 형성하고, 이로 인하여 셀 지역(C)에 스택형 메모리 셀들(120)이 완성되고, 주변 지역(P)에 고전압 트랜지스터(130) 및 저전압 트랜지스터(140)가 완성된다.
이후, 전체 구조상에 고온 산화막(HTO) 및 보론 포스포러스 실리케이트 글라스막(BPSG)을 증착하여 층간 절연층(30)을 형성한다. 이러한 층간 절연층(30)을 플루오린계 화학 가스를 사용한 건식 식각으로 일부분 식각하여, 셀 지역(C)의 제 1 접합부(29A)에 제 1 콘택홀(31A)을, 주변 지역(P)의 제 2 접합부(29B)에 제 2 콘택홀(31B)을, 주변 지역(P)의 고전압 트랜지스터(130)의 게이트 상에 제 3 콘택홀(31C)을 각각 형성된다.
상기에서, 식각 가스인 플루오린계 화학 가스는 층간 절연층(10)을 구성하는 BPSG에 대해 높은 식각비를 갖고 있는 반면, 아크옥시나이트라이드층(8)에 대해 낮은 식각비를 갖고 있으며, 또한 실리콘과 BPSG에 대한 식각 선택비(selectivity)가 낮은 특성이 있다. 이러한 식각 가스의 특성으로 인해 종래에는 주변 지역(P)의 제 2 접합부(9B)에 형성되는 제 2 콘택홀(11B)이 주변 지역(P)의 게이트 상에 형성되는 제 3 콘택홀(11C)보다 빨리 완성되고, 이로 인하여 게이트 상에 제 3 콘택홀(11C)을 완성시킬 동안 제 2 접합부(9B)가 식각 손실되는 문제가 발생되었다. 그러나, 본 발명의 실시예에서는, 상술한 바와 같이, 셀 지역(C) 및 주변 지역(P)에 게이트를 형성하는 공정 전에 주변 지역(P)만을 노출시켜 주변 지역(P)의 아크옥시나이트라이드층(28)을 이온 주입에 의해 손상을 입혀 변형된 아크옥시나이트라이드층(280)으로 만들어 식각 가스에 대한 식각비가 증가되도록 하므로써, 제 2 콘택홀(31B)과 제 3 콘택홀(31C)이 거의 동시에 형성된다. 따라서, 본 발명은 스택형 플래쉬 메모리 소자의 제조 공정중 금속 콘택 공정시 주변 지역의 액티브 영역의 기판 손실이 방지되어 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 셀 지역 및 주변 지역에 게이트를 형성하는 공정 전에 주변 지역만을 노출시켜 주변 지역의 아크옥시나이트라이드층을 이온 주입에 의해 손상을 입혀 식각 가스에 대한 식각비를 증가시켜 주변 지역의 액티브 영역의 콘택홀과 게이트 상의 콘택홀을 거의 동시에 형성되도록 하므로써, 주변 지역의 액티브 영역이 식각 손실되지 않아 접합부의 콘택 저항 증가 및 누설 전류 발생을 방지할 수 있어 소자의 신뢰성을 높일 수 있을 뿐만 아니라, 소자의 고집적화를 실현할 수 있다.
Claims (5)
- 필드 산화막이 형성된 반도체 기판이 제공되는 단계;셀 지역 및 주변 지역에 게이트를 형성하기 위한 층들을 형성하고, 상기 층들의 상부층은 셀 지역의 게이트 형성을 위한 자기 정렬 식각시 하드 마스크로 사용되는 아크옥시나이트라이드층이 되도록 하는 단계;상기 주변 지역의 아크옥시나이트라이드층에 이온 주입을 통해 손상을 가하여 변형된 아크옥시나이트라이드층이 되도록 하는 단계;상기 게이트용 층들을 패터닝하여 셀 지역에 메모리 셀용 게이트를, 주변 지역에 고전압 및 저전압 트랜지스터용 게이트를 형성하는 단계;불순물 이온 주입 공정으로 셀 지역 및 주변 지역 각각에 접합부를 형성하는 단계; 및층간 절연층을 형성한 후, 플루오린계 화학 가스를 사용한 식각 공정으로 상기 층간 절연층의 일부분을 식각하여 셀 지역 및 주변 지역에 콘택홀들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 셀 지역에 형성된 층들은 터널 산화막, 제 1 폴리실리콘층, ONO 유전체막, 제 2 폴리실리콘층, 탑 폴리실리콘층, 금속 실리사이드층 및 아크옥시나이트라이드층이 순차적으로 적층된 층인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 주변 지역에 형성된 층들은 주변 지역 일부분에 고전압 트랜지스터의 게이트용으로 제 1 게이트 산화막, 제 1 폴리실리콘층, 탑 폴리실리콘층, 금속 실리사이드층 및 아크옥시나이트라이드층이 순차적으로 적층되고, 다른 부분에 저전압 트랜지스터의 게이트용으로 제 2 게이트 산화막, 제 2 폴리실리콘층, 탑 폴리실리콘층, 금속 실리사이드층 및 아크옥시나이트라이드층이 순차적으로 적층된 층인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 변형된 아크옥시나이트라이드층은 원자량이 40 이상인 이온으로 30 내지 300KeV의 에너지에서 1.0E13 내지 1.0E16 ions/cm2의 이온 주입 양으로 이온 주입을 실시하여 형성된 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 층간 절연층은 고온 산화막(HTO) 및 보론 포스포러스 실리케이트 글라스막(BPSG)을 증착하여 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980061358A KR20000044855A (ko) | 1998-12-30 | 1998-12-30 | 플래쉬 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000044855A true KR20000044855A (ko) | 2000-07-15 |
Family
ID=19568110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061358A KR20000044855A (ko) | 1998-12-30 | 1998-12-30 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000044855A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426441B1 (ko) * | 2001-11-01 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| US7396775B2 (en) | 2005-03-25 | 2008-07-08 | Hynix Semiconductor Inc. Inc. | Method for manufacturing semiconductor device |
| KR20170105602A (ko) * | 2015-01-22 | 2017-09-19 | 실리콘 스토리지 테크놀로지 인크 | 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법 |
-
1998
- 1998-12-30 KR KR1019980061358A patent/KR20000044855A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426441B1 (ko) * | 2001-11-01 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| US7396775B2 (en) | 2005-03-25 | 2008-07-08 | Hynix Semiconductor Inc. Inc. | Method for manufacturing semiconductor device |
| KR20170105602A (ko) * | 2015-01-22 | 2017-09-19 | 실리콘 스토리지 테크놀로지 인크 | 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법 |
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