KR20030049781A - 플래시 메모리 셀 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, ONO막으로 이루어진 터널 산화막, 플로팅 게이트 및 유전체막을 소정의 패턴으로 형성하고, ONO막을 STI 하드 마스크로 이용한 식각 공정으로 트렌치를 형성한 후 트렌치의 측벽 및 저면에 불순물을 주입하여 비트 라인을 형성하고 트렌치에 절연 물질을 매립하여 소자 분리막을 형성함으로써, ONO막과 소자 분리막간의 정렬 오차를 방지하고, 소자 분리막 형성 공정을 정확하게 제어하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법을 제공하는 그 목적이 있다.
Description
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 특히 터널 산화막 및 유전체막는 산화막으로 이루어지고, 플로팅 게이트는 질화막으로 이루어져 전체 구조가 SONOS 구조로 이루어진 플래시 메모리 셀 제조 방법에 관한 것이다.
도 1은 일반적인 SONOS 구조의 플래시 메모리 셀의 레이 아웃도이고, 도 2는 도 1의 레이 아웃을 X-X'에 따라 절취한 상태의 단면도이다.
도 1 및 도 2를 참조하면, 종래 기술에 따른 SONOS 구조의 플래시 메모리 셀(100)은 반도체 기판(11)의 소정 영역에 형성된 ONO막(15)과, ONO막(15)의 양측에 구비된 제 1 및 제 2 비트 라인(16a 및 16b)과, 셀간의 절연을 위하여 제 1 및 제 2 비트 라인(16a 및 16b) 상에 형성된 소자 분리막(17)과, 워드 라인(18)으로 이루어진다.
상기에서, ONO막(15)은 제 1 산화막(12), 질화막(13) 및 제 2 산화막(14)이 적층된 구조로 이루어지며, 제 1 산화막(12)은 터널 산화막, 질화막(13)은 플로팅 게이트, 제 2 산화막(14)은 질화막(13)에 주입된 전자가 워드 라인(18)으로 빠져나가는 것을 방지하기 위한 유전체막의 역할을 한다. 제 1 및 제 2 비트 라인(16a 및 16b)은 이온 주입 공정을 통해 형성된 불순물 영역으로 이루어진다.
플래시 메모리 셀(100)의 프로그램 및 소거 동작은 워드 라인(18)과 제 1 및 제 2 비트 라인(16a 및 16b)이 인가되는 전압에 따라 이루어지며, 프로그램 동작시에는 질화막(13)의 양 가장자리(13a)로 전자가 주입되고, 소거 동작 시에는 질화막(13)의 양 가장자리(13a)에 주입된 전자를 방출시킨다.
상기의 구조로 이루어진 플래시 메모리 셀(100)에서, 제 1 및 제 2 비트 라인(16a 및 16b)과 ONO막(15)의 정렬 오차가 발생할 경우 질화막(13)의 한 쪽 부분에서는 프로그램 동작이나 소거 동작이 이루어지지 않을 수 있다,
또한, 제 1 및 제 2 비트 라인(16a 및 16b)의 상부에는 형성된 소자 분리막(17)은 열산화 공정에 의해 형성되므로, 소자가 고집적화되어 감에 따라, 소자 분리막(17)을 형성하는 공정을 정확하게 제어하기 어려워진다.
상기의 문제점으로 인하여, 플래시 메모리 셀을 고집적화 하는데 어려움이 있고, 소자의 전기적 특성이 저하될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, ONO막으로 이루어진 터널 산화막, 플로팅 게이트 및 유전체막을 소정의 패턴으로 형성하고, ONO막을 STI 하드 마스크로 이용한 식각 공정으로 트렌치를 형성한 후 트렌치의 측벽 및 저면에 불순물을 주입하여 비트 라인을 형성하고 트렌치에 절연 물질을 매립하여 소자 분리막을 형성함으로써, ONO막과 소자 분리막간의 정렬 오차를 방지하고, 소자 분리막 형성 공정을 정확하게 제어하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법을 제공하는 그 목적이 있다.
도 1은 일반적인 SONOS 구조의 플래시 메모리 셀의 레이 아웃도.
도 2는 도 1의 레이 아웃을 X-X'에 따라 절취한 상태의 단면도.
도 3a 내지 도 3e는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판12, 32 : 제 1 산화막
13, 33 : 질화막14, 34 : 제 2 산화막
15, 35 : ONO막16a, 16b, 38 : 비트 라인
17, 41 : 소자 분리막18, 42 : 워드 라인
36 : 패드 질화막37 : 트렌치
39 : 불순물 영역39 : 열산화막
40 : 절연물질
본 발명에 따른 플래시 메모리 셀 제조 방법은 반도체 기판 상에 소정의 패턴으로 ONO막을 형성하는 단계와, ONO막을 식각 마스크로 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 불순물을 주입하여 불순물 영역을 형성하는 단계와, 트렌치에 절연물질을 매립하여 소자 분리막을 형성하는 단계와, 전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 통해 전도성 물질층으로 이루어진 워드 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 플래시 메모리 셀 제조 방법은 반도체 기판 상에 ONO막 및 패드 질화막을 순차적으로 형성한 후 패터닝하는 단계와, 패드 질화막을 식각 마스크로 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 불순물을 주입하여 불순물 영역을 형성하는 단계와, 전체 상부에 절연물질층을 형성한 후 화학적 기계적 연마로 ONO막 상부의 패드 질화막 및 절연물질층을 제거하고 절연물질층을 트렌치에만 잔류시켜 소자 분리막을 형성하는 단계와, 전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 통해 전도성 물질층으로 이루어진 워드 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(31) 상에 제 1 산화막(32), 질화막(33), 제 2 산화막(33)을 순차적으로 형성하여 ONO막(35)을 형성한다. 이후, ONO막(35) 상부에 패드 질화막(36)을 형성한다.
제 1 산화막(32)은 20 내지 200Å의 두께로 형성되며, 플래시 메모리 셀의 터널 산화막 역할을 한다. 질화막(33)은 10 내지 200Å의 두께로 형성되며, 플래시 메모리 셀의 플로팅 게이트 역할을 한다. 제 2 산화막(34)은 10 내지 1000Å의 두께로 형성되며, 플래시 메모리 셀의 프로그램 동작 시 질화막(33)으로 주입된 전자가 후속 공정에서 형성될 워드 라인으로 빠져나가는 것을 방지하기 위한 유전체막 역할을 한다. 또한, 제 2 산화막(34)은 후속 공정에서 소자 분리막을 형성한 후 패드 질화막(36)을 제거하는 과정에서 발생하는 스트레스를 감소시키기 위하여 두껍게 형성한다.
도 3b를 참조하면, 식각 공정으로 트렌치가 형성될 영역의 패드 질화막(36) 및 ONO막(35)을 제거한 후 반도체 기판(31)을 소정 깊이까지 식각하여 트렌치(37)를 형성한다.
일반적으로, 트렌치를 형성하기 위해서는, 반도체 기판 상에 패드 질화막을 형성하며, 패드 질화막에 의해 반도체 기판에 스트레스가 발생되는 것을 방지하기 위하여 반도체 기판과 패드 질화막 사이에 패드 산화막을 형성한다.
도 3b에서는 반도체 기판(31)과 패드 질화막(36) 사이에 형성된 ONO막(35)이패드 산화막을 대신한다.
도 3c를 참조하면, 트렌치(37)의 측벽 및 저면에 노출된 반도체 기판(31)에 불순물을 주입하여 불순물 영역(38)을 형성한다. 불순물 영역(38)은 플래시 메모리 셀의 소오스 또는 드레인을 형성하기 위하여 형성된다.
도 3d를 참조하면, 산화 공정을 통해 트렌치(37)의 측벽 및 저면에 열산화막(39)을 형성한다. 산화 공정에 의해 트렌치의 측벽 및 저면에 노출된 반도체 기판(31)의 표면이 열산화막(39)으로 변하며, 이로 인하여 트렌치(37) 저면의 각진 모서리가 둥글게 형성된다. 이후, 트렌치(37)를 절연물질(40)로 완전히 매립한 후 화학적 기계적 연마를 실시한다. 화학적 기계적 연마에 의해 패드 질화막 및 패드 질화막 상부의 절연물질이 제거된다. 이로써, 절연물질(40)과 열산화막(39)으로 이루어진 소자 분리막(41)이 형성된다.
도 3e를 참조하면, 전체 상부에 전도성 물질층을 형성한 후 워드 라인 마스크를 이용한 식각 공정으로 전도성 물질층을 패터닝하여 전도성 물질층으로 이루어진 워드 라인(42)을 형성한다. 이후, 자기 정렬 식각 공정으로 ONO막(35)을 패터닝(도시되지 않음)한다.
이로써, 제 1 산화막(32)으로 형성된 터널 산화막과, 질화막(33)으로 형성된 플로팅 게이트와, 제 2 산화막(33)으로 형성된 유전체막과, 전도성 물질층으로 이루어진 워드 라인(42)과, 트렌치의 측벽 및 저면에 형성된 불순물 영역(38)으로 이루어진 SONOS 구조의 플래시 메모리 셀이 제조된다.
상술한 바와 같이, 본 발명은 ONO막으로 이루어진 터널 산화막, 플로팅 게이트 및 유전체막을 먼저 패터닝하고, ONO막을 STI 하드 마스크로 이용한 식각 공정으로 트렌치를 형성한 후 트렌치에 소자 분리막을 형성함으로써, 공정의 단계를 줄이면서 ONO막과 소자 분리막의 정렬 오차를 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.
Claims (6)
- 반도체 기판 상에 소정의 패턴으로 ONO막을 형성하는 단계와,상기 ONO막을 식각 마스크로 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계와,상기 트렌치의 측벽 및 저면에 불순물을 주입하여 불순물 영역을 형성하는 단계와,상기 트렌치에 절연물질을 매립하여 소자 분리막을 형성하는 단계와,전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 통해 전도성 물질층으로 이루어진 워드 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 반도체 기판 상에 ONO막 및 패드 질화막을 순차적으로 형성한 후 패터닝하는 단계와,상기 패드 질화막을 식각 마스크로 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계와,상기 트렌치의 측벽 및 저면에 불순물을 주입하여 불순물 영역을 형성하는 단계와,전체 상부에 절연물질층을 형성한 후 화학적 기계적 연마로 상기 ONO막 상부의 패드 질화막 및 절연물질층을 제거하고 상기 절연물질층을 상기 트렌치에만 잔류시켜 소자 분리막을 형성하는 단계와,전체 상부에 전도성 물질층을 형성한 후 패터닝 공정을 통해 전도성 물질층으로 이루어진 워드 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 ONO막의 하부층인 제 1 산화막은 20 내지 200Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 ONO막의 질화막은 10 내지 200Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 ONO막의 상부층인 제 2 산화막은 20 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 불순물 영역을 형성한 후 산화 공정으로 상기 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
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Cited By (4)
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| KR20050078109A (ko) * | 2004-01-30 | 2005-08-04 | 실리콘허브주식회사 | 플래시 메모리 셀 및 그 제조방법 |
| KR100824152B1 (ko) * | 2006-09-29 | 2008-04-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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