KR100487532B1 - 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 - Google Patents

얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 Download PDF

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Abstract

얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판과, 반도체 기판에 형성된 복수개의 나란한 트렌치들과, 트렌치 내에 채워진 소자분리 패턴을 가진다. 소자분리패턴은 상부가 반도체 기판의 상부면으로 부터 돌출되고, 돌출된 상부는 경사진 측벽을 갖는다. 소자분리패턴의 상부면의 폭은 트렌치의 상부 폭보다 좁다. 경사진 측벽을 갖는 돌출된 소자분리패턴을 형성하는 방법은 반도체 기판 상에 서로 평행한 하드마스크 패턴 및 이들 사이의 기판에 트렌치를 형성한다. 트렌치의 내부 및 트렌치 양측에 인접한 하드마스크 패턴 사이의 영역에 채워진 절연막패턴을 형성하고, 하드마스크 패턴을 제거하여 반도체 기판의 상부면으로부터 돌출된 절연막 패턴의 상부 측벽을 노출시킨다. 절연막 패턴을 등방성 식각하여 반도체 기판의 상부면으로 부터 돌출된 상부를 갖는 소자분리 패턴을 형성한다. 소자분리 패턴의 상부면의 폭은 상기 트렌치의 상부 폭보다 좁게 형성한다.

Description

얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자 및 그 제조방법{FLASH MEMORY DEVICES HAVING SHALLOW TRENCH ISOLATION STRUCTURES AND METHODS OF FABRICATING THE SAME}
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로써, 특히 얕은 트렌치 소자분리 구조를 갖는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
얕은 트렌치분리(STI;shallow trench isolation) 기술은 종래의 LOCOS 소자분리 기술에 비하여 깊고 좁은 소자분리막을 형성할 수 있어 고집적 반도체 소자에 널리 사용되고 있다. 그러나, 트렌치 소자분리는 반도체 기판과 소자분리막과의 계면의 열화를 방지하기 위하여 확산방지층이 필요하고, 소자분리막과 활성영역과의 경계면에 그루브가 발생하여 트렌지스터의 누설전류 발생 및 게이트 산화막의 열화 등의 문제가 있다. 이러한 문제점을 극복하기 위하여 최근에 자기정렬 트렌치 공정이 도입되었다. 자기 정렬트렌치 공정은 트렌치 소자분리막을 형성하는 과정에서 게이트 도전막이 형성되어 공정을 단순화 시킬 수 있고, 게이트 산화막 및 이온주입을 실시한 이후, 소자분리막을 형성하므로, 상술한 일반적인 트렌치 소자분리의 문제점을 해결할 수 있다. 그러나, 상술한 자기정렬 트렌치의 잇점에도 불구하고, 자기 정렬 트렌치를 가지는 반도체 소자를 제조하는 과정에서 몇가지 해결해야할 문제점이 있다.
도 1은 종래의 전형적인 플래시 메모리 소자를 나타낸 평면도이다.
도 1을 참조하면, 전형적인 플래시 메모리 소자는 소자분리막들(12,34)이 평행하게 배치되어 활성영역을 한정한다. 상기 소자분리막들(12,34)의 상부를 제어게이트 전극들(42)이 서로 평행하게 가로지른다. 상기 소자분리막들(12, 34) 사이의 기판 상에 부유게이트 전극(16a,38a)이 배치된다. 상기 부유게이트 전극(16a,38a)은 상기 제어게이트 전극(42) 및 상기 기판 사이에 개재되고, 그 가장자리는 상기 소자분리막(12,34) 상부에 중첩된다.
도 2 내지 도 6은 도 1의 A-A에 따라 취해진 종래의 얕은 트렌치 소자분리 구조(shallow trench isolation structure)를 가지는 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 2를 참조하면, 반도체 기판(1) 상에 버퍼산화막(2) 및 하드마스크막(4)을 형성한다. 상기 하드마스크막(4)은 통상적으로 실리콘질화막으로 형성한다. 상기 버퍼산화막(2)은 실리콘질화막으로 형성된 상기 하드마스크막(4)에 의해 상기 기판에 가해지는 스트레스를 완충시키는 기능을 한다.
도 3을 참조하면, 상기 하드마스크막(4) 및 상기 버퍼산화막(2)을 차례로 패터닝하여 상기 반도체 기판 상에 버퍼산화막 패턴(2a) 및 하드마스크 패턴(4a)을 형성한다. 상기 하드마스크 패턴(4a)을 식각마스크로 사용하여 상기 반도체 기판(1)을 식각하여 상기 반도체 기판(1)에 트렌치(6)를 형성한다. 이 때, 상기 트렌치(6)를 형성하기 위하여 상기 반도체 기판(1)을 식각하는 동안 상기 반도체 기판(1)에 식각손상(etch damage)가 가해져 트렌치(6) 내벽에 결함이 발생할 수 있다.
도 4를 참조하면, 상기 트렌치(6) 내벽의 결함을 치유하기 위하여 상기 트렌치(6)가 형성된 반도체 기판(1)에 열산화공정을 적용하여 상기 트렌치(6) 내벽에 트렌치 산화막(10)을 형성한다. 상기 트렌치 산화막(10)이 형성된 트렌치(6) 및 상기 하드마스크 패턴들(4a) 사이의 갭영역을 채우는 절연막 패턴(8)을 형성한다. 상기 절연막 패턴(8)은 산화막으로 형성하거나, 실리콘질화막 라이너 및 산화막이 적층된 구조로 형성할 수도 있다.
도 5를 참조하면, 상기 하드마스크 패턴(4a)을 인산용액을 사용한 등방성 식각으로 제거한다. 이어서, 상기 버퍼산화막 패턴(2a)을 제거하고, 상기 절연막 패턴(8) 사이의 반도체기판의 표면 결함을 치유하기 위하여 희생산화막을 형성하고 제거한다. 그 결과, 상기 트렌치(6) 내에 채워진 소자분리 패턴(112)이 형성된다. 종래기술에 따르면, 상기 소자분리 패턴(12)의 상부면은 상기 반도체 기판(1)의 표면의 높이와 비슷한 높이로 형성되거나, 반도체 기판(1)의 표면보다 낮게 형성된다. 따라서, 상기 버퍼산화막 패턴(2a) 및 상기 희생산화막을 제거하는 동안 상기 소자분리 패턴(112)이 식각되어 상기 트렌치(6) 가장자리에 덴트가 형성되기 쉽다.
도 6을 참조하면, 상기 소자분리막 패턴(12)이 형성된 기판의 전면에 터널절연막 및 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 소자분리막 패턴들(12) 사이의 기판 상에 도전막 패턴(16)을 형성한다. 상기 도전막 패턴(16)과 상기 반도체 기판(1) 사이에 터널절연막(14)이 개재된다. 상기 도전막 패턴(16)의 가장자리는 상기 소자분리막 패턴(12)의 상부에 중첩되고, 후속공정에서 상기 도전막 패턴(16)은 플래시 메모리의 부유게이트 패턴을 형성한다.
도시된 것과 같이, 상술한 것과 같이 종래기술에 따르면 상기 트렌치 가장자리의 상기 부유게이트 패턴에 전계가 집중될 수 있다. 이에 따라 메모리 셀의 동작시 상기 트렌치 가장자리에서 원하지 않는 채널을 갖는 기생트랜지스터가 형성되어 누설전류를 발생시킬 수 있다. 더 나아가서, 상기 소자분리막 패턴(12)의 높이가 상기 반도체 기판(1)의 높이보다 낮거나 비슷할 경우 부유게이트 뿐만아니라, 메모리 셀의 제어게이트에 의해서도 기생 트랜지스터가 형성될 수 있다.
도 7 내지 도 11은 도 1의 A-A를 따라 취해진 종래기술에 따른 자기정렬 얕은 트렌치 소자분리 구조(self aligned shallow trench isolation structure)를 가지는 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 7을 참조하면, 반도체 기판(18) 상에 터널절연막(20), 제1 폴리실리콘막(22) 및 실리콘질화막(24)을 차례로 형성한다.
도 8을 참조하면, 상기 실리콘질화막(24), 상기 제1 폴리실리콘막(22) 및 상기 터널절연막(20)을 차례로 패터닝하여 상기 반도체 기판(18) 상에 터널절연막 패턴(20a), 제1 폴리실리콘 패턴(22a) 및 실리콘질화막 패턴(24a)을 형성한다. 상기 실리콘질화막 패턴(24a)을 식각마스크로 사용하여 상기 반도체 기판(18)을 식각하여 트렌치(26)를 형성한다.
도 9를 참조하면, 상기 트렌치(26) 내벽의 결함을 치유하기 위하여 상기 반도체 기판(18)에 열산화공정을 적용한다. 그 결과, 상기 트렌치(26) 내벽에 트렌치 산화막(28)이 형성된다. 이과정에서, 제1 폴리실리콘 패턴(22a)의 측벽들이 산화되고, 상기 터널절연막 패턴(20a)의 가장자리와 접하는 상기 제1 폴리실리콘 패턴(22a) 및 상기 반도체 기판(18) 또한 산화되어 상기 터널절연막(20a)의 가장자리에 버즈빅(32)이 형성될 수 있다. 상기 터널절연막 패턴(20a)의 가장자리에 형성된 버즈빅(32)은 플래시 메모리 소자의 내구성 및 데이타 유지성을 열화시키는 요인이 된다.
이어서, 상기 트렌치 산화막(28)이 형성된 트렌치(30) 내부 및 상기 실리콘질화막 패턴들(24a) 사이의 갭영역을 채우는 절연막 패턴(30)을 형성한다.
도 10을 참조하면, 상기 실리콘질화막 패턴(24a)을 제거하여 상기 제1 폴리실리콘 패턴(22a)을 노출시킨다. 상기 트렌치(28)에는 상기 제1 폴리실리콘 패턴들(22a)의 측벽에 정렬된 측벽을 갖는 소자분리 패턴(34)이 형성된다. 상기 소자분리 패턴(34)은 상기 트렌치 산화막(28) 및 상기 절연막 패턴(30)으로 구성된다. 이어서, 상기 반도체 기판(18)의 전면에 상부 제2 폴리실리콘막을 형성한 후 패터닝하여 상기 제1 폴리실리콘 패턴(22a) 상에 제2 폴리실리콘 패턴(36)을 형성한다.
도 11을 참조하면, 상기 제2 폴리 실리콘 패턴(36)이 형성된 기판의 전면에 게이트 층간유전막(40)을 형성하고, 상기 게이트 층간유전막(40)이 형성된 기판의 전면에 제어게이트 도전막(42)을 형성한다. 상기 게이트 층간유전막(40)은 통상적으로 ONO막으로 형성하고, 상기 제어게이트 도전막(42)은 폴리실리콘 또는 메탈 폴리사이드로 형성할 수 있다.
도 12 및 도 13은 각각 도 1의 B-B 및 C-C를 따라 취해진 종래의 자기정렬 얕은 트렌치 소자분리구조를 갖는 플래시 메모리 소자를 나타낸 단면도들이다.
도 12를 참조하면, 도 11의 단계에서 형성된 상기 제어게이트 도전막(42) 및 상기 게이트 층간유전막(40), 상기 제2 폴리실리콘 패턴(36) 및 상기 제1 폴리실리콘패턴(22a)을 차례로 패터닝하여 차례로 적층되어 상기 소자분리 패턴(34)의 상부를 가로지르는 게이트 층간유전막 패턴(40a) 및 제어게이트 전극(42a)을 형성하고, 상기 게이트 층간 유전막 패턴(40a) 및 상기 터널절연막 패턴(20a) 사이에 개재된 부유게이트 패턴(38)을 형성한다. 이 때, 상기 제어게이트 전극들(42a) 사이의 상기 터널절연막 패턴(20a)은 패터닝하거나 패터닝하지 않을 수 있다.
도시된 것과 같이, 종래의 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자는 소자분리 패턴(34)이 상기 반도체 기판(18)의 상부면으로 부터 돌출되어 있고, 상기 소자분리 패턴(34)의 돌출된 상부는 수직인 측벽을 가진다. 이로 인하여, 상기 부유게이트 패턴(34)을 형성하기 위하여 상기 제1 및 제2 폴리실리콘 패턴(22a, 36)을 패터닝할 때, 상기 소자분리막의 돌출된 측벽 하단에 스트링거(44)가 남을 수 있다. 상기 스트링거는 인접한 부유게이트 패턴(38)을 전기적으로 단락(short)시킬 수 있다. 종래기술을 따를 경우, 상기 스트링거(44)를 완전히 제거하기 위하여 상기 부유게이트 패턴(38)을 형성한 후, 습식식각 또는 건식식각의 등방성 식각공정을 수행하는 과식각공정이 필요하다. 이 때, 도 13에 도시된 것과 같이, 부유 게이트 패턴(38)의 하부 측벽에 언더컷(44)이 형성되어 셀 트랜지스터에서 단채널 효과를 증가시키고, 셀 어레이 내의 게이트 라인 폭의 균일도를 떨어뜨려 셀 특성의 분포도가 증가할 수 있다. 또한, 게이트 라인을 형성한 후 식각손상을 치유하기 위한 열산화 공정에서 상기 버즈빅(도 10의 32)을 통하여 많은 양의 산소원자가 확산됨으로 인하여 터널절연막의 두께 증가가 가속된다. 더 나아가서, 상기 부유게이트 패턴(38)의 두께가 두꺼워 인접한 부유게이트들 사이에 기생커패시터가 형성되기 쉽다. 부유게이트 패턴들(38) 사이의 기생커패시턴스는 플래시 메모리 셀의 문턱전압 변동(fluctuation)의 요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 터널절연막의 가장자리에 버즈빅이 형성되지 않는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 인접한 부유게이트 패턴들을 전기적으로 단락시키는 스트링거의 형성을 방지할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 높은 커플링비 및 낮은 기생커패시턴슬 갖는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 해결하기 위하여 본 발명은 경사진 측벽을 갖는 소자분리패턴이 구비된 플래시 메모리 소자를 제공한다. 이 소자는, 반도체 기판과, 상기 반도체 기판에 형성된 복수개의 나란한 트렌치들과, 상기 트렌치 내에 채워진 소자분리 패턴을 포함한다. 상기 소자분리패턴은 상부가 상기 반도체 기판의 상부면으로 부터 돌출되고, 상기 돌출된 상부는 경사진 측벽을 갖는다. 상기 소자분리패턴의 상부면의 폭은 상기 트렌치의 상부 폭보다 좁다. 상기 소자분리 패턴들 사이의 상기 반도체 기판 상에 터널절연막이 형성되고, 상기 터널절연막 상에 부유게이트 패턴이 형성된다. 상기 부유게이트 패턴의 가장자리는 측방으로 확장되어 상기 소자분리패턴의 상부에 중첩된다. 또한, 상기 부유게이트 패턴은 상기 터널절연막과 상기 소자분리패턴 상에 콘포말하게 덮인다.
상기 기술적 과제들을 해결하기 위하여 본 발명은 경사진 측벽을 갖는 소자분리패턴이 구비된 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 서로 평행한 하드마스크 패턴들을 형성하고, 상기 하드마스크 패턴들을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 것을 포함한다. 상기 트렌치의 내부 및 상기 트렌치 양측에 인접한 하드마스크 패턴 사이의 영역에 채워진 절연막패턴을 형성한다. 상기 하드마스크 패턴을 제거하여 상기 반도체 기판의 상부면으로부터 돌출된 상기 절연막 패턴의 상부 측벽을 노출시킨다. 상기 절연막 패턴을 등방성 식각하여 상기 반도체 기판의 상부면으로부터 돌출된 소자분리 패턴을 형성한다. 상기 절연막 패턴들 사이의 반도체 기판 상에 터널절연막을 형성하고, 상기 터널절연막 상에 도전막 패턴을 형성한다. 상기 도전막 패턴의 가장자리는 측방으로 확장되어 상기 절연막 패턴 상부에 중첩되도록 형성한다. 본 발명의 특징은 상기 소자분리 패턴을 형성할 때, 상기 소자분리패턴의 상부면의 폭은 상기 트렌치의 상부 폭보다 좁게 형성하고, 상기 돌출된 상부는 경사진 측벽을 가지도록 형성하는 것이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 14는 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 설명하기 위한 사시도이다.
도 14를 참조하면, 반도체 기판(50)의 소정영역에 형성된 트렌치(58) 내에 소자분리 패턴(68)이 형성된다. 상기 소자분리 패턴(68)은 상기 트렌치(58)의 내벽에 형성된 트렌치 산화막(60)과, 상기 트렌치(58) 내에 형성된 절연막 패턴(62)을 포함한다. 상기 절연막 패턴(62)의 상부는 상기 반도체 기판(50)의 상부면으로 부터 돌출된다. 상기 소자분리 패턴(68)의 상부면의 폭은 상기 트렌치(58)의 상부폭보다 좁다. 따라서, 상기 소자분리막 패턴(68)의 돌출된 상부는 경사진 측벽을 가진다. 상기 소자분리 패턴들(68)의 상부를 복수개의 제어게이트 전극(112)이 서로 평행하게 가로지른다. 상기 소자분리 패턴들(68) 사이의 반도체 기판(50)과 상기 제어게이트 전극(112) 사이에 부유게이트 패턴(72a)이 개재되고, 상기 제어게이트 전극(112) 및 상기 부유게이트 패턴(72a) 사이에 게이트 층간유전막(110)이 개재된다. 상기 부유게이트 패턴(72a) 및 상기 반도체 기판(50) 사이에는 터널절연막(70)이 개재된다. 상기 터널절연막(70)은 부유게이트 패턴(72a)의 하부에만 존재하거나, 상기 소자분리막 패턴들(68) 사이의 반도체 기판(50)의 전면에 형성될 수도 있다. 상기 소자분리 패턴(68)의 돌출된 상부가 경사진 측벽을 가지기 때문에 제조공정에 있어서 상기 돌출된 상부에 인접한 기판에 스트링거가 잔존하지 않는다.
본 발명의 플래시 메모리 소자에 있어서, 상기 터널절연막(70)의 두께는 상기 소자분리 패턴(68)에 인접한 가장자리의 두께가 상기 소자분리 패턴(68)으로 부터 이격된 중앙의 두께보다 얇다. 도 11에 도시된 것과 같은 종래의 플래시 메모리 소자는 터널절연막 패턴의 가장자리에 버즈빅이 형성되기 때문에 소자의 기입 및 소거동작이 반복될 수록 두꺼운 버즈빅의 트랩밀도가 높아져 플래시메모리 소자의 데이타 유지성 및 내구성이 약화된다. 그러나, 본 발명의 플래시 메모리 소자에서, 상기 터널절연막(70)은 버즈빅이 형성되지 않고, 오히려 소자분리 패턴(68)에 인접한 영역(70a)의 두께가 얇게 형성된다. 따라서, 낮은 프로그램 전압에서 상기 터널절연막 패턴(70)의 가장자리를 통하여 터널링이 일어날 확률이 높아져 빠른 프로그램 속도를 얻을 수 있다.
또한, 본 발명의 플래시 메모리 소자에서 부유게이트 패턴(72a)은 상기 소자분리 패턴(68) 및 상기 반도체 기판(50) 상에 콘포말하게 형성된다. 따라서, 셀 트랜지스터 당 게이트 층간유전막 패턴(110)의 면적이 넓기 때문에 도 6의 구조를 갖는 종래의 플래시 메모리 소자에 비하여 높은 커플링비를 얻을 수 있을 뿐만 아니라, 인접한 부유게이트 패턴들(72a) 사이의 기생 커패시턴스는 낮기때문에 도 11의 구조를 갖는 종래의 플래시 메모리 소자에 비하여 셀 트랜지스터의 문턱전압 변동은 종래기술에 비해 낮출 수 있다.
도 15 내지 도 22는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 15를 참조하면, 반도체 기판(50) 상에 버퍼산화막(52), 폴리실리콘막(54) 및 실리콘질화막(56)을 차례로 형성한다. 상기 폴리실리콘막(54) 및 상기 실리콘질화막(56) 사이에 산화막을 더 형성할 수도 있다.
도 16을 참조하면, 상기 실리콘질화막(56), 상기 폴리실리콘막(54) 및 상기 버퍼산화막(52)을 차례로 패터닝하여 상기 반도체 기판 상에 버퍼산화막 패턴(52a), 폴리실리콘 패턴(54a) 및 실리콘질화막 패턴(56a)이 차례로 적층된 복수개의 하드마스크 패턴들을 형성한다. 상기 하드마스크 패턴을 식각저지막으로 사용하여 상기 반도체 기판을 식각하여 트렌치(58)를 형성한다.
도 17을 참조하면, 상기 트렌치(58)가 형성된 반도체 기판(50)에 열산화공정을 적용하여 상기 트렌치(58)의 내벽에 트렌치 산화막(60)을 형성한다. 이 때, 두번째 종래기술과 마찬가지로 상기 버퍼산화막 패턴(52a)의 가장자리가 두껍게 성장되어 버즈빅(66)이 형성된다. 이어서, 상기 하드마스크 패턴들 사이의 갭영역 및 상기 트렌치(58) 내부를 채우는 절연막 패턴(62)을 형성한다. 상기 절연막 패턴(62)은 고밀도 플라즈마 산화막 도는 PEOX막 등 매립특성이 우수한 물질로 형성할 수 있다.
도 18을 참조하면, 상기 실리콘질화막 패턴(56a)을 제거한다. 상기 실리콘질화막 패턴(56a)은 인산용액을 사용한 습식식각으로 제거할 수 있다. 이어서, 상기 폴리실리콘 패턴(54a)을 제거한다. 상기 폴리실리콘 패턴(54a)은 습식식각 또는 건식식각으로 제거할 수 있다.
상기 폴리실리콘 패턴(54a)이 제거된 반도체 기판에 습식식각을 실시하여 상기 버퍼산화막(52a)을 제거하고, 상기 반도체 기판(50)의 상부면으로 돌출된 상기 절연막 패턴의 가장자리에 경사진 측벽을 형성한다. 이 때, 상기 절연막 패턴(62)은 습식식각과 건식식각을 반복적으로 실시함으로써 돌출된 상부의 높이를 조절할 수 있다. 상기 경사진 측벽을 갖는 변형된 절연막 패턴(62) 및 상기 트렌치 산화막(60)은 소자분리 패턴(68)을 구성한다. 상기 소자분리 패턴(68)은 종래기술과 달리, 상기 반도기판(50)의 상부면으로부터 돌출되어 형성되기 때문에 상기 트렌치 산화막을 형성하는 동안 상기 폴리실리콘 패턴(54a)의 측벽에도 열산화막이 형성된다. 따라서, 상기 폴리실리콘 패턴(54a)의 측벽에 형성된 열산화막이 상기 버퍼산화막(52a)을 제거하는 동안 상기 트렌치(58) 가장자리의 상기 소자분리 패턴(68)이 과식각되는 것을 막아 상기 트렌치(58) 가장자리에서 덴트가 형성되는 것을 방지할 수 있다. 이어서, 상기 반도체 기판에 열산화공정을 적용하여 희생산화막을 형성하고, 상기 희생산화막을 제거하는 공정이 더 포함될 수 있다. 이러한 희생산화공정을 실시함으로써 상기 트렌치 산화막(60) 형성공정에서 상기 버퍼산화막 패턴(52a)의 가장자리가 성장하는 동안 상기 기판에 가해진 스트레스로 인하여 발생한 결함을 치유할 수 있다.
도 19를 참조하면, 상기 반도체 기판(50) 상에 터널절연막(70)을 형성하고, 상기 터널절연막(70) 상에 도전막 패턴(72)을 형성한다. 상기 도전막 패턴(72)은 상기 터널절연막(70) 및 상기 소자분리 패턴(68)의 돌출된 측벽을 콘포말하게 덮는다. 또한, 상기 도전막 패턴(72)의 가장자리는 상기 소자분리 패턴(68)의 상부에 중첩된다.
상기 터널절연막(70)은 실리콘 산화막 또는 실리콘옥시나이트라이드막으로 형성하거나, 이들이 적층된 막으로 형성할 수 있다. 따라서, 상기 상기 터널절연막(70)이 형성하는 동안, 3차원효과(3D effect)에 의하여 상기 돌출된 소자분리 패턴(68)에 인접한 반도체 기판에 접촉하는 산소원자 또는 질소원자의 밀도가 낮아진다. 이는, 상기 돌출된 소자분리 패턴(68)이 반도체 기판의 가장자리를 감싸므로 인하여 산소원자 또는 질소원자의 접근 경로가 차단되기 때문이다. 그 결과, 상기 터널절연막(70)은 상기 소자분리 패턴(68)에 인접한 가장자리(70a)의 두께가 상기 소자분리 패턴(68)으로 부터 이격된 중앙의 두께보다 얇게 형성될 수 있다.
상술한 것과 달리 본 발명의 제1 실시예에 따른 플래시 메모리 소자는 실리콘질화막 라이너를 포함하는 소자분리 패턴을 가질 수도 있다.
도 20 내지 22를 참조하면, 상기 트랜치산화막(60)을 형성한 후, 상기 반도체 기판(50)의 전면에 실리콘질화막을 콘포말하게 형성하고, 절연막을 형성한 후 상기 절연막을 화학적기계적 연마공정으로 연마함으로써 상기 하드마스크 패턴들 사이의 갭영역 및 상기 트렌치(58)의 내부를 채우는 절연막 패턴(62)과 상기 절연막 패턴(62)의 외벽을 콘포말하게 둘러싸는 실리콘질화막 라이너(74)를 형성할 수 있다. 이어서 상술한 일 실시예와 마찬가지 방법으로, 상기 실리콘질화막 패턴(56a), 상기 폴리실리콘막 패턴(54a) 및 상기 버퍼산화막 패턴(52)을 제거하고, 상기 반도체 기판(50)의 상부면으로부터 돌출된 상기 절연막 패턴(62)의 상부를 식각함으로써 도 21에 도시된 것과 같은 소자분리 패턴(68a)을 형성할 수 있다. 상기 소자분리 패턴(68a)은 상기 트렌치산화막(60), 상기 실리콘질화막 라이너(72) 및 상기 절연막 패턴(62)을 포함한다. 이어서, 상기 소자분리 패턴들 사이의 반도체 기판(50) 상에 터널절연막(70) 및 도전막 패턴(72)을 형성한다.
도 23 및 도 27은 본 발명의 제1 실시예의 변형례를 설명하기 위한 공정단면도들이다.
도 23을 참조하면, 반도체 기판(50)의 전면에 버퍼산화막(52) 및 실리콘질화막(76)을 차례로 형성한다.
도 24를 참조하면, 상기 실리콘질화막(76) 및 상기 버퍼산화막(52)을 차례로 패터닝하여 상기 반도체 기판(50) 상에 버퍼산화막 패턴(52a) 및 실리콘질화막 패턴(76a)이 차례로 적층된 하드마스크 패턴을 형성한다.
본 발명에서 소자분리 패턴이 상기 반도체 기판(50)의 상부면으로 부터 높게 돌출될 수 있도록 상기 실리콘질화막(76a)은 1000Å이상으로 두껍게 형성하는 것이 바람직하다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판(50)을 식각하여 트렌치(58)를 형성한다.
도 25를 참조하면, 이어서, 상술한 제1 실시예와 유사하게 상기 트렌치(58)가 형성된 기판의 전면에 열산화공정을 적용하여 상기 트렌치(58)의 내벽에 트렌치 산화막(60)을 형성하고, 상기 하드마스크 패턴들 사이의 갭영역 및 상기 트렌치(58)의 내부를 채우는 절연막 패턴을 형성한다.
도 26을 참조하면, 상기 하드마스크 패턴을 습식식각을 사용하여 제거한다. 상기 버퍼산화막 패턴(52a)상기 반도체 기판(50)의 상부면으로 부터 돌출된 상기 절연막 패턴(62)의 일부가 함께 식각된다. 상기 트렌치 산화막(60) 및 상기 절연막 패턴(62)은 소자분리 패턴(68)을 구성한다. 또한, 상기 소자분리 패턴(68)의 상부는 상기 반도체 기판(50)의 상부면으로 부터 돌출되고, 상기 돌출된 상부는 경사진 측벽(78)을 가진다. 상기 소자분리 패턴(68)의 돌출된 높이는 상기 실리콘질화막(76)의 두께에 따라 조절할 수 있다.
도 27을 참조하면, 상기 소자분리 패턴들(68) 사이의 상기 반도체 기판(50) 상에 터널절연막(70) 및 도전막 패턴(72)을 형성한다. 도시된 것과 같이, 상기 소자분리 패턴(68)에 인접한 상기 터널절연막(70)의 가장자리의 두께는 상기 소자분리 패턴(68)으로 부터 이격된 상기 터널절연막(70)의 중앙의 두께보다 얇게 형성된다. 이 경우, 도 19를 참조하여 설명한 본 발명의 제1 실시예에 비하여 상기 터널절연막(70)의 가장자리의 두께보다 좀더 두껍게 형성될 수 있다. 이는 트렌치 산화막을 형성하는 동안 상기 실리콘 질화막 패턴(76a)의 측벽에는 산화막이 형성되지 않기 때문에 상기 버퍼 산화막 패턴(52a)을 제거하는 동안 상기 소자분리 패턴(68)에 인접한 상기 반도체 기판(50)의 일부가 노출될 수 있기 때문이다. 따라서, 메모리 셀의 기입속도가 너무 빠르거나, 얇은 터널절연막(70)을 통하여 누설전류가 흐르는 것을 막을 수 있다.
이어서, 도시하지는 않았지만 상기 도전막 패턴이 형성된 반도체 기판의 전면에 게이트 층간유전막 및 제어게이트 도전막을 형성하고 통상적인 방법으로 후속공정을 진행함으로써 플래시 메모리 소자가 제조할 수 있다. 본 발명에 따르면, 상기 소자분리 패턴()의 돌출된 상부가 경사진 측벽을 가지기 때문에 인접한 부유게이트 패턴들을 전기적으로 단락시키는 스트링거가 형성되지 않는다.
도 28은 본 발명의 제2 실시예에 따른 플래시 메모리 소자를 나타낸 사시도이다.
도 28을 참조하면, 본 발명의 제2 실시에에 따른 플래시 메모리 소자는 상부 가장자리가 측방으로 확장된 소자분리 패턴을 갖는다. 반도체 기판(80)의 소정영역에 형성된 트렌치(88) 내에 소자분리 패턴(100)이 형성된다. 상기 소자분리 패턴(100)은 상기 트렌치(88)의 내벽에 형성된 트렌치 산화막(90)과, 상기 트렌치(88) 내에 형성된 절연막 패턴(92)을 포함한다. 상기 절연막 패턴(92)의 상부는 상기 반도체 기판(80)의 상부면으로 부터 돌출되고, 상기 돌출된 상부 가장자리는 측방으로 확장되어 상기 반도체 기판(80)의 상부면 상에 중첩된다. 상기 소자분리 패턴(100)의 돌출된 상부는 그 하부의 폭이 상부의 폭보다 넓다. 따라서, 상기 소자분리막 패턴(100)의 돌출된 상부는 경사진 측벽(96)을 가진다. 상기 소자분리 패턴들(100)의 상부를 복수개의 제어게이트 전극(112)이 서로 평행하게 가로지른다. 상기 소자분리 패턴들(100) 사이의 반도체 기판(80)과 상기 제어게이트 전극(112) 사이에 부유게이트 패턴(108a)이 개재되고, 상기 제어게이트 전극(112) 및 상기 부유게이트 패턴(108a) 사이에 게이트 층간유전막(110)이 개재된다. 상기 부유게이트 패턴(108a) 및 상기 반도체 기판(80) 사이에는 터널절연막(106)이 개재된다. 상기 터널절연막(106)은 도시된 것과 같이 부유게이트 패턴(108a)의 하부에만 존재하거나, 상기 소자분리 패턴들(100) 사이의 반도체 기판(80)의 전면에 형성될 수도 있다.
본 발명의 제2 실시예에 따른 플래시 메모리 소자는 상술한 제1 실시예에 따른 플래시 메모리 소자와 동일한 잇점을 가진다. 이에 더하여, 상기 소자분리 패턴(100)이 상기 트렌치(88)에 인접한 상기 반도체 기판(80)의 상부면을 덮기때문에 소자분리 패턴과 반도체 기판의 경계영역에 덴트가 형성되는 것을 확실하게 방지할 수 있다.
도 29 내지 도 36은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 29를 참조하면, 반도체 기판(80) 상에 버퍼산화막(82), 폴리실리콘막(84) 및 실리콘질화막(86)을 차례로 형성한다. 상기 폴리실리콘막(84) 및 상기 실리콘질화막(86) 사이에 산화막을 더 형성할 수도 있다.
도 30을 참조하면, 상기 실리콘질화막(86), 상기 폴리실리콘막(84) 및 상기 버퍼산화막(82)을 차례로 패터닝하여 상기 반도체 기판 상에 버퍼산화막 패턴(82a), 폴리실리콘 패턴(84a) 및 실리콘질화막 패턴(86a)이 차례로 적층된 복수개의 하드마스크 패턴들을 형성한다. 상기 반도체 기판(80)에 열산화공정을 적용하여 상기 폴리실리콘 패턴(84a)의 측벽에 측벽산화막(94)을 형성함과 동시에 상기 폴리실리콘 패턴(84a)의 폭을 축소시킨다. 이어서, 상기 하드마스크 패턴을 식각저지막으로 사용하여 상기 반도체 기판을 식각하여 트렌치(88)를 형성한다. 상기 트렌치(88)는 상기 측벽산화막(94)의 외측벽에 정렬된다. 상기 측벽산화막(94)을 형성하는 동안 상기 반도체 기판(80) 상에 형성된 산화막은 상기 트렌치(88)를 형성하기 전에 이방성식각을 사용하여 제거 할 수 있다.
도 31을 참조하면, 상기 트렌치(88)가 형성된 반도체 기판(80)에 열산화공정을 적용하여 상기 트렌치(88)의 내벽에 트렌치 산화막(90)을 형성한다. 상기 하드마스크 패턴들 사이의 갭영역 및 상기 트렌치(88) 내부를 채우는 절연막패턴(93)을 형성한다. 상기 절연막 패턴(93)은 상기 측벽산화막(94)과, 상기 측벽산화막(94) 사이의 갭영역 및 상기 트렌치 산화막(90) 내에 채워진 절연막(92)을 포함한다. 상기 절연막(92)은 고밀도 플라즈마 산화막 도는 PEOX막 등 매립특성이 우수한 물질로 형성할 수 있다.
도 32를 참조하면, 상기 실리콘질화막 패턴(86a)을 제거한다. 상기 실리콘질화막 패턴(86a)은 인산용액을 사용한 습식식각으로 제거할 수 있다. 이어서, 상기 폴리실리콘 패턴(84a)을 제거한다. 상기 폴리실리콘 패턴(84a)은 습식식각 또는 건식식각으로 제거할 수 있다.
이어서, 상술한 제1 실시예와 마찬가지로, 상기 폴리실리콘 패턴(84a)이 제거된 반도체 기판에 등방성 식각을 적용하여 상기 버퍼산화막 패턴(82a)을 제거하고, 상기 반도체 기판(80)의 상부면으로 돌출된 상기 절연막 패턴의 가장자리에 경사진 측벽(96)을 형성한다. 이 때, 상기 절연막 패턴(93)은 습식식각과 건식식각을 반복적으로 실시함으로써 돌출된 상부의 높이를 조절할 수 있다. 상기 경사진 측벽(96)을 갖는 변형된 절연막 패턴(93), 및 상기 트렌치 산화막(90)은 소자분리 패턴(100)을 구성한다. 도시된 것과 같이, 상기 소자분리 패턴(100)의 상부는 상기 반도체 기판(80)의 상부면으로 부터 돌출되고, 그 가장자리는 측방으로 확장되어 상기 트렌치(88)에 인접한 반도체 기판(80)의 상부면 상에 중첩된다.
이어서, 상기 반도체 기판에 열산화공정을 적용하여 희생산화막을 형성하고, 상기 희생산화막을 제거하는 공정이 더 포함될 수 있다.
도 33 내지 35는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조방법의 변형례를 도시한다.
도 33을 참조하면, 하드마스크 패턴의 측벽에 산화막 스페이서(98)를 형성한다. 상기 하드마스크 패턴 및 상기 산화막 스페이서(98)를 식각저지막으로 사용하여 상기 반도체 기판을 식각하여 트렌치(88)를 형성한다. 상기 트렌치(88)는 상기 산화막 스페이서(98)의 외측벽에 정렬된다.
도 34을 참조하면, 상기 트렌치(88)가 형성된 반도체 기판(80)에 열산화공정을 적용하여 상기 트렌치(88)의 내벽에 트렌치 산화막(90)을 형성한다. 상기 하드마스크 패턴들 사이의 갭영역 및 상기 트렌치(88) 내부를 채우는 절연막 패턴(99)을 형성한다. 상기 절연막 패턴(99)은 상기 산화막 스페이서(98)와, 상기 측벽산화막 사이의 갭영역 및 상기 트렌치 내에 채워진 절연막(92)을 포함한다. 상기 절연막(92)은 고밀도 플라즈마 산화막 도는 PEOX막 등 매립특성이 우수한 물질로 형성할 수 있다. 이와 달리, 도 35에 도시된 것과 같이, 본 발명의 제2 실시예의 하드마스크 패턴은 차례로 적층된 버퍼산화막 패턴(82a) 및 실리콘질화막 패턴(102)으로 이루어질 수도 있다.
도 36을 참조하면, 상기 실리콘질화막 패턴(86a)을 제거한다. 상기 실리콘질화막 패턴(86a)은 인산용액을 사용한 습식식각으로 제거할 수 있다. 이어서, 상기 폴리실리콘 패턴(84a)을 제거한다. 상기 폴리실리콘 패턴(84a)은 습식식각 또는 건식식각으로 제거할 수 있다.
이어서, 상술한 제1 실시예와 마찬가지로, 상기 폴리실리콘 패턴(84a)이 제거된 반도체 기판에 등방성 식각을 적용하여 상기 버퍼산화막 패턴(82a)을 제거하고, 상기 반도체 기판(80)의 상부면으로 돌출된 상기 절연막 패턴의 가장자리에 경사진 측벽(96)을 형성한다. 이 때, 상기 절연막 패턴(99)은 습식식각과 건식식각을 반복적으로 실시함으로써 돌출된 상부의 높이를 조절할 수 있다. 상기 경사진 측벽(96)을 갖는 변형된 절연막 패턴(99), 및 상기 트렌치 산화막(90)은 소자분리 패턴(100)을 구성한다. 도시된 것과 같이, 상기 소자분리 패턴(100)의 상부는 상기 반도체 기판(80)의 상부면으로 부터 돌출되고, 그 가장자리는 측방으로 확장되어 상기 트렌치(88)에 인접한 반도체 기판(80)의 상부면 상에 중첩된다. 상기 소자분리 패턴들(100) 사이의 상기 반도체 기판(80) 상에 터널절연막(106) 및 도전막 패턴(108)을 형성한다. 도시된 것과 같이, 상기 소자분리 패턴(100)에 인접한 상기 터널절연막의 가장자리(106a)의 두께는 상기 소자분리 패턴(100)으로 부터 이격된 상기 터널절연막(106)의 중앙의 두께보다 얇게 형성된다.
이어서, 도시하지는 않았지만 상기 도전막 패턴이 형성된 반도체 기판의 전면에 게이트 층간유전막 및 제어게이트 도전막을 형성하고 통상적인 방법으로 후속공정을 진행함으로써 플래시 메모리 소자가 제조할 수 있다. 본 발명에 따르면, 상기 소자분리 패턴의 돌출된 상부가 경사진 측벽을 가지기 때문에 인접한 부유게이트 패턴들을 전기적으로 단락시키는 스트링거가 형성되지 않는다.
상술한 바와 같이 본 발명에 따르면, 반도체 기판의 상부면으로 부터 돌출된 소자분리 패턴을 형성하고, 상기 돌출된 상부가 경사진 측벽을 갖도록 형성함으로써, 플래시 메모리 소자의 부유게이트들을 전기적으로 단락시키는 스트링거가 형성되는 것을 방지할 수 있다. 따라서, 상기 스트링거를 제거하기 위하여 과식각을 하는 동안 셀 트렌지스터의 채널길이가 짧아져 단채널효과에 의한 펀치쓰루를 방지할 수 있고, 셀 어레이의 채널길이 산포를 줄일 수 있다.
또한, 상기 소자분리 패턴의 돌출된 측벽 및 반도체 기판을 콘포말하게 덮는 부유게이트 패턴을 형성함으로써 커플링비를 향상시킬 수 있다. 더 나아가서, 인접한 부유게이트 패턴들 사이의 기생 커패시턴스를 낮출 수 있어 셀 어레이의 문턱전압의 변동 폭을 줄일 수 있다.
마지막으로, 소자분리 패턴에 인접한 터널산화막의 가장자리의 두께를 얇게 형성할 수 있기 때문에 빠른 기입속도를 얻을 수 있고, 터널산화막의 가장자리의 두께가 얇기 때문에 기입 및 소거 사이클이 반복되면서 터널산화막 내의 트랩밀도가 높아지는 것을 방지할 수 있다.
도 1은 전형적인 플래시 메모리 소자의 셀 영역을 나타낸 평면도이다.
도 2 내지 도 13은 종래의 플래시 메모리 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 14는 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 나타낸 사시도이다.
도 15 내지 도 27은 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.
도 28은 본 발명의 제2 실시예에 따른 플래시 메모리 소자를 나타낸 사시도이다.
도 29 내지 도 36은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.

Claims (27)

  1. 반도체 기판;
    상기 반도체 기판에 형성된 복수개의 나란한 트렌치들;
    상기 트렌치 내에 채워지고, 상기 반도체 기판의 상부면으로부터 돌출되고 측방향으로 확장되어 그 측벽이 상기 반도체 기판의 상부면 상에 중첩된 돌출된 상부를 가지고, 상기 돌출된 상부는 경사진 측벽을 갖는 소자분리패턴;
    상기 소자분리 패턴들 사이의 상기 반도체 기판 상에 형성된 터널절연막; 및
    상기 터널절연막 상에 형성되고, 그 가장자리는 측방으로 확장되어 상기 소자분리패턴의 상부에 중첩된 부유게이트 패턴을 포함하되,
    상기 부유게이트 패턴은 상기 터널절연막과 상기 소자분리패턴 상에 콘포말하게 덮이고, 상기 소자분리패턴의 돌출된 상부는 상기 반도체 기판 상부면으로부터 높아질 수록 폭이 작아지는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제1 항에 있어서,
    상기 터널절연막은,
    실리콘 산화막, 실리콘옥시나이트라이드막 및 금속산화막 중 선택된 하나 또는 이들이 조합된 다층막인 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1 항에 있어서,
    상기 부유게이트 패턴은,
    단일층의 폴리실리콘으로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  4. 제1 항에 있어서,
    상기 소자분리패턴에 인접한 상기 터널절연막 에지의 두께는 상기 소자분리패턴으로 부터 이격된 상기 터널절연막 중앙의 두께보다 얇은 것을 특징으로 하는 플래시 메모리 소자.
  5. 제1 항에 있어서,
    상기 부유게이트 패턴의 최하부의 높이는 상기 반도체 기판의 상부면보다 높은 것을 특징으로 하는 플래시 메모리 소자.
  6. 제1 항에 있어서,
    상기 소자분리패턴은 상기 트렌치 내벽에 형성된 트렌치 산화막;및
    상기 트렌치 산화막이 형성된 트렌치 내부를 채우되, 그 상부가 상기 반도체 기판의 상부면으로 부터 돌출되고, 측방향으로 확장되어 상기 트렌치 산화막의 상부면 및 반도체 기판의 상부면 상에 중첩된 절연막 패턴을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  7. 제6 항에 있어서,
    상기 트렌치 산화막 및 상기 절연막 패턴 사이에 개재된 실리콘질화막 라이너를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  8. 삭제
  9. 제1 항에 있어서,
    상기 소자분리패턴은 상기 트렌치의 내벽에 형성된 트렌치 산화막;및
    상기 트렌치 산화막이 형성된 트렌치 내부를 채우되, 상부가 상기 반도체 기판의 상부면으로 부터 돌출된 절연막 패턴을 포함하되,
    상기 절연막 패턴의 돌출된 상부는 측방향으로 확장되어 상기 반도체 기판의 상부면 상에 중첩된 것을 특징으로 하는 플래시 메모리 소자.
  10. 제9 항에 있어서,
    상기 트렌치 산화막 및 상기 절연막 패턴 사이에 개재된 실리콘질화막 라이너를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  11. 제9 항에 있어서,
    상기 터널절연막의 에지는 상기 절연막 패턴과 접하고, 상기 트렌치 산화막과는 이격된 것을 특징으로 하는 플래시 메모리 소자.
  12. 제1 항에 있어서,
    상기 부유게이트 패턴 상에 형성된 게이트 층간유전막패턴;및
    상기 게이트 층간유전막패턴 상에 형성된 제어게이트 전극을 더 포함하는 플래시 메모리 소자.
  13. 제12 항에 있어서,
    상기 게이트 층간유전막패턴은 적어도 한층의 고유전막을 포함하는 다층막으로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  14. 제13 항에 있어서,
    상기 고유전막은, 실리콘질화막, 탄탈륨산화막 및 알루미나로 구성된 그룹 중 선택된 하나인 것을 특징으로 하는 플래시 메모리 소자.
  15. 제13 항에 있어서,
    상기 게이트 층간유전막 패턴의 최하층 및 최상층은 실리콘산화막인 것을 특징으로 하는 플래시 메모리 소자.
  16. 반도체 기판 상에 서로 평행한 하드마스크 패턴들을 형성하는 단계;
    상기 하드마스크 패턴들을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내부 및 상기 트렌치 양측에 인접한 하드마스크 패턴 사이의 영역에 채워진 절연막패턴을 형성하는 단계;
    상기 하드마스크 패턴을 제거하여 상기 반도체 기판의 상부면으로부터 돌출되고, 상기 반도체 기판의 상부면 상에 위치하는 상기 절연막 패턴의 상부 측벽을 노출시키는 단계;
    상기 절연막 패턴을 등방성 식각하여 상기 반도체 기판의 상부면까지 확장되고, 상기 반도체 기판의 상부면으로부터 높아질 수록 폭이 작아지는 돌출된 상부를 가지는 소자분리 패턴을 상기 트렌치 내에 형성하는 단계;
    상기 절연막 패턴들 사이의 반도체 기판 상에 터널절연막을 형성하는 단계;및
    상기 터널절연막 상에 형성되고, 그 가장자리는 측방으로 확장되어 상기 절연막 패턴 상부에 중첩된 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  17. 제16 항에 있어서,
    상기 하드마스크 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 버퍼산화막을 형성하는 단계;
    상기 버퍼산화막 상에 실리콘질화막을 형성하는 단계;
    상기 실리콘질화막 및 상기 버퍼산화막을 차례로 패터닝하여 버퍼산화막 패턴 및 실리콘질화막 패턴이 차례로 적층된 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴의 측벽에 산화막 스페이서를 형성하는 단계를 더 포함하되,
    상기 트렌치는 상기 산화막 스페이서의 외측벽에 정렬되어 형성되고,
    상기 절연막 패턴은 상기 산화막 스페이서를 포함하여 상기 절연막 패턴의 측벽은 상기 반도체 기판의 상부면 상에 위치하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  18. 삭제
  19. 제16 항에 있어서,
    상기 하드마스크 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 버퍼산화막을 형성하는 단계;
    상기 버퍼산화막 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 실리콘질화막을 형성하는 단계;
    상기 실리콘질화막, 상기 폴리실리콘막 및 상기 버퍼산화막을 차례로 패터닝하여 상기 버퍼산화막 패턴, 상기 폴리실리콘막 패턴 및 상기 실리콘질화막 패턴이 차례로 적층된 하드마스크 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  20. 제19 항에 있어서,
    상기 폴리실리콘막 상에 실리콘산화막을 형성하는 단계;및
    상기 실리콘질화막을 패터닝한 후, 상기 실리콘산화막을 패터닝하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  21. 제19 항에 있어서,
    상기 하드마스크 패턴이 형성된 반도체 기판에 열산화공정을 적용하여 상기 폴리실리콘막 패턴의 측벽에 측벽산화막을 형성함과 동시에, 상기 폴리실리콘막 패턴의 폭을 축소하는 단계를 더 포함하되,
    상기 트렌치는 상기 측벽 산화막의 외측벽에 정렬되어 형성되고,
    상기 절연막 패턴은 상기 측벽산화막을 포함하여 상기 절연막 패턴의 측벽은 상기 반도체 기판의 상부면 상에 위치하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  22. 제16 항에 있어서,
    상기 절연막 패턴을 형성하기 전에,
    상기 반도체 기판에 열산화공정을 적용하여 상기 트렌치 내벽에 트렌치 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  23. 제22 항에 있어서,
    상기 트렌치 산화막 상에 실리콘질화막 라이너를 콘포말하게 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  24. 제16 항에 있어서,
    상기 소자분리패턴을 형성하는 단계에서,
    상기 절연막 패턴을 이방성 식각하여 상기 소자분리막 패턴의 돌출된 상부의 높이를 조절하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  25. 제16 항에 있어서,
    상기 터널절연막을 형성하기 전에,
    상기 반도체 기판에 열산화 공정을 적용하여 상기 소자분리패턴들 사이의 반도체 기판 상에 희생산화막을 형성하는 단계;및
    상기 희생산화막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  26. 제16 항에 있어서,
    상기 터널절연막 패턴은 상기 소자분리패턴으로부터 이격된 중앙의 두께보다 상기 소자분리패턴에 인접하는 가장자리의 두께가 더 얇게 형성된 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  27. 제16 항에 있어서,
    상기 도전막 패턴이 형성된 기판의 전면에 게이트 층간유전막을 콘포말하게 형성하는 단계;
    상기 게이트 층간유전막 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 전극막, 상기 게이트 층간유전막 및 상기 도전막 패턴을 차례로 패터닝하여 상기 소자분리막 패턴들의 상부를 가로지르는 제어게이트 전극과, 상기 제어게이트 전극 하부의 콘포말한 게이트 층간유전막 패턴과, 상기 게이트 층간유전막 패턴과 상기 제널절연막 사이에 개재된 부유게이트 패턴을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
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