TWI715337B

TWI715337B - 半導體元件及其製造方法

Info

Publication number: TWI715337B
Application number: TW108144787A
Authority: TW
Inventors: 王振志; 王宇揚
Original assignee: 王振志
Priority date: 2019-03-18
Filing date: 2019-12-06
Publication date: 2021-01-01
Also published as: KR20200111631A; TW202036787A

Abstract

本揭露提供一種半導體元件及其製造方法。半導體元件包括基板、位於基板上的第一及第二多晶矽層、第三多晶矽層、閘極介電層、閘極導電層、第一至第三隔離層、位元線通孔接觸與導電層。第三多晶矽層具有位於第一及第二多晶矽層間的凹部部分，凹部部分定義為記憶體元件的本體。第一隔離層鄰接第一至第三多晶矽層。閘極介電層與閘極導電層位於第三多晶矽層中。第二隔離層位於閘極導電層與第三多晶矽層上。第三隔離層位於第一及第二隔離層上。位元線通孔接觸通過第一至第三隔離層。導電層位於位元線通孔接觸與第三隔離層上。

Description

半導體元件及其製造方法

本揭露係有關於一種半導體元件及其製造方法。

半導體記憶體元件可分為揮發性記憶體元件(volatile memory devices)與非揮發性記憶體元件(nonvolatile memory devices)兩類。揮發性記憶體元件，例如是動態隨機存取記憶體(dynamic random access memory；DRAM)，可包括一電晶體與一電容(one transistor and one capacitor；1T1C)。電容可以充電或放電，前述的兩種狀態可以由0與1兩個位元的值來表示。電晶體可以包括位於一對源極/汲極區域之間的通道區域，以及配置以將源極/汲極區域通過通道區域彼此電性連接的閘極。

本揭露提供一種用於提升密度與提升效能的半導體元件及其製造方法。依據本揭露的一實施方式中，半導體元件的製造方法包括以下步驟。形成一疊層，疊層包括第一多晶矽層、氮化矽層與第二多晶矽層。形成第一溝槽穿透疊層，其中第一溝槽在上視圖中具有蜿蜒狀輪廓。填入第一隔離層於第一溝槽中。形成第二溝槽穿透疊層，以暴露第一多晶矽層、氮化矽層與第二多晶矽層的複數側壁。移除氮化矽層，以形成凹陷，凹陷位於第一多晶矽層與第二多晶矽層之間。摻雜暴露的第一多晶矽層與第二多晶矽層的複數側壁，以定義源極端點接觸與汲極端點接觸。形成第三多晶矽層於第一多晶矽層與第二多晶矽層上，以及位於第一多晶矽層與第二多晶矽層的凹陷中，使得第三多晶矽層具有凹部部分，凹部部分位於第一多晶矽層與第二多晶矽層之間。摻雜凹部部分，以定義源極區域與汲極區域。摻雜凹部部分的內側，以形成井區，井區為基極，其中基極朝向第一溝槽。摻雜凹部部分，以定義通道區域，其中凹部部分定義為記憶體元件的本體。形成閘極介電層於第三多晶矽層上。形成閘極導電層於閘極介電層上，其中閘極導電層定義為字元線，且閘極導電層面對凹部部分的位置視為閘極，閘極朝向第二溝槽。形成第二隔離層於閘極導電層上。

在一些實施方式中，半導體的製造方法更包括以下步驟。形成第三隔離層於疊層上。形成位元線通孔接觸通過第一隔離層與第三隔離層。形成導電層於位元線通孔接觸上，其中導電層定義為位元線。

在一些實施方式中，半導體的製造方法更包括以下步驟。形成第四隔離層於導電層上。形成電容連接墊通過第四隔離層、導電層與第三隔離層。

在一些實施方式中，半導體的製造方法更包括以下步驟。形成第五隔離層於電容連接墊與第四隔離層上。依序形成下電極板、高介電係數值介電層與上電極板於第五隔離層中。

在一些實施方式中，第二隔離層的長度方向平行於第一隔離層的長度方向。

在一些實施方式中，第三多晶矽層更具有連接於凹部部分的第一部分與第二部分。第一部分與第二部分分別位於第一多晶矽層與第二多晶矽層上。

在一些實施方式中，半導體的製造方法更包括在形成第二隔離層於閘極導電層上之前，蝕刻閘極導電層、閘極介電層以及位於第一多晶矽層與第二多晶矽層上的第三多晶矽層的一部分，以形成第三溝槽。

在一些實施方式中，半導體的製造方法更包括在形成位元線通孔接觸通過第一隔離層與第三隔離層之前，蝕刻第一隔離層，以留下第一隔離層的剩餘的一部份。

依據本揭露的一實施方式，半導體元件包括基板、第一多晶矽層、第二多晶矽層、第三多晶矽層、第一隔離層、閘極介電層、閘極導電層、第二隔離層、第三隔離層、位元線通孔接觸與導電層。第一多晶矽層與第二多晶矽層位於基板上。第三多晶矽層位於第一多晶矽層與第二多晶矽層之間。第三多晶矽層具有凹部部分，凹部部分位於第一多晶矽層與第二多晶矽層之間，其中凹部部分定義為記憶體元件的本體，其中本體包括基極。第一隔離層鄰接於第一多晶矽層、第二多晶矽層與第三多晶矽層，其中第一隔離層在上視圖中具有蜿蜒狀輪廓。閘極介電層與閘極導電層位於第三多晶矽層中，且閘極介電層從第三多晶矽層凸出，其中閘極導電層面對凹部部分的位置具有閘極。第二隔離層位於閘極導電層與第三多晶矽層上，其中基極與閘極的位置分別朝向第一隔離層與第二隔離層。第三隔離層位於第一隔離層與第二隔離層上。位元線通孔接觸通過第一隔離層與第三隔離層。導電層位於位元線通孔接觸與第三隔離層上，其中導電層定義為位元線。

在一些實施方式中，半導體元件更包括電容連接墊、下電極板、高介電係數值介電層、上電極板。電容連接墊通過第三隔離層。下電極、高介電係數值介電層與上電極板依序位於電容連接墊上，其中下電極板、高介電係數值介電層與上電極板定義為電容。

在一些實施方式中，半導體元件更包括位於導電層上的第四隔離層，並且電容連接墊通過第三隔離層與第四隔離層。

在一些實施方式中，半導體元件更包括位於第四隔離層與電容連接墊上的第五隔離層。

在一些實施方式中，下電極板、高介電係數值介電層、上電極板、電容連接墊、源極端點接觸、汲極端點接觸以及本體定義為一組動態隨機存取記憶體單元，且動態隨機存取記憶體單元的面密度低於每單位特徵尺寸平方的六倍。源極端點接觸與汲極端點接觸設置於第一多晶矽層與第二多晶矽層的複數側壁上。

在一些實施方式中，下電極板、高介電係數值介電層與上電極板嵌設於第五隔離層中，且電容位於導電層之上。

在一些實施方式中，第二隔離層在上視圖中具有直條狀輪廓，且其中記憶體元件的本體在上視圖中呈反對稱排列。

在一些實施方式中，下電極板環繞高介電係數值介電層，且該高介電係數值介電層環繞上電極板。

在一些實施方式中，下電極板接觸於電容連接墊。

在一些實施方式中，第三多晶矽層覆蓋第一多晶矽層與第二多晶矽層，且第三多晶矽層的凹部部分在上視圖中具有半橢圓輪廓。

在一些實施方式中，位元線通孔接觸在基板的垂直投影與電容連接墊在基板的垂直投影不重疊。

在一些實施方式中，半導體元件更包括多晶矽結構與阻障結構，設置於基板上，且多晶矽結構環繞阻障結構。

綜上所述，本揭露提供一種半導體元件及其製造方法。透過使用前述的半導體元件，可增加半導體元件的密度，從而提升半導體元件的效能。

應當瞭解前面的一般描述和以下的詳細描述都是示例，並且旨在提供對本揭露的進一步解釋。

100‧‧‧基板

110‧‧‧多晶矽結構

120‧‧‧第一阻障結構

122‧‧‧第二阻障結構

124‧‧‧第三阻障結構

200‧‧‧疊層

202‧‧‧側壁

204‧‧‧側壁

210‧‧‧第一多晶矽層

214‧‧‧側

220‧‧‧氮化矽層

230‧‧‧第二多晶矽層

232‧‧‧襯墊層

234‧‧‧側

240‧‧‧第一隔離層

250‧‧‧源極端點接觸

252‧‧‧汲極端點接觸

260‧‧‧第三多晶矽層

260B‧‧‧基極

260C‧‧‧通道區域

260D‧‧‧汲極區域

260S‧‧‧源極區域

260W‧‧‧井區

262‧‧‧凹部部分

264‧‧‧第一部分

266‧‧‧第二部分

270‧‧‧閘極介電層

280‧‧‧閘極導電層

290‧‧‧第二隔離層

300‧‧‧第三隔離層

310‧‧‧位元線通孔接觸

320‧‧‧導電層

330‧‧‧第四隔離層

340‧‧‧電容連接墊

350‧‧‧第五隔離層

360‧‧‧下電極板

370‧‧‧高介電係數值介電層

380‧‧‧上電極板

2A-2A、4A-4A、5A-5A、6A-6A、9A-9A、11A-11A、12A-12A、13A-13A、18A-18A、19-19‧‧‧線

BL0‧‧‧位元線

BL1‧‧‧位元線

G‧‧‧閘極

R1‧‧‧凹陷

T1‧‧‧溝槽

T2‧‧‧溝槽

T3‧‧‧溝槽

WL0‧‧‧字元線

WL1‧‧‧字元線

WL2‧‧‧字元線

WL3‧‧‧字元線

本揭露之態樣可從以下實施方式的詳細說明及隨附的圖式理解。

第1圖、第2A圖、第3圖、第4A圖、第5A圖、第6A圖、第7圖、第8圖、第9A圖、第10圖、第11A圖、第12A圖、第13A圖、第14圖、第15圖、第16圖、第17圖與第18A圖是根據本揭露的一實施方式在各個階段形成一半導體元件的方法之剖面圖。

第2B圖是第2A圖的上視圖。

第4B圖、第5B圖與第6B圖分別是第4A圖、第5A圖與第6A圖的半導體元件的上視圖，其中為了清楚起見而省略第二多晶矽層。

第4C圖、第4D圖與第4E圖繪示第4B圖的第一溝槽的不同實施方式。

第9B圖、第11B圖、第12B圖與第13B圖分別是第9A圖、第11A圖、第12A圖與第13A圖的半導體元件的上視圖，其中為了清楚起見而省略第二多晶矽層。

第12C圖繪示第12B圖中的記憶體單元的電晶體元件的示意圖。

第18B圖是第18A圖的半導體元件的上視圖。

第19圖是沿第18B圖之19-19線所繪示的剖面圖。

第20圖是根據本揭露的一實施方式的動態隨機儲存記憶體(DRAM)陣列的電路圖。

以下揭露內容提供用於實施本揭露之不同特徵之諸多不同實施方式或示例。下文描述組件及排列之某些實施方式或示例以簡化本揭露。當然，此等僅係示例性且並非意欲為限制性。舉例而言，部件之尺寸不限於所揭示範圍或值，而是可取決於元件之製程條件及/或所期望性質。此外，隨後之描述中在第二特徵上方或在第二特徵上形成第一特徵可包含其中第一特徵及第二特徵直接接觸形成之實施方式且亦可包含其中可插入第一特徵及第二特徵中間以形成額外特徵以使得第一特徵及第二特徵可不直接接觸之實施方式。為簡單與清晰起見，各特徵可按不同比例而任意繪製。

進一步而言，為了便於描述，本文可使用諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者等空間相對性術語來描述如圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中所描繪之定向外，空間相對性術語意欲囊括使用或操作中之元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。

參閱第1圖。多晶矽結構110與第一阻障結構120形成在基板100上。在一些實施方式中，基板100可以是矽基板。在一些其他的實施方式中，基板100可包括其他半導體元素，例如：鍺(germanium)，或包括半導體化合物，例如：碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenic)、及/或銻化銦(indium antimonide)，或其他半導體合金，例如：矽鍺(SiGe)、磷化砷鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或磷砷化銦鎵(GaInAsP)，以及以上之任意組合。在一些其他的實施方式中，基板100包括絕緣層覆矽(semiconductor-on-insulator；SOI)基板，例如具有埋層(buried layer)。在一些實施方式中，第一阻障結構120是由氮化矽(silicon nitride)製成。

參閱第2A圖與第2B圖，其中第2B圖是第2A圖的半導體元件的上視圖。換句話說，第2A圖是沿第2B圖的半導體元件的線2A-2A所繪示的剖面圖。第二阻障結構122形成為嵌入在多晶矽結構110中。詳細來說，形成第二阻障結構122的方法可以包括先在多晶矽結構110中形成溝槽，然後在前述的溝槽中填入阻障材料。多晶矽結構110環繞第二阻障結構122，且多晶矽結構110可作為位元線埋入連接結構(BL buried connection structure)。在一些實施方式中，第二阻障結構122與第一阻障結構120由相同的材料製成，例如氮化矽。

參閱第3圖。疊層200形成在基板100上。詳細來說，疊層200包括第一多晶矽層210、氮化矽層220與第二多晶矽層230。換句話說，第一多晶矽層210、氮化矽層220與第二多晶矽層230依序堆疊於基板100之上，且疊層200中的第一多晶矽層210最靠近基板100。第一多晶矽層210直接接觸於多晶矽結構110、第一阻障結構120與第二阻障結構122。

參閱第4A圖與第4B圖，其中第4B圖是第4A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第4A圖是沿第4B圖的半導體元件的線4A-4A所繪示的剖面圖。在形成疊層200之後，蝕刻疊層200的一部分，以形成第一溝槽T1穿透於疊層200。詳細來說，疊層200上可藉由適當的沉積、顯影及/或蝕刻技術形成圖案化的硬遮罩層，並使用圖案化的硬遮罩層作為蝕刻遮罩，以蝕刻疊層200。蝕刻疊層200終止於多晶矽結構110。第一溝槽T1暴露下面的多晶矽結構110。因此，形成溝槽T1，使得第二阻障結構122的一部分被移除，以形成第三阻障結構124。第三阻障結構124從疊層200的側壁202延伸並且面對溝槽T1。如第4A圖所示，多晶矽結構110、第一阻障結構120與第三阻障結構124設置在基板100上，並且多晶矽結構110環繞第三阻障結構124。換句話說，多晶矽結構110接觸於第一阻障結構120與第三阻障結構124。多晶矽結構110的底表面低於第三阻障結構124的底表面。在一些實施方式中，如第4B圖所示，第一溝槽T1呈現蜿蜒狀(serpentine shape)。進一步來說，第一溝槽T1在上視圖呈S型(S-shaped)。在一些實施方式中，第三阻障結構124的側壁對齊疊層200的側壁202。換句話說，第三阻障結構124的側壁對齊第一多晶矽層210、氮化矽層220與第二多晶矽層230的側壁202。

在一些實施方式中，可以使用端點偵測(end point detection)的技術來確定蝕刻疊層200的停止位置。蝕刻製程可以使用乾式蝕刻或濕式蝕刻。當使用乾式蝕刻時，製程之氣體可包括四氟化碳(CF₄)、三氟甲烷(CHF₃)、三氟化氮(NF₃)、六氟化硫(SF₆)、溴(Br₂)、溴化氫(HBr)、氯(Cl₂)，或其組合。可選擇性地使用稀薄氣體諸如氮氣(N₂)、氧氣(O₂)或氬氣(Ar)。當使用濕式蝕刻時，蝕刻劑可包括氫氧化氨：過氧化氫：水(NH₄OH：H₂O₂：H₂O)(亦稱APM)、羥胺(NH₂OH)、氫氧化鉀(KOH)、硝酸：氟化銨：水(HNO₃：NH₄F：H₂O)及/或類似物。

第4C圖、第4D圖與第4E圖繪示第4B圖的第一溝槽T1的不同實施方式。一併參閱第4B圖至第4E圖。第4B圖的第一溝槽T1與相鄰的另一個第一溝槽T1呈反對稱排列。進一步來說，第4B圖的第一溝槽T1的其中一個(例如左側的第一溝槽T1)呈反S型，而另一個相鄰的第一溝槽T1(例如右側的第一溝槽T1)呈S型。第4C圖的第一溝槽T1與相鄰的另一個第一溝槽T1呈反對稱排列。進一步來說，第4C圖的第一溝槽T1的其中一個(例如左側的第一溝槽T1)呈S型，而另一個相鄰的第一溝槽T1(例如右側的第一溝槽T1)呈反S型。第4D圖的第一溝槽T1與相鄰的另一個第一溝槽T1呈對稱排列。進一步來說，第4D圖的第一溝槽T1的其中一個(例如左側的第一溝槽T1)呈S型，並且另一個相鄰的第一溝槽T1(例如右側的第一溝槽T1)呈S型。第4E圖的第一溝槽T1與相鄰的另一條第一溝槽T1呈對稱排列。進一步來說，第4E圖的第一溝槽T1的其中一個(例如左側的第一溝槽T1)呈反S型，並且另一個相鄰的第一溝槽T1(例如右側的第一溝槽T1)呈反S型。

參閱第5A圖與第5B圖，其中第5B圖是第5A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第5A圖是沿第5B圖的半導體元件的線5A-5A所繪示的剖面圖。襯墊層232形成在疊層200的暴露側壁202(見第4A圖)上。在形成襯墊層232之後，填入絕緣材料於溝槽T1(見第4A圖)中，以形成第一隔離層240。在一些實施方式中，在形成第一隔離層240之後，可進行平坦化製程，如化學機械研磨製程(CMP)來移除襯墊層232及/或第一隔離層240之多餘材料。在一些實施方式中，第一隔離層240包括氧化矽層、氮化矽層或氮氧化矽層等等。第一隔離層240可以由低介電係數值係數值(low-κ)材料製成，例如是四乙氧基矽烷(tetraethoxysilane；TEOS)。第一隔離層240可藉由化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)或低壓化學氣相沉積(LPCVD)，或其他的適當方法來形成。

參閱第6A圖與第6B圖，其中第6B圖是第6A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第6A圖是沿第6B圖的半導體元件的線6A-6A所繪示的剖面圖。在第一隔離層240形成之後，進行另一蝕刻製程，形成第二溝槽T2穿透疊層200，以暴露第一多晶矽層210、氮化矽層220與第二多晶矽層230的複數側壁204。詳細來說，可藉由適當的沉積、顯影及/或蝕刻技術形成圖案化的硬遮罩層，並使用圖案化的硬遮罩層作為蝕刻遮罩，以蝕刻疊層200。換句話說，第二溝槽T2穿透第一多晶矽層210、氮化矽層220與第二多晶矽層230。在一些實施方式中，如第6B圖所示，第二溝槽T2具有直條狀輪廓，與第一隔離層240具有的蜿蜒狀輪廓不同。

在一些實施方式中，蝕刻疊層200終止於基板100。換句話說，第二溝槽T2暴露下面的基板100與一部分的多晶矽結構110。在一些實施方式中，可以使用端點偵測的技術來確定蝕刻疊層200的停止位置。蝕刻製程可以使用乾式製程或濕式蝕刻。當使用乾式蝕刻時，製程之氣體可包括四氟化碳(CF₄)、三氟甲烷(CHF₃)、三氟化氮(NF₃)、六氟化硫(SF₆)、溴(Br₂)、溴化氫(HBr)、氯(Cl₂)，或其組合。可選擇性地使用稀薄氣體諸如氮氣(N₂)、氧氣(O₂)或氬氣(Ar)。當使用濕式蝕刻時，蝕刻劑可包括氫氧化氨：過氧化氫：水(NH₄OH：H₂O₂：H₂O)(亦稱APM)、羥胺(NH₂OH)、氫氧化鉀(KOH)、硝酸：氟化銨：水(HNO₃：NH₄F：H₂O)及/或類似物。

參閱第7圖。執行一移除製程，以形成凹陷R1。詳細來說，氮化矽層220(見第6A圖)被移除，以形成第一凹陷R1，且凹陷R1位於第一多晶矽層210與第二多晶矽層230之間。由於形成凹陷R1，使得襯墊層232的一部分被暴露。換句話說，襯墊層232的一部分被凹陷R1暴露，而襯墊層232的其餘部分分別被第一多晶矽層210與第二多晶矽層230所覆蓋。在一些實施方式中，凹陷R1連通於第二溝槽T2。在一些實施方式中，在形成凹陷R1之後，第一多晶矽層210的一側214與第二多晶矽層230的一側234被暴露。

參閱第7圖與第8圖。在形成凹陷R1之後，摻雜第一多晶矽層210與第二多晶矽層230的暴露的側壁204，以定義源極端點接觸250與汲極端點接觸252。詳細來說，在第一多晶矽層210與第二多晶矽層230的暴露的側壁204進行離子佈植(ion implantation)製程，隨後進行退火製程(annealing process)以活化佈植的摻雜劑。在一些實施方式中，摻雜暴露的側壁204更包括摻雜第一多晶矽層210位於凹陷R1的一側214以及第二多晶矽層230位於凹陷R1的一側234。進一步來說，第一多晶矽層210的一側214的一部分被摻雜，而第一多晶矽層210的一側214的其餘部分未被摻雜。同樣地，第二多晶矽層230的一側234的一部分被摻雜，而第二多晶矽層230的一側234的其餘部分未被摻雜。在一些實施方式中，摻雜源極端點接觸250與汲極端點接觸252的摻雜劑可以包括P型摻雜劑或N型摻雜劑。舉例而言，P型摻雜劑可以是硼(B)、二氟化硼(BF₂)或三氟化硼(BF₃)，N型摻雜劑可以是磷(P)、砷(As)或銻(Sb)。在本實施方式中，源極端點接觸250與汲極端點接觸252可包括N型摻雜劑。一些實施方式中，源極端點接觸250與汲極端點接觸252分別位於凹陷R1的不同側。換句話說，源極端點接觸250與汲極端點接觸252被凹陷R1所分隔。

參閱第9A圖與第9B圖，其中第9B圖是第9A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第9A圖是沿第9B圖的半導體元件的線9A-9A所繪示的剖面圖。在本實施方式中，進行凹陷處晶胞整合(recessed cell integration)製程。也就是說，在凹陷R1(見第8圖)中填入第三多晶矽層260。詳細來說，第三多晶矽層 260形成於第一多晶矽層210與第二多晶矽層230上，以及凹陷R1(見第8圖)中，使得第三多晶矽層260具有凹部部分262，且前述的凹部部分262位於第一多晶矽層210與第二多晶矽層230之間。

在填入第三多晶矽層260之後，摻雜第三多晶矽層260的凹部部分262，以定義汲極區域260D與源極區域260S。汲極區域260D與源極區域260S的方向係沿Z軸的方向排列。詳細來說，藉由以特定角度控制離子佈植的摻雜劑，在第三多晶矽層260中形成汲極區域260D與源極區域260S，隨後進行退火製程以活化佈植的摻雜劑。在一些實施方式中，摻雜第三多晶矽層260的凹部部分262以定義汲極區域260D與源極區域260S的摻雜劑可以包括P型摻雜劑或N型摻雜劑。舉例而言，P型摻雜劑可以是硼(B)、二氟化硼(BF₂)或三氟化硼(BF₃)，N型摻雜劑可以是磷(P)、砷(As)或銻(Sb)。在本實施方式中，汲極區域260D與源極區域260S可包括N型摻雜劑。

在一些實施方式中，第三多晶矽層260覆蓋第一多晶矽層210與第二多晶矽層230。在一些實施方式中，第三多晶矽層260更具有連接凹部部分262的第一部分264與第二部分266。第一部分264設置於第一多晶矽層210上，第二部分266設置於第二多晶矽層230上，且凹部部分262位於襯墊層232的暴露部分上。換句話說，第一部分264與第二部分266從凹部部分262凸出。在一些實施方式中，第一部分264與第二部分266分別接觸於源極端點接觸250與汲極端點接觸252。

參閱第10圖。在摻雜凹部部分262以定義汲極區域260D與源極區域260S之後，再摻雜凹部部分262的內側，以形成井區(well region)260W。井區260W為基極(bulk)260B的一部分。隨後，摻雜凹部部分262，以定義通道區域260C，並利用摻雜濃度以及摻雜範圍調整臨界電壓。詳細來說，藉由以特定角度控制離子佈植的摻雜劑，並在對第三多晶矽層260的凹部部分262進行離子佈植製程之後，進行退火製程以活化佈植的摻雜劑，以形成通道區域260C。通道區域260C位於汲極區域260D與源極區域260S之間。在一些實施方式中，摻雜第三多晶矽層260的凹部部分262的摻雜劑可以包括P型摻雜劑或N型摻雜劑。進一步來說，在本實施方式中，通過進行輕摻雜凹部部分262來形成通道區域260C。舉例而言，P型摻雜劑可以是硼(B)、二氟化硼(BF₂)或三氟化硼(BF₃)，N型摻雜劑可以是磷(P)、砷(As)或銻(Sb)。在本實施方式中，通道區域260C可包括P行摻雜劑。通道區域260C的摻雜劑可不同於汲極區域260D與源極區域260S的摻雜劑。在一些實施方式中，凹部部分262可定義為記憶體元件的本體。換句話說，源極區域260S、汲極區域260D與通道區域260C可作為電晶體，其可作為記憶體元件的一部分。

在一些實施方式中，在佈植製程之後進行的退火製程是在從攝氏約700度至約1500度範圍間的溫度下執行的快速熱退火(rapid thermal annealing；RTA)製程，持續約從5秒至約250秒的範圍間。在其他的實施方式中，傳統的爐管退火(conventional furnace annealing；CFA)製程可以在從攝氏約900度至約1500度的範圍間的溫度下執行，持續從約30 分鐘至約3小時的範圍間。

參閱第11A圖與第11B圖，其中第11B圖是第11A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第11A圖是沿第11B圖的半導體元件的線11A-11A所繪示的剖面圖。形成閘極介電層270於第三多晶矽層260上。詳細來說，閘極介電層270形成於第三多晶矽層260的側壁上。在形成閘極介電層270之後，形成閘極導電層280於閘極介電層270上，且閘極導電層280定義為字元線(word line；WL)。詳細來說，閘極介電層270共形地(conformally)形成於第三多晶矽層260的側壁上，且閘極導電層280形成於閘極介電層270上。換句話說，閘極介電層270位於第三多晶矽層260與閘極導電層280之間。

在一些實施方式中，如第11B圖所示，第三多晶矽層260的凹部部分262在上視圖中具有半橢圓輪廓(semi-elliptical profile)。在一些實施方式中，第三多晶矽層260與閘極介電層270在移除氮化矽層220(見第6B圖)的位置在上視圖中具有半橢圓形的輪廓，因此，在形成閘極導電層280之後，閘極導電層280作為記憶體元件的閘極電極的部分會是對應的形狀，例如半橢圓柱形。然而，本發明不限於此，本體的形狀從上視圖觀之，亦可為長方形、正方形、三角形、梯形、半圓形，或其他的形狀。在一些實施方式中，如第11B圖所示，記憶體元件的本體(凹部部分262)呈反對稱排列。也就是說，記憶體元件的本體在上視圖中的分佈形成交錯的排列。

在一些實施方式中，閘極介電層270的材料可以是氧化矽、氮化矽、氧化鋁，或其他適當的材料。在一些實施方式中，閘極介電層270的材料可以為氧化物與氮化物的組合物(例如：ONO)。在一些實施方式中，閘極導電層280的材料可以包括導電材料且可以選自多晶矽、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物，或是其他金屬材料的組合。舉例來說，金屬氮化物可以是氮化鎢、氮化鉬、氮化鈦、氮化鉭，或其組合。金屬矽化物可以是矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺，或其組合。金屬可以是銅、銀，或其他適當的金屬。

參閱第12A圖與第12B圖，其中第12B圖是第12A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第12A圖是沿第12B圖的半導體元件的線12A-12A所繪示的剖面圖。進行蝕刻製程，例如淺溝槽隔離(shallow trench isolation；STI)蝕刻，使得一部分的第三多晶矽層260、閘極介電層270與閘極導電層280被移除。詳細來說，可以藉由適當的沉積、顯影及/或蝕刻技術形成圖案化的硬遮罩層，並使用圖案化的硬遮罩層作為蝕刻遮罩，以蝕刻第三多晶矽層260、閘極介電層270與閘極導電層280，而形成第三溝槽T3。在一些實施方式中，第三溝槽T3具有直條狀的輪廓。

在一些實施方式中，閘極介電層270與閘極導電層280形成於第三多晶矽層260中。也就是說，閘極介電層270與閘極導電層280設置於第三多晶矽層260的凹部部分262 上。在一些實施方式中，閘極導電層280可作為字元線(word line；WL)，且閘極導電層280面對凹部部分262(即第7圖的第一凹陷R1)的位置可作為閘極G。在一些實施方式中，基極260B的位置朝向第一隔離層240。在一些實施方式中，基極260B與閘極G朝向不同的位置。詳細來說，基極260B的位置朝向第4B圖的第一溝槽T1，而閘極G的位置朝向第9B圖的第二溝槽T2。基極260B的位置朝向第4B圖的第一溝槽T1，而閘極G的位置朝向第12B圖的第三溝槽T3。

第12C圖繪示第12B圖中的記憶體單元的電晶體元件的示意圖。如第12C圖所示，記憶體元件包括基極260B、通道區域260C、閘極介電層270以及閘極G。基極260B朝著遠離閘極G的方向漸縮。舉例來說，基極260B朝著閘極G的方向可漸縮為一點。基極260B的形狀可以是三角形。在一些實施方式中，基極260B的形狀可以是半橢圓形、半圓形或梯形。

參閱第13A圖與第13B圖，其中第13B圖是第13A圖的半導體元件的上視圖，且為了清楚起見而省略第二多晶矽層230。換句話說，第13A圖是沿第13B圖的半導體元件的線13A-13A所繪示的剖面圖。第12A圖與第12B圖的第三溝槽T3被填入絕緣材料，以形成第二隔離層290。換句話說，第二隔離層290形成於閘極導電層280上。在一些實施方式中，第二隔離層290的長度方向平行於第一隔離層240的長度方向。在一些實施方式中，如第13B圖所示，第二隔離層290與第一隔離層240在上視圖中呈交替排列。在一些實施方式中，如第13B圖所示，第二隔離層290在上視圖中具有直條狀輪廓，與第一隔離層240在上視圖中具有的蜿蜒狀輪廓不同。在一些實施方式中，基極260B的位置朝向第一隔離層240，而閘極G的位置朝向第二隔離層290。換句話說，基極260B與閘極G分別位於閘極介電層270的相對兩側。

在一些實施方式中，在形成第二隔離層290之後，可進行平坦化製程，例如化學機械研磨(CMP)製程，以移除第二隔離層290的多餘材料。在一些實施方式中，第二隔離層290包括氧化矽層、氮化矽層或氮氧化矽層等等。第二隔離層290的材料可以是低介電係數值(low-k)材料，例如是四乙氧基矽烷(tetraethoxysilane；TEOS)。第二隔離層290可藉由化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)，或其他的適當方法來形成。

如第14圖所示，在形成第二隔離層290之後，形成第三隔離層300於疊層200上(見第6A圖)。換句話說，第三隔離層300形成於第二隔離層290與第三多晶矽層260上。也就是說，第三隔離層300形成於第一隔離層240與第二隔離層290上。在一些實施方式中，第三隔離層300垂直於第二隔離層290。換句話說，第三隔離層300的長度方向垂直於第三多晶矽層260的長度方向。在一些實施方式中，第三隔離層300為金屬層間介電(inter-metal dielectric；IMD)層。第三隔離層300可由低介電係數值材料製成。舉例來說，低介電係數值材料可為摻雜氧化物，例如磷矽玻璃(phosphor silicate glass；PSG)、硼磷矽玻璃(boron phosphor silicate glass； BPSG)，或其他的適當材料。

參閱第15圖。形成位元線通孔接觸310通過第三隔離層300與第一隔離層240。詳細來說，形成位元線通孔接觸310的方法可包括蝕刻第三隔離層300與第一隔離層240，以形成通孔孔洞。而後填入適當的導電材料於前述的通孔孔洞中。換句話說，第一隔離層240被蝕刻，以留下一部分的剩餘的第一隔離層240，而後形成位元線通孔接觸310通過第三隔離層300與第一隔離層240。在一些實施方式中，在形成位元線通孔接觸310之後，可進行平坦化製程，例如化學機械研磨(CMP)製程，以移除位元線通孔接觸310的多餘材料。在一些實施方式中，位元線通孔接觸310的底表面低於基板100的頂表面。換句話說，位元線通孔接觸310的底表面與第三阻障結構124的底表面的水平位置相同。在一些實施方式中，位元線通孔接觸310由摻雜的多晶矽或金屬製成。

參閱第16圖。形成導電層320於位元線通孔接觸310上，且導電層320定義為位元線(bit line；BL)。在一些實施方式中，一個隔離層形成在與導電層320的相同水平位置，前述的隔離層可例如為金屬層間介電(IMD)層。換句話說，前述的隔離層與導電層320共平面。

在一些實施方式中，電流從導電層320流經位元線通孔接觸310，並流至多晶矽結構110。多晶矽結構110可作為位元線埋入連接結構，有利於電流的一致性，並且第三阻障結構124的設置有助於防止漏電流(current leakage)與電流分散。

參閱第17圖。在形成導電層320之後，形成第四隔離層330於導電層320上。此後，形成電容連接墊340通過第四隔離層330、導電層320與第三隔離層300。詳細來說，形成電容連接墊340的方法可包括蝕刻第四隔離層330、導電層320與第三隔離層300，以形成通孔孔洞，而後填入導電材料於前述的通孔孔洞中。為了便於說明，第17圖的虛線用以說明電容連接墊340設置於導電層320的後側。在形成電容連接墊340之後，可進行平坦化製程，例如化學機械研磨(CMP)製程，以移除電容連接墊340的多餘材料。

在一些實施方式中，位元線通孔接觸310在基板100上的垂直投影區域不重疊於電容連接墊340在基板100上的垂直投影區域。

在一些實施方式中，第四隔離層330為金屬層間介電(IMD)層。第四隔離層330可包括低介電係數值材料。舉例來說，低介電係數值材料可為摻雜氧化物，例如磷矽玻璃、硼磷矽玻璃，或其他的適當材料。在一些實施方式中，電容連接墊340由摻雜多晶矽或金屬製成。

參閱第18A圖、第18B圖與第19圖，其中第18B圖是第18A圖的半導體元件的上視圖，且第19圖是沿第18B圖的半導體元件的線19-19所繪示的剖面圖。換句話說，第18A圖與第19圖是分別沿第18B圖的半導體元件的線18A-18A與線19-19所繪示的剖面圖。為了便於說明，第18A圖與第19圖的虛線用以說明下電極板360、高介電係數值介電層370與上電極板380設置於導電層320的後側。再者，為了便於說明，第18B圖的虛線用以說明導電層320以及下面的位元線通孔接觸310，合先敘明。在形成電容連接墊340之後，形成第五隔離層350於電容連接墊340與第四隔離層330上。在一些實施方式中，第五隔離層350的厚度大於第四隔離層3300的厚度。

在形成第五隔離層350之後，依序形成下電極板360、高介電係數值介電層370與上電極板380於第五隔離層350中。在本實施方式中，第五隔離層350之後，依序形成下電極板360、高介電係數值介電層370與上電極板380定義為記憶體元件的電容。在一些實施方式中，電容(下電極板360、高介電係數值介電層370與上電極板380)被形成於導電層320上，稱為電容位於位元線上(capacitor over bit line；COB)。

詳細來說，形成電容的方法可包括蝕刻第五隔離層350，以形成通孔孔洞，而後填入第一導電材料、絕緣材料與第二導電材料於前述的通孔孔洞中，以形成電容。在一些實施方式中，形成電容之後，可進行平坦化製程，例如化學機械研磨(CMP)製程，以移除電容的多餘材料。在一些實施方式中，下電極板360環繞高介電係數值介電層370，並且高介電係數值介電層370環繞上電極板380。在一些實施方式中，下電極板360接觸於電容連接墊340。在一些實施方式中，下電極板360的底表面的寬度小於電容連接墊340的頂表面的寬度。在一些實施方式中，下電極板360在基板100的垂直投影區域重疊於電容連接墊340在基板100的垂直投影區域。

在一些實施方式中，第五隔離層350為金屬層間介電(IMD)層。第五隔離層350可由低介電係數值材料製成。舉例來說，低介電係數值材料可為摻雜氧化物，例如磷矽玻璃、硼磷矽玻璃，或其他的適當材料。在一些實施方式中，下電極板360與上電極板380由相同的材料製成，例如多晶矽。

在一些實施方式中，電容(包括下電極板360、高介電係數值介電層370與上電極板380)、電容連接墊340、源極端點接觸250、汲極端點接觸252以及本體(凹部部分262)定義為一組動態隨機存取記憶體(DRAM)單元400。DRAM單元400的面密度低於每單位特徵尺寸平方(F²)的六倍。舉例來說，DRAM單元400的面密度可以是每單位特徵尺寸平方的五倍(5F²)。透過使用前述的半導體元件的結構，可增加半導體元件的密度，從而提升半導體元件的效能。

在一些實施方式中，在形成電容之後，形成第六隔離層。第六隔離層可作為保護層。詳細來說，第六隔離層覆蓋下電極板360、高介電係數值介電層370與上電極板380。

參閱第20圖。第20圖是根據本揭露的一實施方式的DRAM單元陣列的電路圖。第20圖繪示一個以2x4單元矩陣為簡化的示例。第一列的DRAM單元的閘極連接至第一字元線WL0，而第二列的DRAM單元的閘極連接至第二字元線WL1。以此類推，第三列的DRAM單元的閘極連接至第三字元線WL2，而第四列的DRAM單元的閘極連接至第四字元線WL3。前述的閘極導電層280可作為第一字元線WL0、第二字元線WL1、第三字元線WL2與第四字元線WL3。第一行的DRAM單元的汲極連接至第一位元線BL0，而第二行的DRAM單元的汲極連接至第二位元線BL1。前述的導電層320可作為第一位元線BL0與第二位元線BL1。端點源極(terminal source)連接至電容的下電極板，而後電容的上電極板連接至接地端。

雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之申請專利範圍的精神及範圍不應限於本揭露實施方式的描述。

本領域任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附的申請專利範圍的保護範圍之內。