KR20220148630A - 반도체 메모리 소자 - Google Patents
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Abstract
반도체 메모리 소자는, 기판 상에서 수직 방향으로 연장되는 워드 라인; 상기 기판 상에서 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며 셀 트랜지스터를 구성하는 반도체 패턴; 제1 수평 방향으로 상기 반도체 패턴의 일단에 배치되며, 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 비트 라인; 및 상기 제1 수평 방향으로 상기 반도체 패턴의 타단에 배치되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 상기 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 하부 전극층으로서, 상기 수직 방향으로 연장되는 연결부, 상기 연결부의 상단에서 수평 방향으로 연장되는 제1 세그먼트, 및 상기 연결부의 하단에서 수평 방향으로 연장되는 제2 세그먼트를 포함하는, 하부 전극층; 상기 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 제1 세그먼트의 상면 및 바닥면, 상기 제2 세그먼트의 상면 및 바닥면, 및 상기 연결부의 내벽을 커버하는 상부 전극층; 및 상기 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 구체적으로는 3차원 반도체 메모리 소자에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 소자가 요구되며, 고용량의 반도체 메모리 소자를 제공하기 위하여, 증가된 집적도가 요구되고 있다. 종래의 2차원 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 3차원 반도체 메모리 소자가 제안되고 있다.
본 발명의 기술적 과제는, 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 수직 방향으로 연장되는 워드 라인; 상기 기판 상에서 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며 셀 트랜지스터를 구성하는 반도체 패턴; 제1 수평 방향으로 상기 반도체 패턴의 일단에 배치되며, 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 비트 라인; 및 상기 제1 수평 방향으로 상기 반도체 패턴의 타단에 배치되는 커패시터 구조물로서, 상기 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 하부 전극층으로서, 상기 수직 방향으로 연장되는 연결부, 상기 연결부의 상단에서 수평 방향으로 연장되는 제1 세그먼트, 및 상기 연결부의 하단에서 수평 방향으로 연장되는 제2 세그먼트를 포함하는, 하부 전극층; 상기 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 제1 세그먼트의 상면 및 바닥면, 상기 제2 세그먼트의 상면 및 바닥면, 및 상기 연결부의 내벽을 커버하는 상부 전극층; 및 상기 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함하는, 커패시터 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 수직 방향으로 연장되는 워드 라인; 상기 기판 상에 배치되며, 각각이 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 이격되어 서로 배치되는 복수의 반도체 패턴; 상기 워드 라인의 주위를 둘러싸고 상기 수직 방향으로 서로 이격되어 배치되고, 상기 복수의 반도체 패턴과 교대로 배치되는 복수의 몰드 절연층; 제1 수평 방향으로 상기 복수의 반도체 패턴의 일단에 배치되며, 상기 수직 방향으로 서로 이격되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 복수의 비트 라인; 및 상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되는 커패시터 구조물로서, 상기 복수의 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 복수의 하부 전극층으로서, 상기 수직 방향으로 연장되는 연결부, 상기 연결부의 상단에서 수평 방향으로 연장되는 제1 세그먼트, 및 상기 연결부의 하단에서 수평 방향으로 연장되는 제2 세그먼트를 포함하는, 복수의 하부 전극층; 상기 복수의 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 제1 세그먼트의 상면 및 바닥면, 상기 제2 세그먼트의 상면 및 바닥면, 및 상기 연결부의 내벽을 커버하는 상부 전극층; 및 상기 복수의 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함하는, 커패시터 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 수직 방향으로 연장되는 워드 라인; 상기 기판 상에 배치되며, 각각이 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 이격되어 서로 배치되는 복수의 반도체 패턴; 상기 워드 라인의 주위를 둘러싸고 상기 수직 방향으로 서로 이격되어 배치되고, 상기 복수의 반도체 패턴과 교대로 배치되는 복수의 몰드 절연층; 제1 수평 방향으로 상기 복수의 반도체 패턴의 일단에 배치되며, 상기 수직 방향으로 서로 이격되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 복수의 비트 라인; 및 상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되고 상기 수직 방향으로 서로 이격되는 복수의 커패시터 구조물로서, 상기 복수의 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 복수의 하부 전극층; 상기 복수의 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 복수의 하부 전극층을 향해 외측으로 돌출하는 복수의 제1 돌출부와 상기 복수의 몰드 절연층을 향해 외측으로 돌출하는 복수의 제2 돌출부를 갖는 상부 전극층; 및 상기 복수의 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함하는, 커패시터 구조물을 포함한다.
본 발명의 반도체 메모리 소자는 셀 트랜지스터와 셀 커패시터가 구성하는 복수의 메모리 셀이 수직 방향으로 적층되는 3차원 반도체 메모리 소자이므로, 증가된 메모리 용량을 가질 수 있다. 또한 상부 전극층이 제1 돌출부와 제2 돌출부를 포함하도록 형성되어 커패시터의 유효 전극 면적이 증가될 수 있으므로 반도체 메모리 소자는 증가된 메모리 용량을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 A1-A1' 선에 따른 단면도이다.
도 4는 도 3의 제1 수직 레벨(LV1)에서 취한 수평 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 도 3의 하부 전극층을 개략적으로 나타내는 사시도이다.
도 7은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 8은 도 7의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 10은 도 9의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 12는 도 11의 CX1 부분에 대응하는 부분의 확대도이다.
도 13은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 15a 내지 도 26b는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 개략도들이다. 구체적으로, 도 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a, 25a, 및 26a는 도 2의 A1-A1' 선에 따른 단면도들이고, 도 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b, 25b, 및 26b는 도 3의 제1 수직 레벨(LV1)에서의 수평 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 A1-A1' 선에 따른 단면도이다.
도 4는 도 3의 제1 수직 레벨(LV1)에서 취한 수평 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 도 3의 하부 전극층을 개략적으로 나타내는 사시도이다.
도 7은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 8은 도 7의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 10은 도 9의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 12는 도 11의 CX1 부분에 대응하는 부분의 확대도이다.
도 13은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 15a 내지 도 26b는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 개략도들이다. 구체적으로, 도 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a, 25a, 및 26a는 도 2의 A1-A1' 선에 따른 단면도들이고, 도 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b, 25b, 및 26b는 도 3의 제1 수직 레벨(LV1)에서의 수평 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 1을 참조하면, 반도체 메모리 소자의 셀 어레이는 복수의 서브 셀 어레이(SCA)를 포함할 수 있다. 복수의 서브 셀 어레이(SCA)는 제1 수평 방향(X)을 따라 배열될 수 있다.
서브 셀 어레이(SCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 복수의 셀 트랜지스터(CTR)를 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 셀 트랜지스터(CTR)가 배치될 수 있다.
비트 라인(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴(예를 들면, 금속 라인)일 수 있다. 복수의 비트 라인(BL)은 제2 수평 방향(Y)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인(BL)들은 수직 방향(Z)으로 서로 이격될 수 있다.
워드 라인(WL)은 기판으로부터 수직 방향(Z)으로 연장되는 도전성 패턴(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인(WL)들은 제2 수평 방향(Y)으로 서로 이격될 수 있다.
셀 트랜지스터(CTR)의 게이트는 워드 라인(WL)에 연결될 수 있고, 셀 트랜지스터(CTR)의 소스는 비트 라인(BL)에 연결될 수 있다. 셀 트랜지스터(MCT)는 셀 커패시터(CAP)와 연결될 수 있다. 셀 트랜지스터(CTR)의 드레인은 셀 커패시터(CAP)의 제1 전극에 연결되고, 셀 커패시터(CAP)의 제2 전극은 접지 배선(PP)과 연결될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자(100)를 나타내는 사시도이다. 도 3은 도 2의 A1-A1' 선에 따른 단면도이고, 도 4는 도 3의 제1 수직 레벨(LV1)에서 취한 수평 단면도이다. 도 5는 도 3의 CX1 부분의 확대도이고, 도 6은 도 3의 하부 전극층(172)을 개략적으로 나타내는 사시도이다.
도 2 내지 도 6을 참조하면, 반도체 메모리 소자(100)는 기판(110) 상에 배치되는 복수의 워드 라인(140), 복수의 비트 라인(160), 및 복수의 메모리 셀(MC)을 포함할 수 있다. 복수의 메모리 셀(MC) 각각은 반도체 패턴(150)과 커패시터 구조물(170)을 포함할 수 있다.
기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 또는 예를 들면, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110) 상에는 하부 구조물(120)이 배치될 수 있다. 하부 구조물(120)은 주변 회로(도시 생략), 상기 주변 회로에 연결되는 배선층(도시 생략), 상기 주변 회로와 상기 배선층을 커버하는 절연층(도시 생략)을 포함할 수 있다. 하부 구조물(120) 상에는 식각 정지층(122)이 배치될 수 있다. 식각 정지층(122)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
식각 정지층(122) 상에는 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)이 교대로 배치될 수 있다. 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)은 서로에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 몰드 절연층(132)은 실리콘 산화물을 포함하고, 희생 절연층(134)은 실리콘 질화물을 포함할 수 있다.
복수의 워드 라인(140)은 기판(110) 상에서 제2 수평 방향(Y)을 따라 이격되고 수직 방향(Z)으로 연장될 수 있다. 복수의 워드 라인(140)은 복수의 몰드 절연층(132)을 관통하는 워드 라인 개구부(140H) 내에 배치될 수 있다.
복수의 워드 라인(140)은 워드 라인 개구부(140H) 내벽 상에 배치되는 도전 배리어층(142)과, 도전 배리어층(142) 상에서 워드 라인 개구부(140H) 내부를 채우는 매립 도전층(144)을 포함할 수 있다. 예를 들어, 도전 배리어층(142) 및 매립 도전층(144)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 도 4에서 복수의 워드 라인(140)은 원형 수평 단면을 갖는 것으로 예시적으로 도시되었으나, 이에 한정되는 것은 아니다.
복수의 워드 라인(140)의 각각의 측벽 상에는 복수의 반도체 패턴(150)이 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 반도체 패턴(150)은 워드 라인(140)의 측벽을 둘러싸는 링 형상을 가질 수 있다. 복수의 반도체 패턴(150)과 복수의 몰드 절연층(132)은 워드 라인(140) 측벽 상에서 교대로 배치될 수 있고, 몰드 절연층(132)이 복수의 반도체 패턴(150)에 의해 커버되지 않는 워드 라인(140)의 측벽 부분을 둘러쌀 수 있다.
복수의 반도체 패턴(150)은 예를 들면, 도핑되지 않은 반도체 물질 또는 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 복수의 반도체 패턴(150)은 폴리실리콘으로 이루어질 수 있다. 일부 실시예에서, 복수의 반도체 패턴(150)은 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있고, 예를 들어, In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 적어도 하나를 포함할 수 있다. 다른 일부 실시예에서, 복수의 반도체 패턴(150)은 2D 물질 반도체를 포함할 수 있고, 예를 들어, 상기 2D 물질 반도체는 MoS2, WSe2, 그래핀, 카본 나노튜브 또는 이들의 조합을 포함할 수 있다.
게이트 절연층(152)은 워드 라인(140)과 반도체 패턴(150) 사이에 개재될 수 있다. 일부 실시예들에서, 도 3에 도시된 것과 같이 게이트 절연층(152)이 반도체 패턴(150)에 의해 둘러싸이는 워드 라인(140)의 측벽 부분만을 커버할 수 있다. 이러한 경우에 몰드 절연층(132)에 의해 둘러싸이는 워드 라인(140)의 측벽 부분 상에는 게이트 절연층(152)이 개재되지 않고, 몰드 절연층(132)이 워드 라인(140)의 측벽과 직접 접촉할 수 있다.
다른 실시예들에서, 도 3에 도시된 것과 달리, 게이트 절연층(152)이 워드 라인(140)의 측벽 전체를 커버하도록 워드 라인(140)의 전체 높이에 걸쳐 수직 방향(Z)으로 연장될 수 있다. 이러한 경우에 몰드 절연층(132)과 워드 라인(140) 사이에 게이트 절연층(152)이 개재되고, 몰드 절연층(132)이 워드 라인(140)과 직접 접촉하지 않을 수 있다.
예시적인 실시예들에서, 게이트 절연층(152)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 절연층(152)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 하프늄 지르코늄 산화물(HfZrO), 하프늄 지르코늄 산화 질화물(HfZrON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예시적인 실시예들에서, 게이트 절연층(152)은 도펀트를 함유한 금속 산화물을 포함할 수 있고, 예를 들어, 상기 도펀트는 지르코늄(Zr), 가돌리늄(Gd), 란타늄(La), 실리콘(Si), 알루미늄(Al), 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 일부 예시들에서, 게이트 절연층(152)은 상기 도펀트가 소정의 농도로 함유된 하프늄 산화물을 포함할 수 있다.
워드 라인(140)의 일부분과, 워드 라인(140)의 일부분을 둘러싸는 반도체 패턴(150)과, 워드 라인(140) 및 반도체 패턴(150) 사이에 개재되는 게이트 절연층(152)은 셀 트랜지스터(CTR)(도 1 참조)를 구성할 수 있다. 이에 따라 하나의 워드 라인(140)과, 하나의 워드 라인(140)을 둘러싸는 복수의 반도체 패턴(150)이 수직 방향(Z)으로 배열되는 복수의 셀 트랜지스터(CTR)를 구성할 수 있다.
복수의 비트 라인(160)은 복수의 반도체 패턴(150)의 일단에 인접하여 제2 수평 방향(Y)으로 연장되고 수직 방향(Z)으로 서로 이격되어 배치될 수 있다. 수직 방향(Z)으로 인접한 2개의 비트 라인(160) 사이에는 몰드 절연층(132)이 배치될 수 있다. 복수의 비트 라인(160)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다.
복수의 몰드 절연층(132)을 관통하여 제2 수평 방향(Y)으로 연장되는 비트 라인 개구부(160H) 내에는 비트 라인 절연층(162)이 배치될 수 있다. 비트 라인 절연층(162)의 측벽은 복수의 비트 라인(160)의 측벽 및 복수의 몰드 절연층(132)의 측벽과 접촉할 수 있다.
복수의 비트 라인(160)과 이에 연결되는 복수의 반도체 패턴(150) 사이에는 제1 불순물 영역(164)이 배치될 수 있다. 예시적인 실시예들에서, 제1 불순물 영역(164)은 불순물이 높은 농도로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제1 불순물 영역(164)은 n+ 영역일 수 있다.
복수의 반도체 패턴(150)과 이에 연결되는 커패시터 구조물(170) 사이에는 제2 불순물 영역(166)이 배치될 수 있다. 예시적인 실시예들에서, 제2 불순물 영역(166)은 불순물이 높은 농도로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제2 불순물 영역(166)은 n+ 영역일 수 있다.
복수의 반도체 패턴(150)의 타단에 복수의 커패시터 구조물(170)이 배치될수 있다. 복수의 커패시터 구조물(170)은 복수의 몰드 절연층(132) 및 복수의 희생 절연층(134)을 관통하여 수직 방향(Z)으로 연장되는 커패시터 개구부(170H) 내부에 배치될 수 있다.
복수의 커패시터 구조물(170)은 수직 방향(Z)으로 연장되며 제2 수평 방향(Y)으로 이격되어 배치될 수 있다. 하나의 커패시터 구조물(170)은 수직 방향(Z)으로 서로 오버랩되도록 배치되는 복수의 반도체 패턴(150)과 연결될 수 있다. 또한 복수의 반도체 패턴(150)의 제1 수평 방향(X)을 따른 일단에 복수의 비트 라인(160)이 배치되고, 복수의 반도체 패턴(150)의 제1 수평 방향(X)을 따른 타단에 커패시터 구조물(170)이 배치될 수 있다.
커패시터 구조물(170)은 복수의 하부 전극층(172), 커패시터 유전층(174), 및 상부 전극층(176)을 포함할 수 있다. 복수의 하부 전극층(172)은 복수의 반도체 패턴(150)의 타단에 배치될 수 있고, 복수의 하부 전극층(172) 각각의 외측면은 복수의 희생 절연층(134)에 의해 에워싸일 수 있다. 상부 전극층(176)은 복수의 하부 전극층(172)에 의해 포위되고 수직 방향(Z)으로 연장될 수 있다. 커패시터 유전층(174)은 복수의 하부 전극층(172)과 상부 전극층(176) 사이에 개재될 수 있다.
예시적인 실시예들에서, 복수의 하부 전극층(172) 각각은 링 모양의 수평 단면을 가질 수 있다. 예를 들어, 도 6에 도시된 것과 같이, 복수의 하부 전극층(172)은 제1 수평 방향(X)으로의 길이가 제2 수평 방향(Y)으로의 길이보다 더 긴 타원형 수평 단면을 가질 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예들에서, 복수의 하부 전극층(172)은 제1 수평 방향(X)으로의 길이가 제2 수평 방향(Y)으로의 길이와 동일하거나, 제1 수평 방향(X)으로의 길이가 제2 수평 방향(Y)으로의 길이보다 더 작을 수도 있다.
예시적인 실시예들에서, 복수의 하부 전극층(172) 각각은 90도 회전한 U자 형상의 수직 단면을 가질 수 있다. 도 3에 도시된 것과 같이, 복수의 하부 전극층(172) 각각은 수직 방향(Z)으로 연장되는 연결부(VE), 연결부(VE)의 상단에서 수평 방향으로 연장되는 제1 세그먼트(SE1), 연결부(VE)의 하단에서 수평 방향으로 연장되는 제2 세그먼트(SE2)를 포함할 수 있다. 예를 들어, 연결부(VE), 제1 세그먼트(SE1), 및 제2 세그먼트(SE2) 각각의 수평 단면이 링 형상을 가질 수 있다. 연결부(VE)는 커패시터 개구부(170H)의 내벽 상에 배치되고 연결부(VE)의 외측면이 복수의 희생 절연층(134)에 의해 에워싸일 수 있다. 제1 세그먼트(SE1) 및 제2 세그먼트(SE2)가 연결부(VE)로부터 커패시터 개구부(170H)의 내부를 향해 돌출하며 수평 방향으로 연장될 수 있다.
예시적인 실시예들에서, 제1 세그먼트(SE1)는 제2 수평 방향(Y)을 따라 제1 폭(W11)을 가지고, 연결부(VE)는 수직 방향(Z)을 따라 제1 높이(H1)를 가질 수 있다. 일부 예시들에서, 제1 높이(H1)에 대한 제1 폭(W11)의 비율은 0.5 내지 5일 수 있으나, 이에 한정되는 것은 아니다. 제1 높이(H1)에 대한 제1 폭(W11)이 0.5 내지 5인 경우, 하부 전극층(172)을 형성하기 위한 공정에서 그 내부에 하부 전극층(172)가 형성될 개구부(예를 들어 제1 확장 공간(170EX1)(도 20a 참조))가 상대적으로 낮은 종횡비를 가질 수 있고, 이에 따라 하부 전극층(172) 형성 공정의 난이도가 감소할 수 있다.
예시적인 실시예들에서, 상부 전극층(176)은 복수의 하부 전극층(172)을 향해 외측으로 돌출하는 복수의 제1 돌출부(PR1)와, 복수의 몰드 절연층(132)을 향해 외측으로 돌출하는 복수의 제2 돌출부(PR2)를 포함할 수 있다. 예를 들어, 복수의 제1 돌출부(PR1)와 복수의 제2 돌출부(PR2)는 각각 링 형상의 수평 단면을 가질 수 있다. 복수의 제1 돌출부(PR1)와 복수의 제2 돌출부(PR2)는 수직 방향(Z)으로 교대로 배치되며, 서로 수직 방향(Z)으로 오버랩될 수 있다. 복수의 제1 돌출부(PR1)의 외측면과 복수의 제2 돌출부(PR2)의 외측면 모두 커패시터 유전층(174)에 의해 콘포말하게 커버될 수 있다.
예시적인 실시예들에서, 상부 전극층(176)은 하부 전극층(172)의 제1 세그먼트(SE1)의 상면 및 바닥면, 제2 세그먼트(SE2)의 상면 및 바닥면, 및 연결부(VE)의 내벽을 커버할 수 있다. 복수의 제1 돌출부(PR1) 각각은 하나의 제1 하부 전극층(172)의 연결부(VE)의 내벽, 제1 세그먼트(SE1)의 바닥면, 및 제2 세그먼트(SE2)의 상면에 의해 한정되는 공간을 채울 수 있고, 복수의 제2 돌출부(PR2)는 복수의 제1 돌출부(PR1)보다 높은 레벨에서 커패시터 개구부(170H)의 내벽, 하나의 제1 하부 전극층(172)의 제2 세그먼트(SE2)의 바닥면, 및 다른 제1 하부 전극층(172)의 제1 세그먼트(SE1)의 상면에 의해 한정되는 공간을 채울 수 있다.
도 4에 도시되는 것과 같이, 복수의 제1 돌출부(PR1)는 제1 수평 방향(X)을 따라 제1 폭(W21)을 가질 수 있고, 복수의 제2 돌출부(PR2)는 제1 수평 방향(X)을 따라 제2 폭(W22)을 가질 수 있다. 제2 폭(W22)은 제1 폭(W11)보다 작거나 같을 수 있다.
예시적인 실시예들에서, 하부 전극층(172)은 도핑된 반도체 물질, 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물 또는 텅스텐 질화물 등의 도전성 금속 질화물, 루테늄, 이리듐, 티타늄 또는 탄탈륨의 금속, 이리듐 산화물 또는 니오븀 산화물 등의 도전성 금속 산화물을 포함할 수 있다.
예시적인 실시예들에서, 상부 전극층(176)은 제1 상부 전극층(176X)과 제2 상부 전극층(176Y)을 포함할 수 있다. 예를 들어, 제1 상부 전극층(176X)은 커패시터 유전층(174) 상에 콘포말한 두께로 배치될 수 있고, 제2 상부 전극층(176Y)은 제1 상부 전극층(174X) 상에서 커패시터 개구부(170H) 내부 공간을 채울 수 있다. 제1 상부 전극층(176X)과 제2 상부 전극층(176Y) 각각은 도핑된 반도체 물질, 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물 또는 텅스텐 질화물 등의 도전성 금속 질화물, 루테늄, 이리듐, 티타늄 또는 탄탈륨의 금속, 이리듐 산화물 또는 니오븀 산화물 등의 도전성 금속 산화물을 포함할 수 있다.
예시적인 실시예들에서, 커패시터 유전층(174)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 커패시터 유전층(174)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
비교예에 따른 반도체 메모리 소자에 따르면, 링 형상의 수평 단면을 갖는 하부 전극의 내부 영역(예를 들어 제1 세그먼트(SE1)의 바닥면, 연결부(VE)의 내벽, 제2 세그먼트(SE2)의 상면에 대응되는 영역)의 표면이 상부 전극층에 의해 둘러싸이고, 제1 세그먼트(SE1)의 상면 및 제2 세그먼트(SE2)의 바닥면은 몰드 절연층(132)에 의해 커버된다. 따라서 하부 전극층 중 커패시턴스를 나타낼 수 있는 유효 전극 영역의 면적이 상대적으로 작다.
그러나 예시적인 실시예들에 따르면, 하부 전극층(172)의 제1 세그먼트(SE1)의 바닥면과 상면, 연결부(VE)의 내벽, 제2 세그먼트(SE2)의 바닥면과 상면이 커패시터 유전층(174)을 사이에 두고 상부 전극층(176)에 의해 둘러싸일 수 있다. 따라서 하부 전극층(172)의 제1 세그먼트(SE1)의 바닥면과 상면, 연결부(VE)의 내벽, 제2 세그먼트(SE2)의 바닥면과 상면이 커패시터 구조물(170)의 유효 전극 영역으로 작용할 수 있다. 따라서 커패시터 구조물(170)은 상대적으로 높은 커패시턴스를 가질 수 있다.
또한 예시적인 실시예들에 따르면, 셀 트랜지스터(CTR)와 커패시터 구조물(170)이 구성하는 복수의 메모리 셀(MC)이 수직 방향(Z)을 따라 적층될 수 있으므로, 반도체 메모리 소자(100)는 높은 메모리 용량을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 메모리 소자(100A)를 나타내는 단면도이다. 도 8은 도 7의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 7 및 도 8을 참조하면, 반도체 패턴(150)은 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있고, 예를 들어, In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 적어도 하나를 포함할 수 있다.
반도체 패턴(150)과 비트 라인(160) 사이에 배치되는 제1 불순물 영역(164)(도 3 참조)이 생략될 수 있고, 반도체 패턴(150)은 비트 라인(160)과 직접 접촉할 수 있다. 반도체 패턴(150)과 하부 전극층(172) 사이에 배치되는 제2 불순물 영역(166)(도 3 참조)이 생략될 수 있고, 반도체 패턴(150)은 하부 전극층(172)과 직접 접촉할 수 있다.
예시적인 실시예들에 따르면, 반도체 패턴(150)이 금속 산화물계 물질로 구성되므로, 현저히 감소된 누설 전류를 가질 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 메모리 소자(100B)를 나타내는 단면도이다. 도 10은 도 9의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 9 및 도 10을 참조하면, 복수의 희생 절연층(134)(도 3 참조)이 생략되고, 대신 에어 공간(AS)이 배치될 수 있다. 이에 따라 복수의 몰드 절연층(132)과 복수의 에어 공간(AS)이 수직 방향(Z)을 따라 교대로 배열될 수 있다.
복수의 반도체 패턴(150)의 외측면 및 복수의 하부 전극층(172)의 외측면은 에어 공간(AS)에 의해 둘러싸일 수 있다. 에어 공간(AS)은 반도체 메모리 소자(100A) 내부의 기생 커패시턴스를 감소시켜, 반도체 메모리 소자(100A)의 동작 속도를 향상시킬 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자(100C)를 나타내는 단면도이다. 도 12는 도 11의 CX1 부분에 대응하는 부분의 확대도이다.
도 11 및 도 12를 참조하면, 반도체 메모리 소자(100C)는 복수의 반도체 패턴(150)(도 3 참조) 대신에 제1 반도체 패턴(150A)과 제2 반도체 패턴(150B)을 포함할 수 있고, 제1 반도체 패턴(150A)과 제2 반도체 패턴(150B)이 그 사이에 배치된 중간 절연층(136)과 함께 샌드위치된 형상을 가질 수 있다.
커패시터 구조물(170C)의 하부 전극층(172C)은 제1 연결부(VE1), 제2 연결부(VE2), 제1 세그먼트(SE1), 제2 세그먼트(SE2) 및 제3 세그먼트(SE3)를 포함할 수 있다. 제1 연결부(VE1)는 제1 반도체 패턴(150A)과 동일한 수직 레벨에서 수직 방향(Z)으로 연장되고, 제1 세그먼트(SE1)는 제1 연결부(VE1)의 상단에서 수평 방향으로 연장될 수 있다. 제2 연결부(VE2)는 제2 반도체 패턴(150B)과 동일한 수직 레벨에서 수직 방향(Z)으로 연장되고, 제2 세그먼트(SE2)는 제2 연결부(VE2)의 하단에서 수평 방향으로 연장될 수 있다. 제3 세그먼트(SE3)는 제1 연결부(VE1)의 하단으로부터 중간 절연층(136)의 상면 및 바닥면을 둘러싸고 제2 연결부(VE2)의 상단까지 연장될 수 있다.
상부 전극층(176C)은 제1 서브 돌출부(PR1A), 제2 서브 돌출부(PR1B), 및 제2 돌출부(PR2)를 포함할 수 있고, 제1 서브 돌출부(PR1A)는 제1 반도체 패턴(150A)과 동일한 수직 레벨에서 하부 전극층(172C)을 향해 돌출되고 제2 서브 돌출부(PR1B)는 제2 반도체 패턴(150B)과 동일한 수직 레벨에서 하부 전극층(172C)을 향해 돌출될 수 있다.
예시적인 실시예들에 따르면, 하부 전극층(172C)의 제1 연결부(VE1), 제2 연결부(VE2), 제1 세그먼트(SE1), 제2 세그먼트(SE2)가 커패시터 구조물(170C)의 유효 전극 영역으로 작용할 뿐 아니라, 중간 절연층(136)의 상면 및 바닥면을 둘러싸는 제3 세그먼트(SE3)가 또한 커패시터 구조물(170C)의 유효 전극 영역으로 작용할 수 있다. 따라서 하부 전극층(172C)과 상부 전극층(176C) 사이의 유효 전극 면적이 증가될 수 있으므로 커패시터 구조물(170C)은 증가된 커패시턴스를 가질 수 있고 반도체 메모리 소자(100C)는 증가된 메모리 용량을 가질 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 메모리 소자(100D)를 나타내는 평면도이다.
도 13을 참조하면, 반도체 메모리 소자(100D)는 반도체 패턴(150), 워드 라인(140), 및 커패시터 구조물(170)을 양분하여 제1 수평 방향(X)으로 연장되는 분리 절연층(180)을 더 포함할 수 있다. 분리 절연층(180)은 실리콘 산화물과 같은 절연 물질로 형성될 수 있다. 반도체 메모리 소자(100D)는 분리 절연층(180)에 의해 두 개의 셀 트랜지스터(CTR)(도 1 참조)가 정의되는 스플릿 셀일 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 메모리 소자(100E)를 나타내는 평면도이다.
도 14를 참조하면, 반도체 메모리 소자(100E)는 제2 수평 방향(Y)으로 서로 인접하는 2개의 반도체 패턴(150)과 2개의 커패시터 구조물(170) 사이를 따라서 제1 수평 방향(X)으로 연장되는 실딩층(shielding layer, 182)을 포함할 수 있다. 실딩층(182)은 인접하는 서로 인접하는 2개의 반도체 패턴(150)과 2개의 커패시터 구조물(170) 사이에서 발생할 수 있는 전자기 간섭을 차폐할 수 있다.
도 15a 내지 도 26b는 예시적인 실시예들에 따른 반도체 메모리 소자(100)의 제조 방법을 나타내는 개략도들이다. 구체적으로, 도 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a, 25a, 및 26a는 도 2의 A1-A1' 선에 따른 단면도들이고, 도 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b, 25b, 및 26b는 도 3의 제1 수직 레벨(LV1)에서의 수평 단면도들이다.
도 15a 및 15b를 참조하면, 기판(110) 상에 하부 구조물(120) 및 식각 정지층(122)을 형성할 수 있다. 식각 정지층(122) 상에 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)을 교대로 및 순차적으로 형성할 수 있다.
복수의 몰드 절연층(132)과 복수의 희생 절연층(134)은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있다.
예시적인 실시예들에서, 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)은 서로에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 복수의 몰드 절연층(132)은 실리콘 산화물을 사용하여 형성되고, 복수의 희생 절연층(134)은 실리콘 질화물을 사용하여 형성될 수 있다. 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)은 각각 수십 nm의 두께를 가질 수 있다.
도 16a 및 도 16b를 참조하면, 복수의 몰드 절연층(132)과 복수의 희생 절연층(134) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(132)과 복수의 희생 절연층(134)의 일부분을 제거하여 워드 라인 개구부(140H), 비트 라인 개구부(160H), 및 커패시터 개구부(170H)를 형성할 수 있다.
예시적인 실시예들에서, 워드 라인 개구부(140H), 비트 라인 개구부(160H), 및 커패시터 개구부(170H)의 바닥부들에 식각 정지층(122)의 상면이 노출될 수 있다.
예시적인 실시예들에서, 워드 라인 개구부(140H), 및 커패시터 개구부(170H)는 원형 또는 타원형의 수평 단면을 갖도록 형성될 수 있다. 복수의 워드 라인 개구부(140H)가 제2 수평 방향(Y)을 따라 이격되고, 수직 방향(Z)을 따라 연장될 수 있다. 커패시터 개구부(170H)는 제2 수평 방향(Y)을 따라 이격되고, 수직 방향(Z)을 따라 연장될 수 있다. 비트 라인 개구부(160H)는 제2 수평 방향(Y)을 따라 연장될 수 있다.
예를 들어, 워드 라인 개구부(140H), 비트 라인 개구부(160H), 및 커패시터 개구부(170H)는 그 전체 높이에 걸쳐 동일한 수평 폭을 갖는 것으로 예시적으로 도시되었으나, 이와는 달리 기판(110)에 가까워질수록 수평 폭이 좁아지는 테이퍼드(tapered)한 형상을 가질 수도 있다.
도 17a 및 도 17b를 참조하면, 비트 라인 개구부(160H)를 채우는 제1 희생 매립층(212)과 커패시터 개구부(170H)를 채우는 제2 희생 매립층(214)을 형성할 수 있다.
예를 들어, 제1 희생 매립층(212) 및 제2 희생 매립층(214)은 몰드 절연층(132) 및 희생 절연층(134)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들어, 제1 희생 매립층(212) 및 제2 희생 매립층(214)은 폴리실리콘, 또는 탄소를 함유하는 물질로 이루어질 수 있다.
도 18a 및 도 18b를 참조하면, 워드 라인 개구부(140H)를 통하여 노출되는 희생 절연층(134)의 일부분을 제거하여 워드 라인 개구부(140H)와 연통되는 확장 공간(140EX)을 형성할 수 있다. 확장 공간(140EX)은 비트 라인 개구부(160H)를 채우는 제1 희생 매립층(212)과 커패시터 개구부(170H)를 채우는 제2 희생 매립층(214)이 노출되지 않도록, 워드 라인 개구부(140H)에 인접한 희생 절연층(134)의 일부분을 제거하여 형성될 수 있다.
확장 공간(140EX)은 워드 라인 개구부(140H)를 통하여 노출되는 희생 절연층(134)의 일부분을 제거하여 형성하므로, 워드 라인 개구부(140H)로부터 수평 방향으로 확장 공간(140EX)의 폭은 대략 일정한 값을 가질 수 있다. 일부 실시예에서, 확장 공간(140EX)은 워드 라인 개구부(140H)로부터 수평 방향으로 수십 ㎚의 폭을 가질 수 있다. 확장 공간(140EX)의 높이는 희생 절연층(134)의 높이와 실질적으로 동일할 수 있다. 일부 실시예에서, 확장 공간(140EX)은 수직 방향(Z)으로 수십 ㎚의 높이를 가질 수 있다.
도 19a 및 도 19b를 참조하면, 확장 공간(140EX) 내벽 상에 반도체 패턴(150)을 형성할 수 있다. 예시적인 실시예들에서, 반도체 패턴(150)은 CVD, PECVD, 또는 ALD 공정으로 형성될 수 있다.
이후 반도체 패턴(150)의 내벽 상에 게이트 절연층(152)을 형성할 수 있다. 게이트 절연층(152)은 열산화 공정, CVD, PECVD, 또는 ALD 공정 중 적어도 하나를 사용하여 형성될 수 있다. 일부 실시예에서, 게이트 절연층(152)은 반도체 패턴(150)의 내벽만을 커버하도록 형성될 수 있다. 다른 실시예에서, 게이트 절연층(152)은 반도체 패턴(150)의 내벽과 몰드 절연층(132)의 내벽을 모두 커버하도록 형성될 수 있다.
이후 워드 라인 개구부(140H)를 채우는 제3 희생 매립층(220)을 형성할 수 있다. 일부 실시예에서, 제3 희생 매립층(220)은 실리콘 질화물을 사용하여 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 제2 희생 매립층(214)을 제거하고 커패시터 개구부(170H) 내벽을 다시 노출시킬 수 있다.
이후, 커패시터 개구부(170H)를 통하여 노출되는 희생 절연층(134)의 일부분을 제거하여 커패시터 개구부(170H)와 연통되는 제1 확장 공간(170EX1)을 형성할 수 있다. 제1 확장 공간(170EX1)은 반도체 패턴(150)의 측벽 일부분을 노출할 수 있다.
제1 확장 공간(170EX1)은 커패시터 개구부(170H)를 통하여 노출되는 희생 절연층(134)의 일부분을 제거하여 형성하므로, 커패시터 개구부(170H)로부터 수평 방향으로 제1 확장 공간(170EX1)의 폭은 대략 일정한 값을 가질 수 있다. 일부 실시예에서, 제1 확장 공간(170EX1)은 커패시터 개구부(170H)로부터 수평 방향으로 수십 ㎚의 폭을 가질 수 있다. 제1 확장 공간(170EX1)의 높이는 희생 절연층(134)의 높이와 실질적으로 동일할 수 있다. 일부 실시예에서, 제1 확장 공간(170EX1)은 수직 방향(Z)으로 수십 ㎚의 높이를 가질 수 있다.
도 21a 및 도 21b를 참조하면, 제1 확장 공간(170EX1)에 노출된 반도체 패턴(150)의 측벽 상에 불순물을 주입하여 제2 불순물 영역(166)을 형성할 수 있다.
이후 커패시터 개구부(170H)와 제1 확장 공간(170EX1) 내에 예비 하부 전극층(172L)을 형성할 수 있고, 예비 하부 전극층(172L) 상에 제4 희생 매립층(230)을 형성할 수 있다.
예를 들어, 예비 하부 전극층(172L)은 커패시터 개구부(170H)와 제1 확장 공간(170EX1) 내벽 상에 콘포말하게 형성되고, 제4 희생 매립층(230)은 제1 확장 공간(170EX1) 내부를 완전히 채우도록 충분한 두께로 형성될 수 있다.
제1 확장 공간(170EX1)은 약 0.5 내지 5의 종횡비(예를 들어, 수직 방향(Z)으로의 높이에 대한 수평 방향으로의 폭이 0.5 내지 5이다)를 가질 수 있으며, 이에 따라 제1 확장 공간(170EX1) 내에 제2 불순물 영역(166)을 형성하기 위한 공정 및/또는 제1 확장 공간(170EX1) 내에 예비 하부 전극층(172L)을 형성하기 위한 공정의 난이도가 감소할 수 있다.
도 22a 및 도 22b를 참조하면, 커패시터 개구부(170H)의 내벽 상에 배치되는 예비 하부 전극층(172L) 부분(또는 몰드 절연층(132)의 측벽 상에 배치되는 예비 하부 전극층(172L) 부분)을 제거하고 제1 확장 공간(170EX1) 내부에 예비 하부 전극층(172L) 부분을 잔류시킴에 의해 복수의 제1 확장 공간(170EX1) 내부에 복수의 하부 전극층(172)을 형성할 수 있다.
복수의 하부 전극층(172)은 90도 회전한 U자 형상의 수직 단면을 가질 수 있고, 수직 방향(Z)으로 연장되는 연결부(VE)와, 연결부(VE)의 상단에서 수평 방향으로 연장되는 제1 세그먼트(SE1)와, 연결부(VE)의 하단에서 수평 방향으로 연장되는 제2 세그먼트(SE2)를 포함할 수 있다.
이후 제1 확장 공간(170EX1) 내부에 배치되는 제4 희생 매립층(230) 부분 또한 제거될 수 있다. 이에 의해, 연결부(VE)의 내벽, 제1 세그먼트(SE1)의 바닥면 및 제2 세그먼트(SE2)의 상면이 제1 확장 공간(170EX1) 내부에 노출될 수 있고, 제1 세그먼트(SE1)의 상면 및 제2 세그먼트(SE2)의 바닥면은 몰드 절연층(132)에 의해 커버되어 제1 확장 공간(170EX1) 내부에 노출되지 않을 수 있다.
도 23a 및 도 23b를 참조하면, 커패시터 개구부(170H)를 통하여 노출되는 몰드 절연층(132)의 일부분을 제거하여 커패시터 개구부(170H)와 연통되는 제2 확장 공간(170EX2)을 형성할 수 있다. 제1 세그먼트(SE1)의 상면 및 제2 세그먼트(SE2)의 바닥면은 제2 확장 공간(170EX2) 내부에 노출될 수 있다.
제2 확장 공간(170EX2)은 커패시터 개구부(170H)를 통하여 노출되는 몰드 절연층(132)의 일부분을 제거하여 형성하므로, 커패시터 개구부(170H)로부터 수평 방향으로 제2 확장 공간(170EX2)의 폭은 대략 일정한 값을 가질 수 있다. 일부 실시예에서, 제2 확장 공간(170EX2)은 커패시터 개구부(170H)로부터 수평 방향으로 수십 ㎚의 폭을 가질 수 있다. 제2 확장 공간(170EX2)의 높이는 몰드 절연층(132)의 높이와 실질적으로 동일할 수 있다. 일부 실시예에서, 제2 확장 공간(170EX2)은 수직 방향(Z)으로 수십 ㎚의 높이를 가질 수 있다.
예시적인 실시예들에서, 제2 확장 공간(170EX2)의 수평 방향 폭은 제1 확장 공간(170EX1)의 수평 방향 폭보다 작거나 같을 수 있다. 예를 들어, 제2 확장 공간(170EX2)의 수평 방향 폭은 제1 확장 공간(170EX1)의 수평 방향 폭보다 작거나 같음에 따라, 하부 전극층(172)의 연결부(VE) 또는 제2 불순물 영역(166)이 제2 확장 공간(170EX2)에 의해 노출되지 않을 수 있다.
도 24a 및 도 24b를 참조하면, 커패시터 개구부(170H), 제1 확장 공간(170EX1) 및 제2 확장 공간(170EX2)의 내벽 상에 커패시터 유전층(174)을 형성할 수 있다.
예시적인 실시예들에서, 커패시터 유전층(174)은 제1 세그먼트(SE1)의 상면 및 바닥면, 연결부(VE)의 내벽, 제2 세그먼트(SE2)의 상면 및 바닥면, 몰드 절연층(132)의 내벽 상에 소정의 두께로 콘포말하게 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 커패시터 개구부(170H), 제1 확장 공간(170EX1) 및 제2 확장 공간(170EX2)의 내부를 채우는 상부 전극층(176)을 형성할 수 있다. 예를 들어, 상부 전극층(176)은 커패시터 개구부(170H), 제1 확장 공간(170EX1) 및 제2 확장 공간(170EX2) 내벽 상에 제1 상부 전극층(176X) 및 제2 상부 전극층(176Y)을 순차적으로 형성함에 의해 형성될 수 있다.
이후, 제3 희생 매립층(220)을 제거하여 워드 라인 개구부(140H)를 다시 노출할 수 있다. 워드 라인 개구부(140H)의 내부를 채우는 워드 라인(140)을 형성할 수 있다. 예를 들어, 워드 라인(140)은 워드 라인 개구부(140H)의 내벽 상에 도전 배리어층(142) 및 매립 도전층(144)을 순차적으로 형성함에 의해 형성될 수 있다.
일부 예시적인 실시예들에서, 상부 전극층(176)과 워드 라인(140)의 형성 공정은 동일한 공정에서 수행될 수 있다. 이러한 경우에 도전 배리어층(142) 및 제1 상부 전극층(176X)은 동시에 형성될 수 있고, 매립 도전층(144) 및 제2 상부 전극층(176Y)이 동시에 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 제1 희생 매립층(212)을 제거하고 비트 라인 개구부(160H) 내벽을 다시 노출시킬 수 있다.
이후, 비트 라인 개구부(160H)에 의해 노출된 희생 절연층(134)의 일부분을 제거하여 비트 라인 개구부(160H)와 연통되는 비트 라인 공간(160EX)을 형성할 수 있다.
비트 라인 공간(160EX)은 각각 반도체 패턴(150)의 측벽 일부분이 노출되도록 비트 라인 개구부(160H)에 인접한 희생 절연층(134)의 일부분을 제거하여 형성될 수 있다.
이후, 비트 라인 공간(160EX) 내벽 상에 노출된 반도체 패턴(150)의 표면 상에 불순물을 주입하여 제1 불순물 영역(164)을 형성할 수 있다.
이후 도전 물질을 사용하여 비트 라인 개구부(160H) 및 비트 라인 공간(160EX) 내부를 채우고, 비트 라인 개구부(160H)의 내벽을 노출하도록 상기 도전 물질을 에치백하여 비트 라인 공간(160EX) 내에 비트 라인(160)을 형성할 수 있다. 이후 비트 라인 개구부(160H) 내부를 채우는 비트 라인 절연층(162)을 형성할 수 있다.
전술한 공정을 수행하여, 반도체 메모리 소자(100)가 완성될 수 있다.
비교예에 따른 반도체 메모리 소자의 제조 방법에 따르면, 도 22a에 개시된 구조와 같이, 연결부(VE)의 내벽, 제1 세그먼트(SE1)의 바닥면 및 제2 세그먼트(SE2)의 상면이 제1 확장 공간(170EX1) 내부에 노출되고 제1 세그먼트(SE1)의 상면 및 제2 세그먼트(SE2)의 바닥면은 몰드 절연층(132)에 의해 커버되어 제1 확장 공간(170EX1) 내부에 노출되지 않은 상태에서, 커패시터 유전층(174)과 상부 전극층(176)을 형성한다. 따라서 하부 전극층 중 커패시턴스를 나타낼 수 있는 유효 전극 영역의 면적이 상대적으로 작다.
그러나 예시적인 실시예들에 따르면, 커패시터 개구부(170H)의 내벽 상에 노출되는 몰드 절연층(132)의 일부분을 제거하여 제2 확장 공간(170EX2)을 형성할 수 있다. 따라서, 제2 확장 공간(170EX2)의 형성에 의해 하부 전극층(172)의 제1 세그먼트(SE1)의 상면과 제2 세그먼트(SE2)의 바닥면이 추가적인 유효 전극 영역으로 작용할 수 있다. 따라서 커패시터 구조물(170)은 상대적으로 높은 커패시턴스를 가질 수 있고 반도체 메모리 소자(100)는 증가된 메모리 용량을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 메모리 소자
140: 워드 라인
150: 반도체 패턴 160: 비트 라인
170: 커패시터 구조물 172: 하부 전극층
174: 커패시터 유전층 176: 상부 전극층
150: 반도체 패턴 160: 비트 라인
170: 커패시터 구조물 172: 하부 전극층
174: 커패시터 유전층 176: 상부 전극층
Claims (10)
- 기판 상에서 수직 방향으로 연장되는 워드 라인;
상기 기판 상에서 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며 셀 트랜지스터를 구성하는 반도체 패턴;
제1 수평 방향으로 상기 반도체 패턴의 일단에 배치되며, 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 비트 라인; 및
상기 제1 수평 방향으로 상기 반도체 패턴의 타단에 배치되는 커패시터 구조물로서,
상기 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 하부 전극층으로서, 상기 수직 방향으로 연장되는 연결부, 상기 연결부의 상단에서 수평 방향으로 연장되는 제1 세그먼트, 및 상기 연결부의 하단에서 수평 방향으로 연장되는 제2 세그먼트를 포함하는, 하부 전극층;
상기 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 제1 세그먼트의 상면 및 바닥면, 상기 제2 세그먼트의 상면 및 바닥면, 및 상기 연결부의 내벽을 커버하는 상부 전극층; 및
상기 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함하는, 커패시터 구조물을 포함하는 반도체 메모리 소자. - 제1항에 있어서,
상기 상부 전극층은
상기 하부 전극층을 향해 외측으로 돌출하는 제1 돌출부; 및
상기 제1 돌출부보다 높은 수직 레벨에서 외측으로 돌출하는 제2 돌출부를 포함하는 것을 특징으로 하는 반도체 메모리 소자. - 제2항에 있어서,
상기 제1 돌출부는 상기 하부 전극층의 상기 연결부의 상기 내벽, 상기 제1 세그먼트의 상기 바닥면, 상기 제2 세그먼트의 상기 상면에 의해 한정되는 공간에 배치되고,
상기 제2 돌출부는 상기 하부 전극층의 상기 제1 세그먼트의 상기 상면 상에서 상기 제1 돌출부와 수직 오버랩되도록 배치되는 것을 특징으로 하는 반도체 메모리 소자. - 제2항에 있어서,
상기 제1 돌출부는 상기 제1 수평 방향을 따라 제1 폭을 가지고,
상기 제2 돌출부는 상기 제1 수평 방향을 따라 상기 제1 폭보다 작거나 같은 제2 폭을 갖는 것을 특징으로 하는 반도체 메모리 소자. - 제2항에 있어서,
상기 커패시터 유전층은 상기 제1 돌출부의 외측면과 상기 제2 돌출부의 외측면을 콘포말하게 커버하는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 하부 전극층은 90도 회전한 U자 형상의 수직 단면을 갖는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 반도체 패턴의 상기 일단과 상기 비트 라인 사이에 배치되는 제1 불순물 영역; 및
상기 반도체 패턴의 상기 타단과 상기 하부 전극층의 상기 연결부 사이에 배치되는 제2 불순물 영역을 더 포함하는 반도체 메모리 소자. - 제1항에 있어서,
상기 제1 세그먼트는 상기 제2 수평 방향을 따라 제1 폭을 가지고,
상기 연결부는 상기 수직 방향을 따라 제1 높이를 가지며,
상기 제1 높이에 대한 상기 제1 폭의 비율은 0.5 내지 5인 것을 특징으로 하는 반도체 메모리 소자. - 기판 상에서 수직 방향으로 연장되는 워드 라인;
상기 기판 상에 배치되며, 각각이 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 이격되어 서로 배치되는 복수의 반도체 패턴;
상기 워드 라인의 주위를 둘러싸고 상기 수직 방향으로 서로 이격되어 배치되고, 상기 복수의 반도체 패턴과 교대로 배치되는 복수의 몰드 절연층;
제1 수평 방향으로 상기 복수의 반도체 패턴의 일단에 배치되며, 상기 수직 방향으로 서로 이격되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 복수의 비트 라인; 및
상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되는 커패시터 구조물로서,
상기 복수의 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 복수의 하부 전극층으로서, 상기 수직 방향으로 연장되는 연결부, 상기 연결부의 상단에서 수평 방향으로 연장되는 제1 세그먼트, 및 상기 연결부의 하단에서 수평 방향으로 연장되는 제2 세그먼트를 포함하는, 복수의 하부 전극층;
상기 복수의 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 제1 세그먼트의 상면 및 바닥면, 상기 제2 세그먼트의 상면 및 바닥면, 및 상기 연결부의 내벽을 커버하는 상부 전극층; 및
상기 복수의 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함하는, 커패시터 구조물을 포함하는 반도체 메모리 소자. - 기판 상에서 수직 방향으로 연장되는 워드 라인;
상기 기판 상에 배치되며, 각각이 상기 워드 라인을 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 이격되어 서로 배치되는 복수의 반도체 패턴;
상기 워드 라인의 주위를 둘러싸고 상기 수직 방향으로 서로 이격되어 배치되고, 상기 복수의 반도체 패턴과 교대로 배치되는 복수의 몰드 절연층;
제1 수평 방향으로 상기 복수의 반도체 패턴의 일단에 배치되며, 상기 수직 방향으로 서로 이격되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 복수의 비트 라인; 및
상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되고 상기 수직 방향으로 서로 이격되는 복수의 커패시터 구조물로서,
상기 복수의 반도체 패턴의 상기 타단에 전기적으로 연결되며, 링 모양의 수평 단면을 갖는 복수의 하부 전극층;
상기 복수의 하부 전극층에 의해 포위되고 상기 수직 방향으로 연장되는 상부 전극층으로서, 상기 복수의 하부 전극층을 향해 외측으로 돌출하는 복수의 제1 돌출부와 상기 복수의 몰드 절연층을 향해 외측으로 돌출하는 복수의 제2 돌출부를 갖는 상부 전극층; 및
상기 복수의 하부 전극층 및 상기 상부 전극층 사이에 개재되는 커패시터 유전층을 포함하는, 커패시터 구조물을 포함하는 반도체 메모리 소자.
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