TWI815131B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TWI815131B
TWI815131B TW110122855A TW110122855A TWI815131B TW I815131 B TWI815131 B TW I815131B TW 110122855 A TW110122855 A TW 110122855A TW 110122855 A TW110122855 A TW 110122855A TW I815131 B TWI815131 B TW I815131B
Authority
TW
Taiwan
Prior art keywords
layer
electrode layer
unit
horizontal direction
semiconductor memory
Prior art date
Application number
TW110122855A
Other languages
English (en)
Other versions
TW202209634A (zh
Inventor
李炅奐
金容錫
金炫哲
徐亨源
柳成原
洪載昊
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202209634A publication Critical patent/TW202209634A/zh
Application granted granted Critical
Publication of TWI815131B publication Critical patent/TWI815131B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種半導體記憶體裝置，包含：字元線，在基底上在豎直方向上延伸；通道層，環繞字元線以對單元電晶體進行配置，且具有具備預定水平寬度的水平環形狀；位元線，在第一水平方向上設置於通道層的一端處且在垂直於第一水平方向的第二水平方向上延伸；以及單元電容器，在第一水平方向上設置於通道層的另一端處，單元電容器包含在豎直方向上延伸的上部電極層、環繞上部電極層的下部電極層以及設置於上部電極層與下部電極層之間的電容器介電層。

Description

半導體記憶體裝置
相關申請案的交叉參考
本申請案基於且主張2020年8月4日在韓國智慧財產局(Korean Intellectual Property Office)申請的韓國專利申請案第10-2020-0097541號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露的實施例是關於一種半導體記憶體裝置，且特定言之，是關於一種三維(three-dimensional；3D)半導體記憶體裝置。
為了滿足對微型化、多功能以及高效能電子產品的需求，需要高容量的半導體記憶體裝置，且為了提供高容量的半導體記憶體裝置，需要增加的整合度。由於先前技術的二維(two-dimensional；2D)半導體記憶體裝置的整合度主要是基於單元(unit)記憶體單元所佔據的面積來判定，因此2D半導體記憶體裝置的整合度增加，但整合度仍有所限制。因此，已提出3D半導體記憶體裝置，其中藉由在豎直方向上在基底上堆疊多個記憶體單元來增加記憶體容量。
本揭露的一或多個實施例提供一種具有增強的整合度的三維(3D)半導體記憶體裝置。
根據例示性實施例，提供一種半導體記憶體裝置，包含：字元線，在基底上在豎直方向上延伸；通道層，環繞字元線以對單元電晶體進行配置，且具有具備預定水平寬度的水平環形狀；位元線，在第一水平方向上設置於通道層的一端處且在垂直於第一水平方向的第二水平方向上延伸；以及單元電容器，在第一水平方向上設置於通道層的另一端處，單元電容器包含在豎直方向上延伸的上部電極層、環繞上部電極層的下部電極層以及設置於上部電極層與下部電極層之間的電容器介電層。
根據例示性實施例，提供一種半導體記憶體裝置，包含：多個字元線，在基底上在第一水平方向上彼此分開設置且在豎直方向上延伸，多個字元線中的每一者包含具有環形形狀或橢圓形狀的水平橫截面；多個通道層，在豎直方向上彼此分開設置以分別環繞多個字元線，且具有圓環形狀，多個通道層對多個單元電晶體進行配置；多個位元線，分別在垂直於第一水平方向的第二水平方向上設置於多個通道層中的每一者的一端處以形成多個單元電晶體，且在豎直方向上彼此分開設置且在第一水平方向上延伸；以及多個單元電容器，分別在第二水平方向上設置於多個通道層的另一端處，多個單元電容器中的每一者包含在豎直方向上延伸的上部電極層、環繞上部電極層的下部電極層以及設置於上部電極層與下部電極層之間的電容器介電層。
根據例示性實施例，提供一種半導體記憶體裝置，包含：多個字元線，在基底上在第一水平方向上彼此分開設置且在豎直方向上延伸，多個字元線中的每一者包含具有環形形狀或橢圓形狀的水平橫截面；多個通道層，在豎直方向上彼此分開設置以分別環繞多個字元線，且具有具備預定水平寬度的水平環形狀，多個通道層對多個單元電晶體進行配置且包含氧化物半導體材料；多個位元線，在豎直方向上彼此分開設置且在第一水平方向上延伸，且分別在垂直於第一水平方向的第二水平方向上接觸多個通道層中的每一者的一端以對多個單元電晶體進行配置；以及多個單元電容器，各自包含在豎直方向上延伸的上部電極層、環繞上部電極層且在第二水平方向上接觸多個通道層的另一端的下部電極層以及設置於上部電極層與下部電極層之間的電容器介電層，下部電極層包含面向上部電極層的U形豎直橫截面。
1、2、3、4、5、6、7:半導體記憶體裝置
110:基底
112:第一雜質區
114:第二雜質區
116:隔離結構
120:電路佈線結構
122:周邊電路佈線
124:周邊電路通孔
126:層間絕緣層
130:蝕刻終止層
210:單元絕緣層
220:單元犧牲層
220H:第三單元犧牲層
220L:第一單元犧牲層
230:第二單元犧牲層
250:填充絕緣層
310:第一犧牲層
320:第二犧牲層
330:第三犧牲層
340:第四犧牲層
350:第五犧牲層
410、412、412a:通道層
420、420a:第一介電層
432:第一單元雜質區
434:第二單元雜質區
510、510a:下部電極層
510C:凹面部分
510H:電極孔
510I:內表面
510L:初級下部電極層
510L:底表面
510O:外表面
510U:頂表面
520、520a:第二介電層
600:側壁絕緣層
710、710a:導電障壁層
720、720a:導電電荷層
810:單元連接佈線
820:佈線間絕緣層
900:隔離層
950:屏蔽層
A-A'、B-B'、C-C'、X-X'、Y-Y':線
AG:空氣間隙
BL:位元線
BLR:位元線區
CAP:單元電容器
CAP1:第一單元電容器
CAP2:第二單元電容器
CAR:電容器區
CSR:單元堆疊區
CST、CSTa:單元堆疊結構
CTR:單元電晶體
CTR1:第一單元電晶體
CTR2:第二單元電晶體
D1:第一水平方向
D2:第一水平方向
D3:豎直方向
EH1:第一延伸空間/第一延伸層
EH2:第二延伸空間
ER:凹部延伸空間
H1:豎直高度
MC:記憶體單元
PCR:周邊電路區
PP:上部電極層/接地佈線
PP1:第一上部電極層
PP2:第二上部電極層
PPR:接地區
PTR:周邊電路電晶體
S/A:感測放大器區
S1:第一區段
S2:第二區段
S3:第三區段
S4:第四區段
SAC:感測放大器接觸件
SACR:接觸區
SCA:子單元陣列
STH1:第一堆疊孔
STH2:第二堆疊孔
STH3:第三堆疊孔
STR:堆疊凹部
SWD:子字元線驅動器區
TRR:電晶體區
W1:第一水平寬度
W2:第二水平寬度
WL:位元線
WL1:第一字元線
WL2:第二字元線
本揭露的某些實施例的以上及其他態樣、特徵以及優點將自結合隨附圖式的以下詳細描述而更顯而易見，其中：圖1A至圖20C為示出根據實施例的製造半導體記憶體裝置的方法的圖式。
圖21A為示出根據實施例的半導體記憶體裝置的圖式；圖21B為根據實施例的半導體記憶體裝置的通道層的透視圖；圖21C為示出根據實施例的半導體記憶體裝置的下部電極層的分解透視圖；且圖21D示出根據實施例的半導體記憶體裝置的下部電極層的橫截面圖。
圖22為示出根據實施例的半導體記憶體裝置的圖式。
圖23A及圖23B為示出根據實施例的半導體記憶體裝置的俯視圖的圖式。
圖24A及圖24B為示出根據實施例的半導體記憶體裝置的俯視圖的圖式。
圖25A為示出根據實施例的半導體記憶體裝置的圖式；圖25B為示出根據實施例的半導體記憶體裝置的俯視圖的圖式；圖25C為示出根據實施例的半導體記憶體裝置的俯視圖的圖式；且圖25D為示出根據實施例的半導體記憶體裝置的通道層的透視圖。
圖26A及圖26B為示出根據實施例的半導體記憶體裝置的圖式。
圖27A為用於描述根據實施例的製造半導體記憶體裝置的方法的圖式；且圖27B為示出根據實施例的半導體記憶體裝置的個部分的圖式。
圖28為示出根據實施例的半導體記憶體裝置的單元陣列的電路圖。
圖1A至圖20C為示出根據實施例的製造半導體記憶體裝置的方法的圖式。詳言之，圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A分別為示出沿著圖1B及圖1C、圖2B及圖2C、圖3B及圖 3C、圖4B及圖4C、圖5B及圖5C、圖6B及圖6C、圖7B及圖7C、圖8B及圖8B、圖9B及圖9C、圖10B及圖10C、圖11B及圖11C、圖12B及圖12C、圖13B及圖13C、圖14B及圖14C、圖15B及圖15C、圖16B及圖16C、圖17B及圖17C、圖18B及圖18C、圖19B及圖19C以及圖20B及圖20C的線A-A'截取的橫截面的圖式。圖1B及圖1C、圖2B及圖2C、圖3B及圖3C、圖4B及圖4C、圖5B及圖5C、圖6B及圖6C、圖7B及圖7C、圖8B及圖8C、圖9B及圖9C、圖10B及圖10C、圖11B及圖11C、圖12B及圖12C、圖13B及圖13C、圖14B及圖14C、圖15B及圖15C、圖16B及圖16C、圖17B及圖17C、圖18B及圖18C、圖19B及圖19C以及圖20B及圖20C分別為示出沿著圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A以及圖20A的線B-B'及線C-C'截取的橫截面的圖式。
在本文中，示出橫截面的圖式可能未必示出所示出橫截面後方的形狀，亦即，所示出橫截面後方的未見過的形狀可能與所示出橫截面不相同，且需要描述的部分由虛線示出。
應理解，當元件或層稱為「在」另一元件或層「之上」、「在」另一元件或層「上方」、「在」另一元件或層「上」、「在」另一元件或層「下方」、「在」另一元件或層「之下」、「在」另一元件或層「下面」、「連接至」另一元件或層或「耦接至」另一元件或層時，所述元件或層可直接在另一元件或層之上、在另一元件或層上方、在另一元件或層上、在另一元件或層下方、在另一元件或層之下、在另一元件或層下面、連接至另一元件或層或耦接至另一元件 或層，或可存在介入元件或層。相反，當元件稱為「直接在」另一元件或層「之上」、「直接在」另一元件或層「上方」、「直接在」另一元件或層「上」、「直接在」另一元件或層「下方」、「直接在」另一元件或層「之下」、「直接在」另一元件或層「下面」、「直接連接至」另一元件或層或「直接耦接至」另一元件或層時，不存在介入元件或層。相同標號始終是指相同元件。
出於簡潔起見，可或可不在本文中詳細描述半導體記憶體裝置的習知元件。然而，即使某一元件描述或示出於本揭露中的半導體裝置中，除非所述元件敍述為包含於所主張半導體記憶體裝置中，否則所述元件仍可不包含於所主張半導體裝置中。
參考圖1A至圖1C，其中多個單元絕緣層210及多個單元犧牲層220逐個地交替堆疊的單元堆疊結構(cell stack structure；CST)可形成於基底110上。
舉例而言，基底110可包含矽(Si)、鍺(Ge)或矽鍺(SiGe)。或者，例如，基底110可包含絕緣體上矽(silicon-on-insulator；SOI)基底或絕緣體上鍺(germanium-on-insulator；GeOI)基底。
可藉由化學氣相沈積(chemical vapor deposition；CVD)製程、電漿增強CVD(plasma enhanced CVD；PECVD)製程或原子層沈積(atomic layer deposition；ALD)製程來形成多個單元絕緣層210及多個單元犧牲層220。在一些實施例中，多個單元絕緣層210可包含氧化矽(例如，SiO或SiO2)，且多個單元犧牲層220可包含氮化矽(例如，Si3N4)。舉例而言，多個單元絕緣層210及多個單元犧牲層220中的每一者可具有幾十奈米(nm)的厚度。
在一些實施例中，在形成單元堆疊結構CST之前，可在 基底110上形成多個周邊電路電晶體(PTR)及電路佈線結構120。多個周邊電路電晶體PTR中的一些可對子字元線驅動器進行配置，且一些其他周邊電路電晶體PTR可對放大器進行配置。在圖1A中，多個周邊電路電晶體PTR中的每一者示出為平面型金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)，但此僅為實例且一或多個實施例不限於此。舉例而言，多個周邊電路電晶體PTR中的至少一些可為非平面型電晶體，諸如FinFET。
可在基底110中形成第一雜質區112、第二雜質區114以及隔離結構116。可藉由將第一導電型的雜質及第二導電型的雜質植入至基底110的相應部分中來形成第一雜質區112及第二雜質區114，其中相應部分可與基底110的表面相鄰。舉例而言，第一導電型可為n型，且第二導電型可為p型。隔離結構116可包含例如包含氧化矽、氮化矽以及氮氧化矽(例如，SiOxNy，其中x及y是指大於或等於1的數字)中的至少一者的材料。
電路佈線結構120可包含周邊電路佈線122、周邊電路通孔124以及環繞周邊電路佈線122及周邊電路通孔124的層間絕緣層126。周邊電路通孔124的一部分可電性連接設置於不同的豎直層級處的周邊電路佈線122，且周邊電路通孔124的另一部分可將周邊電路佈線122電性連接至第一雜質區112或將周邊電路佈線122電性連接至第二雜質區114。在一些實施例中，周邊電路佈線122及周邊電路通孔124可包含摻雜多晶矽金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。在一些實施例中，層間絕緣層126可包含氧化矽。
在其中多個周邊電路電晶體PTR及電路佈線結構120形成於基底110上的情況下，可在電路佈線結構120上形成蝕刻終止層130。在此情況下，關於蝕刻終止層130，靠近基底110的部分可稱為周邊電路區(peripheral circuit region；PCR)，且遠離基底110的部分可稱為單元堆疊區CSR。舉例而言，蝕刻終止層130下方的部分可稱為PCR且蝕刻終止層130上方的部分可稱為CSR。蝕刻終止層130可包含氮化矽或氮氧化矽。
周邊電路區PCR可包含其中提供子字元線驅動器的子字元線驅動器區(SWD)、連接至接地佈線的接地區(PPR)以及其中提供感測放大器的感測放大器區(S/A)。
單元堆疊區CSR可包含其中提供位元線的位元線區(bit line region；BLR)、其中提供單元電晶體的電晶體區(TRR)以及其中提供單元電容器的電容器區(CAR)在一些實施例中，單元堆疊區CSR可更包含其中形成感測放大器接觸件的接觸區(SACR)。
參考圖2A至圖2C，藉由移除單元堆疊結構CST的部分，可在位元線區BLR中形成穿過單元堆疊結構CST的至少一個堆疊凹部STR，可在電晶體區TRR中形成穿過單元堆疊結構CST的一或多個第一堆疊孔STH1，且可在電容器區CAR中形成穿過單元堆疊結構CST的一或多個第二堆疊孔STH2。在一些實施例中，可在接觸區SACR中形成穿過單元堆疊結構CST的一或多個第三堆疊孔STH3。
在一些實施例中，堆疊凹部STR、第一堆疊孔STH1、第二堆疊孔STH2以及第三堆疊孔STH3中的每一者可具有錐形形狀，其中其水平寬度朝向基底110變窄。因此，單元堆疊結構CST 的其中剩餘的多個單元絕緣層210及多個單元犧牲層220逐個地交替堆疊的部分中的每一者可具有錐形形狀，其中其水平寬度在遠離基底110的方向上變窄。
在一些實施例中，可藉由相同蝕刻製程形成堆疊凹部STR、第一堆疊孔STH1、第二堆疊孔STH2以及第三堆疊孔STH3。在一些其他實施例中，可藉由與形成第一堆疊孔STH1、第二堆疊孔STH2以及第三堆疊孔STH3的蝕刻製程不同的蝕刻製程形成堆疊凹部STR。
堆疊凹部STR、第一堆疊孔STH1以及第二堆疊孔STH2可在基底110上在第一水平方向D1上依序佈置。在圖2A及圖2B中，堆疊凹部STR、第一堆疊孔STH1、第二堆疊孔STH2以及第三堆疊孔STH3在第一水平方向D1上依序佈置，但設置第三堆疊孔STH3的位置不限於此。
多個第一堆疊孔STH1、多個第二堆疊孔STH2以及多個第三堆疊孔STH3可在第二水平方向D2上彼此分開設置以配置成行。在一些實施例中，第一水平方向D1可垂直於第二水平方向D2。
堆疊凹部STR可具有在第二水平方向D2上延伸的形狀。第一堆疊孔STH1中的每一者的水平橫截面可具有環形形狀、與環形形狀實質上類似的橢圓形狀或橢圓形狀。第二堆疊孔STH2中的每一者的水平橫截面可具有具備在第一水平方向D1上延伸的主軸的橢圓形狀，或具備在第一水平方向D1上延伸的主軸的圓角矩形形狀。第三堆疊孔STH3中的每一者的水平橫截面可具有環形形狀、與環形形狀實質上類似的橢圓形狀或橢圓形狀。然而，本 揭露的一或多個實施例不限於此。
堆疊凹部STR、第一堆疊孔STH1、第二堆疊孔STH2以及第三堆疊孔STH3可穿過單元堆疊結構CST及蝕刻終止層130，且因此，電路佈線結構120可暴露於CST的底表面處。層間絕緣層126可暴露於堆疊凹部STR的底表面處。周邊電路佈線122可暴露於第一堆疊孔STH1、第二堆疊孔STH2以及第三堆疊孔STH3中的每一者的底表面處。舉例而言，暴露於第一堆疊孔STH1中的每一者的底表面處的周邊電路佈線122可電性連接至設置於子字元線驅動器區SWD中的子字元線驅動器。暴露於第二堆疊孔STH2中的每一者的底表面處的周邊電路佈線122可為接地佈線。暴露於第三堆疊孔STH3中的每一者的底表面處的周邊電路佈線122可電性連接至感測放大器。
參考圖3A至圖3C，當用可相對於單元絕緣層210及單元犧牲層220選擇性地刻蝕的材料填充堆疊凹部STR及堆疊孔中的一者時，可形成第一犧牲層310。舉例而言，參考圖3A，第一犧牲層310可形成於堆疊凹部STR、第二堆疊孔STH2以及第三堆疊孔STH3處，但未形成於第一堆疊孔STH1處。第一犧牲層310可包含含有多晶矽或碳的材料。
參考圖4A至圖4C，可藉由移除暴露於第一堆疊孔STH1的單元犧牲層220的部分來形成第一堆疊孔STH1中的第一延伸空間EH1。特定言之，可藉由移除與第一堆疊孔STH1相鄰的單元犧牲層220的部分來形成第一延伸層EH1，使得不暴露填充至堆疊凹部STR及第一堆疊孔STH1中的每一者中的第一犧牲層310的一分。另外，可藉由移除在第一堆疊孔STH1與第二堆疊孔STH2 之間的單元犧牲層220的另一部分來形成第一延伸層EH1。
可藉由移除經由第一堆疊孔STH1暴露的單元犧牲層220的部分來形成第一延伸空間EH1，且因此即使在其中第一延伸空間EH1相對於基底110設置於不同豎直層級處的情況下，第一延伸空間EH1在水平方向上距第一堆疊孔STH1的寬度可大致具有恆定值。
在一些實施例中，第一延伸空間EH1在水平方向上可具有與第一堆疊孔STH1相距幾十奈米的寬度。第一延伸空間EH1的高度可為單元犧牲層220的高度。在一些實施例中，第一延伸空間EH1在豎直方向D3上可具有幾十奈米的高度。
參考圖5A至圖5C，可藉由將未摻雜半導體材料或摻雜半導體材料填充至第一延伸空間EH1中來形成通道層410。通道層410可包含例如第IV族半導體材料，諸如Si或Ge；或第III-V族化合物半導體材料，諸如砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)。或者，通道層410可包含例如藉由選擇性磊晶生長(epitaxial growth；EG)製程形成的磊晶半導體材料。在一些實施例中，通道層410可包含多晶矽。在一些其他實施例中，通道層410可包含半導體二維(2D)材料，且例如，半導體2D材料可包含MoS2、MoSe2、ReS2、HfSe2、InSe、GeSe、WSe2、石墨烯、碳奈米管或其組合。所有的第一延伸空間EH1可經由第一堆疊孔STH1填充有對應材料，可形成初級通道材料以填充第一堆疊孔STH1的至少一部分，且可移除填充至第一堆疊孔STH1中的部分，藉此形成通道層410。
通道層410可形成為填充第一延伸空間EH1，且因此即 使在其中通道層410相對於基底110設置於不同豎直層級處的情況下，通道層410在水平方向上距第一堆疊孔STH1的寬度可大致具有恆定值。亦即，即使在其中第一堆疊孔STH1具有其中水平寬度朝向基底110變窄的錐形形狀的情況下，通道層410在水平方向上距第一堆疊孔STH1的寬度可大致具有恆定值，而不受相對於基底110的豎直層級的影響。舉例而言，通道層410可具有幾十奈米的寬度。
通道層410可具有水平的閉合環形狀，所述水平的閉合環形狀具有某一水平寬度且完全環繞第一堆疊孔STH1。舉例而言，通道層410可具有幾十奈米的厚度。亦即，通道層410可具有圓環形狀，其中通道層的中心孔為第一堆疊孔STH1的部分或第一堆疊孔STH1自身。
參考圖6A至圖6C，可在通道層410的經由第一堆疊孔STH1暴露的表面上形成第一介電層420。舉例而言，第一介電層420可覆蓋具有圓環形狀的通道層410的中心孔的內側壁。第一介電層420可包含例如氧化矽。在一些實施例中，第一介電層420可不設置於單元絕緣層210上且可僅設置於第一堆疊孔STH1中的通道層410的表面上。舉例而言，第一介電層420可藉由熱氧化通道層410的部分而形成，且可設置於第一堆疊孔STH1與第一延伸空間EH1之間的邊界部分處。第一介電層420可具有環形狀，所述環形狀具有與通道層410的表面相距幾十奈米的厚度。
第一介電層420可對單元電晶體的閘極介電層的至少一部分進行配置。
參考圖7A至圖7C，可在第一堆疊孔STH1中形成第二 犧牲層320。第二犧牲層320可包含相對於單元絕緣層210及第一犧牲層310具有蝕刻選擇性的材料。舉例而言，第二犧牲層320可包含氮化矽。
參考圖8A至圖8C，可移除填充至第二堆疊孔STH2中的第一犧牲層310。當移除填充至第二堆疊孔STH2中的第一犧牲層310時，罩幕圖案可覆蓋位元線區BLR及接觸區SACR，使得不移除填充至堆疊凹部STR及第三堆疊孔STH3中的第一犧牲層310。
參考圖9A至圖9C，可藉由移除經由第二堆疊孔STH2暴露的單元犧牲層220的部分來形成第二堆疊孔STH2中的第二延伸空間EH2。可藉由移除經由第二堆疊孔STH2暴露的單元犧牲層220的部分來形成第二延伸空間EH2，使得暴露出通道層410。第二延伸空間EH2在水平方向上可具有與第二堆疊孔STH2相距幾十奈米的寬度。第二延伸空間EH2的高度可為單元犧牲層220的高度。在一些實施例中，第二延伸空間EH2可在豎直方向上D3上具有幾十奈米的高度。
參考圖10A至圖10C，可藉由將雜質植入至與通道層410的經由第二延伸空間EH2暴露的表面相鄰的部分中來形成第一單元雜質區432。第一單元雜質區432可形成為與通道層410的面向第一堆疊孔STH1的內側壁相鄰。舉例而言，第一單元雜質區432可形成為n+區。
在一些實施例中，可省略第一單元雜質區432。
參考圖11A至圖11C，可形成覆蓋第二延伸空間EH2及第二堆疊孔STH2中的每一者的內表面的初級下部電極層510L， 且可形成填充至第二延伸空間EH2的所有及第二堆疊孔STH2的至少一部分中的第三犧牲層330以覆蓋初級下部電極層510L。初級下部電極層510L可保形地覆蓋第二延伸空間EH2中的第一單元雜質區432及單元絕緣層210中的每一者的表面及第二堆疊孔STH2中的單元絕緣層210及電路佈線結構120中的每一者的表面。
舉例而言，第二堆疊孔STH2可具有幾十奈米的寬度及幾十奈米的高度。在一些實施例中，第二堆疊孔STH2的寬度與高度的比率可為約0.5至約2。舉例而言，第二堆疊孔STH2的寬度與高度的比率可為約1。第二延伸空間EH2可自第二堆疊孔STH2延伸，且因此，在形成初級下部電極層510L的製程中，第二延伸空間EH2的寬度可識別為高度。亦即，在一些實施例中，在形成初級下部電極層510L的製程中，第二延伸空間EH2的縱橫比可為約0.5至約2。舉例而言，第二延伸空間EH2的縱橫比可為約1。因此，初級下部電極層510L可形成為覆蓋具有相對較低的縱橫比的第二延伸空間EH2的內表面，且因此可易於形成。
在圖11A中，示出初級下部電極層510L及第三犧牲層330形成於第二延伸空間EH2及第二堆疊孔STH2中，但實施例不限於此，且初級下部電極層510L及第三犧牲層330可形成為覆蓋單元堆疊結構CST的頂表面。
初級下部電極層510L可包含金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，初級下部電極層510L可包含氮化鈦(TiN)。第三犧牲層330可包含具有與第二犧牲層320的蝕刻特性相同或類似的蝕刻特性的材料。舉例而言，第三犧牲層 330可包含氮化矽。
參考圖12A至圖12C，可移除第三犧牲層330在第二堆疊孔STH2中的部分，且接著可藉由移除初級下部電極層(圖11A的510L)的暴露部分來形成下部電極層510。
在一些實施例中，在形成下部電極層510的製程中，可一起移除覆蓋第二延伸空間EH2的與第二堆疊孔STH2相鄰的部分的表面的初級下部電極層510L的部分，且因此下部電極層510可遠離第二堆疊孔STH2與第二延伸空間EH2之間的邊界且自第二延伸空間EH2朝內設置。亦即，下部電極層510可覆蓋第二延伸空間EH2中的第一單元雜質區432的所有表面，且可覆蓋第二延伸空間EH2中的單元絕緣層210的表面的部分。
下部電極層510可具有環繞第二堆疊孔STH2的閉合環形狀，且可包含U形豎直橫截面，其中其敞開部分旋轉90度以面向第二堆疊孔STH2。下部電極層510可具有變形環形狀，其中其與第一單元雜質區432相鄰的部分是凹入的。
在移除第三犧牲層330在第二堆疊孔STH2中的部分的製程中，可一起移除填充至第一堆疊孔STH1中的第二犧牲層(圖11A的320)。隨後，可藉由移除第三犧牲層330的填充至第二延伸空間EH2中的部分來暴露下部電極層510。
參考圖13A至圖13C，可形成第二介電層520以覆蓋第一堆疊孔STH1的內側壁、第二堆疊孔STH2的內側壁以及第二延伸空間EH2的內表面。第二介電層520可包含自鐵電材料及高k介電材料中選出的至少一種材料，所述材料各自具有比氧化矽的介電常數更高的介電常數。在一些實施例中，閘極介電層可包含自 以下中選出的至少一種材料：氧化鉿(HfO)、氧化鉿矽(HfSiO)、氮氧化鉿(HfON)、氮氧化鉿矽(HfSiON)、氧化鑭(LaO)、氧化鑭鋁(LaAlO)、氧化鋯(ZrO)、氧化鋯矽(ZrSiO)、氮氧化鋯(ZrON)、氮氧化鋯矽(ZrSiON)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋇鍶鈦(BaSrTiO)、氧化鋇鈦(BaTiO)、鋯鈦酸鉛(PbZrTiO)、鉭酸鍶鉍(SrTaBiO)、氧化鉍鐵(BiFeO)、氧化鍶鈦(SrTiO)、氧化釔(YO)氧化鋁(AlO)以及氧化鉛鈧鉭(PbScTaO)。
第二介電層520可保形地覆蓋設置於第一堆疊孔STH1的內側壁上的單元絕緣層210的表面及第一介電層420的表面。第一介電層420及第二介電層520的覆蓋第一介電層420的部分可對單元電晶體的閘極介電層進行配置。在一些實施例中，第一介電層420及第二介電層520中的每一者可執行單元電晶體中閘極介電層的高k介電層及界面層中的每一者的功能。
第二介電層520可保形地覆蓋設置於第二延伸空間EH2的內側壁上的下部電極層510的表面及第二堆疊孔STH2中的單元絕緣層210的表面。第二介電層520的覆蓋下部電極層510的部分可為單元電容器的電容器介電層。類似於上文參考圖11A至圖11C所描述的形成初級下部電極層510L的方法，第二介電層520可形成為覆蓋設置於具有相對較低的縱橫比的第二延伸空間EH2的內側壁上的下部電極層510的表面，且因此可易於形成第二介電層520。
隨後，可將第四犧牲層340填充至第一堆疊孔STH1、第二延伸空間EH2以及第二堆疊孔STH2中。第四犧牲層340可包含相對於單元絕緣層210及單元犧牲層220具有蝕刻選擇性的材 料。
參考圖14A至圖14C，可移除第一犧牲層310的填充至堆疊凹部STR中的部分，且接著藉由移除經由堆疊凹部STR暴露的單元犧牲層220的部分，可在堆疊凹部STR中形成多個凹部延伸空間ER。可藉由移除經由堆疊凹部STR暴露的單元犧牲層220的部分來形成多個凹部延伸空間ER，使得暴露出通道層410。
參考圖15A至圖15C，藉由將雜質植入至與通道層410的經由凹部延伸空間ER暴露的表面相鄰的部分中來形成第二單元雜質區434。第二單元雜質區434可形成為與通道層410的面向堆疊凹部STR的內側壁相鄰。舉例而言，第二單元雜質區434可形成為n+區。
在一些實施例中，可省略第二單元雜質區434。
隨後，可將第五犧牲層350填充至凹部延伸空間ER及堆疊凹部STR中。第五犧牲層350可包含具有與第四犧牲層340的蝕刻特性相同或類似的蝕刻特性的材料。
參考圖16A至圖16C，可移除第一犧牲層(圖15A的310)的填充至第三堆疊孔STH3中的部分。
參考圖17A至圖17C，可形成覆蓋第三堆疊孔STH3的內側壁的側壁絕緣層600。側壁絕緣層600可包含例如包含氧化矽、氮化矽以及氮氧化矽中的至少一者的材料。
可形成保形地覆蓋第三堆疊孔STH3的內側壁及底表面以及單元堆疊結構CST的頂表面的初級絕緣層，且接著可藉由移除初級絕緣層的覆蓋第三堆疊孔STH3的底表面的部分及初級絕緣層的覆蓋單元堆疊結構CST的頂表面的部分來形成側壁絕緣層 600。
參考圖18A至圖18C，可移除填充至堆疊凹部STR及凹部延伸空間ER中的第五犧牲層(圖17A的350)及填充至第一堆疊孔STH1、第二堆疊孔STH2以及第二延伸空間EH2中的第四犧牲層(圖17A的340)。
由於移除了填充至堆疊凹部STR及凹部延伸空間ER中的第五犧牲層350，因此第二單元雜質區434可暴露於堆疊凹部STR的凹部延伸空間ER處。可移除第四犧牲層340的填充至第一堆疊孔STH1、第二堆疊孔STH2以及第二延伸空間EH2中的部分，且因此第二介電層520的部分可暴露於第一堆疊孔STH1的側壁、第二堆疊孔STH2的側壁以及第二延伸空間EH2的內表面處。可移除第四犧牲層340的填充至第一堆疊孔STH1及第二堆疊孔STH2中的部分，且因此周邊電路佈線122可暴露於第一堆疊孔STH1的底表面及第二堆疊孔STH2的底表面處。
參考圖19A至圖19C，可形成導電障壁層710，所述導電障壁層710保形地覆蓋堆疊凹部STR、凹部延伸空間ER、第一堆疊孔STH1、第二堆疊孔STH2、第二延伸空間EH2以及第三堆疊孔STH3中的每一者的內表面。另外，可將導電電荷層720填充至堆疊凹部STR、凹部延伸空間ER、第一堆疊孔STH1、第二堆疊孔STH2、第二延伸空間EH2以及第三堆疊孔STH3中以覆蓋導電障壁層710。
導電障壁層710可包含金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，導電障壁層710可包含TiN。導電障壁層710可包含例如摻雜矽、釕(Ru)、氧化釕(RuO)、鉑(Pt)、 氧化鉑(PtO)、銥(Ir)、氧化銥(IrO)、氧化鍶釕(SrRuO)、氧化鋇鍶釕((Ba,Sr)RuO)、氧化鈣釕(CaRuO)、氧化鋇釕(BaRuO)、La(Sr,Co)O、鈦(Ti)、氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鉭鋁(TaAlN)、氮化鉭矽(TaSiN)或其組合。在一些實施例中，導電電荷層720可包含W。
參考圖20A至圖20C，藉由移除填充至堆疊凹部STR中的導電障壁層710的部分及導電電荷層720的部分，填充至不同凹部延伸空間ER中的導電障壁層710的部分與導電電荷層720的部分可彼此分離。
隨後，可形成填充至堆疊凹部STR中的填充絕緣層250，導電障壁層710的部分及導電電荷層720的部分自所述堆疊凹部STR中移除。在一些實施例中，填充絕緣層250可包含氧化矽。
填充至多個凹部延伸空間ER中的導電障壁層710的部分及導電電荷層720的部分可對多個位元線BL進行配置。多個位元線BL可在豎直方向D3上彼此分開，且可沿著第二水平方向D2延伸。
填充至多個第一堆疊孔STH1中的導電障壁層710的部分及導電電荷層720的部分可對多個字元線WL進行配置。多個字元線WL可在第二水平方向D2上彼此分開，且可在豎直方向D3上平行延伸。
填充至第二堆疊孔STH2及第二延伸空間EH2中的導電障壁層710的部分及導電電荷層720的部分可對單元電容器CAP的上部電極層PP進行配置。上部電極層PP可包含填充至第二堆 疊孔STH2中的第一部分及填充至多個第二延伸空間EH2中的多個第二部分。上部電極層PP的第一部分可具有橢圓形狀或柱形狀，所述橢圓形狀具有在第一水平方向D1上延伸的主軸，所述柱形狀包含具有圓角矩形形狀的水平橫截面且在豎直方向D3上延伸，所述圓角矩形形狀具有在第一水平方向D1上延伸的主軸。上部電極層PP的多個第二部分可彼此分開，且各自可具有環繞上部電極層PP的第一部分的環形狀。
填充至第三堆疊孔STH3中的導電障壁層710的部分及導電電荷層720的部分可對感測放大器接觸件SAC進行配置。
字元線WL、第一介電層420的環繞字元線WL的部分、第二介電層520的環繞第一介電層420的部分、環繞第一介電層420的部分及第二介電層520的部分的通道層410以及位元線BL可對單元電晶體CTR進行配置。下部電極層510、第二介電層520的覆蓋下部電極層510的部分以及上部電極層PP可對單元電容器CAP進行配置。彼此連接的一個單元電晶體CTR及一個單元電容器CAP可對一個記憶體單元進行配置。多個單元電容器CAP可在豎直方向D3上彼此分開設置以對應於上部電極層PP的多個第二部分且配置成行。
第一介電層420的環繞字元線WL的部分及第二介電層520的環繞字元線WL的部分可對單元電晶體CTR的閘極介電層進行配置。
設置於通道層410的兩端處的第一單元雜質區432及第二單元雜質區434可各自在單元電容器CAP的通道層410與下部電極層510之間且在通道層410與位元線BL之間形成歐姆接觸， 且可各自執行單元電晶體CTR的源極/汲極區的功能。
圖21A為示出根據實施例的半導體記憶體裝置的圖式；圖21B為根據實施例的半導體記憶體裝置的通道層的透視圖；圖21C為示出根據實施例的半導體記憶體裝置的下部電極層的分解透視圖；且圖21D示出示出根據實施例的半導體記憶體裝置的下部電極層的橫截面圖。詳言之，圖21A為示出對應於圖20A的橫截面的圖式，且圖21D示出沿著圖20C的線X-X'及線Y-Y'截取的橫截面圖。
參考圖21A至圖21D，可形成將位元線BL電性連接至感測放大器接觸件SAC的單元連接佈線810以及覆蓋單元堆疊結構CST且環繞單元連接佈線810的佈線間絕緣層820，從而形成半導體記憶體裝置1。沿著半導體記憶體裝置1中的單元電晶體CTR及單元電容器CAP中的每一者的水平方向線截取的橫截面圖可與圖20C實質上相同，且因此所述橫截面圖將在下文參考圖20C進行描述。
單元連接佈線810可包含金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，單元連接佈線810可包含W或銅(Cu)。舉例而言，佈線間絕緣層820可包含氧化矽。
半導體記憶體裝置1可包含多個記憶體單元(圖28的MC)，所述多個記憶體單元各自藉由設置於第一水平方向D1上且彼此連接的單元電晶體CTR及單元電容器CAP進行配置。多個記憶體單元MC可在第二水平方向D2及豎直方向D3上彼此分開設置以配置成行，且因此多個記憶體單元MC可對子單元陣列(圖28的SCA)進行配置。此外，如圖28中所示出，在半導體記憶體 裝置1中，多個子單元陣列SCA可在第二水平方向D2上彼此分開設置。
字元線WL、第二介電層520的環繞字元線WL的部分、閘極介電層(其為第一介電層420的環繞第二介電層520的部分)、環繞第一介電層420的部分及第二介電層520的部分的通道層410以及位元線BL可對單元電晶體CTR進行配置。
對多個單元電晶體CTR中的每一者進行配置的通道層410可具有水平環形狀，所述水平環形狀具有幾十奈米的寬度且完全環繞第一堆疊孔STH1。舉例而言，通道層410可具有幾十奈米的厚度。亦即，通道層410可具有圓環形狀，其中通道層的中心孔為第一堆疊孔STH1的部分。
設置於通道層410的兩端處的第一單元雜質區432及第二單元雜質區434可各自接觸下部電極層510及位元線BL以形成歐姆接觸。在一些實施例中，可省略第一單元雜質區432及第二單元雜質區434，且通道層410的兩端可直接接觸下部電極層510及位元線BL。
多個字元線WL可在第二水平方向D2上彼此分開，且可沿著豎直方向D3延伸。可將多個字元線WL填充至多個第一堆疊孔STH1中。亦即，多個字元線WL可分別設置於第一堆疊孔STH1中，所述第一堆疊孔STH1為在豎直方向D3上彼此分開設置的通道層410的中心孔。因此，通道層410可在豎直方向D3上彼此分開設置以環繞字元線WL。藉由第一介電層420的部分及第二介電層520的部分進行配置的單元電晶體CTR的閘極介電層可設置於字元線WL與通道層410之間。
字元線WL的底表面可接觸電性連接至子字元線驅動器的周邊電路佈線122。字元線WL的水平橫截面可具有環形形狀或與環形形狀類似的橢圓形狀。
多個位元線BL可在豎直方向D3上彼此分開，且可沿著第二水平方向D2延伸。填充至多個凹部延伸空間ER中的導電障壁層710的部分及導電電荷層720的部分可對多個位元線BL進行配置。
亦即，可用在豎直方向D3上延伸的字元線WL、環繞字元線WL的具有環形狀的通道層410、設置於字元線WL與通道層410之間以具有環形狀的閘極介電層以及位元線BL對單元電晶體CTR進行配置，所述位元線BL在第一水平方向D1上設置於通道層410的一端處且在第二水平方向D2上延伸。
下部電極層510、上部電極層PP以及第二介電層520的設置於下部電極層510與上部電極層PP之間的部分可對單元電容器CAP進行配置。第二介電層520的設置於下部電極層510與上部電極層PP之間以覆蓋下部電極層510的部分可對單元電容器CAP的電容器介電層進行配置。
下部電極層510可具有環繞第二堆疊孔STH2的閉合環形狀，且可包含U形豎直橫截面，其中其敞開部分旋轉90度以面向第二堆疊孔STH2。下部電極層510可具有變形環形狀，其中其與第一單元雜質區432相鄰的部分可為凹面形狀。
特定言之，參考圖21C及圖21D，下部電極層510可包含第一區段S1及與第一區段S1相對的第二區段S2，以及分別連接第一區段S1的兩端及第二區段S2的兩端的第三區段S3及第 四區段S4。第一區段S1的兩端可由第三區段S3的一端及第四區段S4的一端連接，且第二區段S2的兩端可由第三區段S3的另一端及第四區段S4的另一端連接，藉此下部電極層510可具有閉合環形狀。第一區段S1及第二區段S2可在第一水平方向D1上延伸。在平面圖中，第三區段S3可包含對應於通道層410且具有朝向下部電極層510的中心的凸面形狀的凹面部分510C，且第四區段S4可具有遠離下部電極層510的中心凹入的凸面形狀。下部電極層510的凹面部分510C可接觸第一單元雜質區432。
下部電極層510的第一區段S1、第二區段S2、第三區段S3以及第四區段S4可具有相同的豎直高度H1。下部電極層510的第一區段S1、第二區段S2以及第四區段S4可具有大致相同的第一水平寬度W1，且第三區段S3可在最深凹面部分處具有小於第一水平寬度W1的第二水平寬度W2。舉例而言，當第二水平寬度W2為下部電極層510的最小水平寬度時，第三區段S3可具有在第一水平寬度W1與第二水平寬度W2之間變化的水平寬度。下部電極層510的豎直高度H1及第一水平寬度W1可各自為幾十奈米。在一些實施例中，下部電極層510的豎直高度H1及第一水平寬度W1可具有大致相同或類似的值。舉例而言，下部電極層510的豎直高度H1及第一水平寬度W1可各自為約20奈米。
此外，下部電極層510可包含內表面510I、外表面510O、頂表面510U以及底表面510L。內表面510I可包含沿著下部電極層510的周邊延伸以具有凹面形狀的電極孔510H。電極孔510H可沿著上部電極層PP的周邊延伸且可完全環繞上部電極層PP。下部電極層510的外表面510O可在豎直方向D3上沿著下部電極 層510的周邊延伸，且下部電極層510的頂表面510U及底表面510L可在第一水平方向D1及第二水平方向D2上延伸。
第二介電層520的充當單元電容器CAP的閘極介電層的部分可覆蓋下部電極層510的內表面510I，從而覆蓋電極孔510H的部分。第二介電層520的充當單元電容器CAP的閘極介電層的部分可覆蓋沿著周邊延伸且具有旋轉90度的U形的下部電極層510的表面，且因此可增加單元電容器CAP的面積，從而增加單元電容器CAP的容量。
上部電極層PP可覆蓋第二介電層520的充當單元電容器CAP的閘極介電層的部分。上部電極層PP可包含填充至第二堆疊孔STH2中的第一部分及填充至多個第二延伸空間EH2中的多個第二部分。上部電極層PP的第一部分可具有橢圓形狀或柱形狀，所述橢圓形狀具有在第一水平方向D1上延伸的主軸，所述柱形狀包含具有圓角矩形形狀的水平橫截面且在豎直方向D3上延伸，所述圓角矩形形狀具有在第一水平方向D1上延伸的主軸。上部電極層PP的多個第二部分可彼此分開，且可各自具有環繞上部電極層PP的第一部分的環形狀。
在一些實施例中，上部電極層PP的底表面可接觸作為提供接地的接地佈線的周邊電路佈線122。
位元線BL可經由單元連接佈線810電性連接至感測放大器接觸件SAC。在圖21A中，僅示出將最上部位元線BL連接至感測放大器接觸件SAC的單元連接佈線810。在一些實施例中，在豎直方向D3上彼此連接的位元線BL中的每一者的一端可在第二水平方向D2上具有階梯形狀。
在圖21A中，示出單元連接佈線810穿過覆蓋位元線BL的頂表面的單元絕緣層210且經由單元堆疊結構CST將位元線BL連接至感測放大器接觸件SAC，但實施例不限於此。在一些實施例中，可省略單元連接佈線810，且位元線BL及感測放大器接觸件SAC可經由具有在豎直方向D3上延伸的形狀的感測放大器接觸件彼此電性連接，使得位元線BL的底表面連接至電性連接至感測放大器的周邊電路佈線122。
根據實施例的半導體記憶體裝置1可包含三維(3D)半導體記憶體裝置，其中各自包含單元電晶體CTR及單元電容器CAP的多個記憶體單元MC在豎直方向D3上堆疊，且因此記憶體容量可增加。此外，可易於形成對單元電容器CAP及電容器介電層進行配置的下部電極層510，且因此單元電容器CAP的面積可增加。因此，可確保包含於半導體記憶體裝置1中的記憶體單元MC中的每一者所需的單元電容器CAP的容量。
此外，對根據實施例的半導體記憶體裝置1的單元電晶體CTR進行配置的通道層410可大致具有恆定值，而不受相對於基底110的豎直層級的影響。因此，即使在豎直方向D3上彼此分開設置的記憶體單元MC的數目增加，記憶體單元MC的單元電晶體CTR亦可具有類似的操作特性。半導體記憶體裝置1可以可靠地操作，即使在豎直方向D3上堆疊的記憶體單元MC的數目增加。
圖22為示出根據實施例的半導體記憶體裝置2的圖式。詳言之，圖22為示出對應於圖20A的橫截面的圖式。在描述圖22時，可省略與上文參考圖1A至圖21D所給出的描述相同或類似 的描述。
參考圖22，半導體記憶體裝置2可包含多個記憶體單元(圖28的MC)，所述多個記憶體單元各自包含設置於第一水平方向D1上且彼此連接的單元電晶體CTR及單元電容器CAP。圖22中所示出的半導體記憶體裝置2可包含第一介電層420a，而非包含於圖21A至圖21D中所示出的半導體記憶體裝置1中的第一介電層420。
第一介電層420a可覆蓋第一堆疊孔STH1的內側壁。亦即，第一介電層420a可覆蓋通道層410的表面及單元絕緣層210的表面，所述兩個表面經由第一堆疊孔STH1暴露。舉例而言，第一介電層420a可藉由諸如CVD製程、PECVD製程或ALD製程的沈積製程形成。第一介電層420a可包含氧化矽、氮化矽、高k介電材料或其組合。
圖23A及圖23B為示出根據實施例的半導體記憶體裝置3的圖式。詳言之，圖23A及圖23B為分別示出對應於圖20B及圖20C的橫截面的圖式。在描述圖23A及圖23B時，可省略與上文參考圖1A至圖21D所給出的描述相同或類似的描述。
參考圖23A及圖23B，半導體記憶體裝置3可包含隔離層900，所述隔離層900在位元線BL與感測放大器接觸件SAC之間在第一水平方向D1上延伸。在一些實施例中，隔離層900可包含絕緣材料。舉例而言，隔離層900可包含氧化矽。
在圖23A及圖23B中，示出隔離層900與位元線BL隔開，但實施例不限於此。舉例而言，除非位元線BL經特定配置為經隔離的，否則隔離層900可接觸位元線BL。
隔離層900可跨第一字元線WL1與第二字元線WL2之間的區及第一上部電極層PP1與第二上部電極層PP2之間的區在第一水平方向D1上延伸。因此，圖20B及圖20C中所示出的字元線WL可藉由其間的隔離層900劃分為第一字元線WL1及第二字元線WL2，且圖20B及圖20C中所示出的上部電極層PP可藉由其間的隔離層900劃分為第一上部電極層PP1及第二上部電極層PP2。此外，環繞圖20B及圖20C中所示出的上部電極層PP的下部電極層510可藉由其間的隔離層900劃分為兩個部分。
在一些其他實施例中，半導體記憶體裝置3可包含分離空間，所述分離空間設置於其中提供有隔離層900的空間中且填充有空氣。亦即，可形成初級分離空間，且接著藉由用絕緣材料填充初級分離空間，可形成隔離層900。此外，在形成初級分離空間之後，絕緣材料可形成於初級分離空間的僅上部部分處，且因此可形成填充有空氣的分離空間。
圖21A至圖21D中所示出的一個單元電晶體CTR可劃分為第一單元電晶體CTR1及第二單元電晶體CTR2，且圖21A至圖21D中所示出的一個單元電容器CAP可劃分為第一單元電容器CAP1及第二單元電容器CAP2。因此，圖23A及圖23B中所示出的半導體記憶體裝置3可包含多個記憶體單元，所述多個記憶體單元對應於包含於圖21A至圖21D中所示出的半導體記憶體裝置1中的記憶體單元的數目的兩倍。
圖24A及圖24B為示出根據實施例的半導體記憶體裝置4的圖式。特定言之，圖24A及圖24B為分別示出對應於圖20B及圖20C的橫截面的圖式。在描述圖24A及圖24B時，可省略與 上文參考圖1A至圖21D所給出的描述相同或類似的描述。
參考圖24A及圖24B，半導體記憶體裝置4可包含屏蔽層950，所述屏蔽層950沿著在第二水平方向D2上彼此相鄰的兩個單元電晶體CTR與兩個單元電容器CAP之間的區在第一水平方向D1上延伸。屏蔽層950可屏蔽可在彼此相鄰的兩個單元電晶體CTR與兩個單元電容器CAP之間出現的電磁干擾。
在一些實施例中，屏蔽層950可包含與位元線BL、字元線WL或上部電極層PP的材料相同的材料。舉例而言，屏蔽空間可經由形成堆疊凹部STR、第一堆疊孔STH1或第二堆疊孔STH2的蝕刻製程而形成，且接著屏蔽層950可藉由用用於形成位元線BL、字元線WL或上部電極層PP的導電障壁層710及導電電荷層720填充屏蔽空間而形成。
圖25A至圖25D為示出根據實施例的半導體記憶體裝置5的圖式。圖25D為示出半導體記憶體裝置5的通道層的透視圖。詳言之，圖25A為示出對應於圖20A的橫截面的圖式，且圖25B及圖25C為分別示出對應於圖20B及圖20C的橫截面的圖式。在描述圖25A及圖25D時，可省略與上文參考圖1A至圖21D所給出的描述相同或類似的描述。
參考圖25A至圖25D，半導體記憶體裝置5可包含多個記憶體單元(圖28的MC)，所述多個記憶體單元各自包含設置於第一水平方向D1上且彼此連接的單元電晶體CTR及單元電容器CAP。圖25A至圖25D中所示出的半導體記憶體裝置5可包含通道層412，而非包含於圖21A至圖21D中所示出的半導體記憶體裝置1中的通道層410。通道層412可包含例如氧化物半導體材 料。氧化物半導體材料可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合，其中每一x、y以及z表示大於或等於1的數值。通道層412可包含單層或多層的氧化物半導體材料。在一些實施例中，通道層412可具有比矽的帶隙能量更大的帶隙能量。舉例而言，通道層412可具有約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，當通道層412具有約2.0電子伏至約4.0電子伏的帶隙能量時，通道層412可具有最佳通道性能。舉例而言，通道層412可為多晶或非晶形的，但不限於此。
在一些實施例中，半導體記憶體裝置5可不包含圖21A及圖21B中所示出的第一單元雜質區432及第二單元雜質區434。亦即，在半導體記憶體裝置5中，第一單元雜質區432及第二單元雜質區434可不形成於通道層412的兩端處。因此，通道層412可直接接觸分別設置於通道層412的兩端處的下部電極層510及位元線BL。
舉例而言，通道層412可具有水平的閉合環形狀，所述水平的閉合環形狀具有幾十奈米的寬度且完全環繞第一堆疊孔STH1。舉例而言，通道層412可具有幾十奈米的厚度。亦即，通道層412可具有圓環形狀，其中通道層的中心孔為第一堆疊孔STH1的部分。
圖26A及圖26B為示出根據實施例的半導體記憶體裝置6的圖式。特定言之，圖26A為示出對應於圖20A的橫截面的圖式，且圖26B為示出對應於圖20C的橫截面的圖式。在描述圖26A 及圖26B時，可省略與上文參考圖1A至圖21D所給出的描述相同或類似的描述。
參考圖26A及圖26B，半導體記憶體裝置6可包含多個記憶體單元(圖28的MC)，所述多個記憶體單元各自包含在第一水平方向D1上設置且彼此連接的單元電晶體CTR及單元電容器CAP。
半導體記憶體裝置6可包含空氣間隙AG，而非包含於圖21A至圖21D中所示出的半導體記憶體裝置1中的單元犧牲層220的至少一部分。亦即，可形成導電障壁層710，且接著可移除圖20A至圖20C中所示出的單元犧牲層220的至少一部分。隨後，絕緣材料可形成於自其中移除犧牲層220的空間的僅上部部分處，從而形成空氣間隙AG。
空氣間隙AG可設置於在第二水平方向D2上彼此相鄰的兩個單元電晶體CTR之間及/或在第二水平方向D2上彼此相鄰的兩個單元電容器CAP之間。在一些實施例中，可將低k介電材料填充至自其中移除單元犧牲層220的空間中，而非形成空氣間隙AG。
空氣間隙AG可減小半導體記憶體裝置6中的寄生電容，從而提高半導體記憶體裝置6的操作速度。
圖27A為用於描述根據實施例的製造半導體記憶體裝置的方法的圖式；且圖27B為示出根據實施例的半導體記憶體裝置7的詳細圖。特定言之，圖27A為示出對應於圖1A的橫截面的圖式，且圖27B為示出對應於圖21A的橫截面的圖式。在描述圖27A及圖27B時，可省略與上文參考圖25A至圖25D所給出的描述相 同或類似的描述。
參考圖27A，單元堆疊結構CSTa可形成於基底110上，所述單元堆疊結構CSTa包含逐個地交替堆疊的多個單元絕緣層210、多個第一單元犧牲層220L、多個第二單元犧牲層230以及多個第三單元犧牲層220H。圖27A中所示出的單元堆疊結構CSTa可藉由堆疊第一單元犧牲層220L、第二單元犧牲層230以及第三單元犧牲層230H而非包含於圖1A至圖1C中所示出的單元堆疊結構CST中的單元犧牲層220而形成。
在一些實施例中，第一單元犧牲層220L及第三單元犧牲層220H可包含相同材料。第二單元犧牲層230可包含相對於第一單元犧牲層220L及第三單元犧牲層220H具有蝕刻選擇性的材料。第二單元犧牲層230可具有比單元絕緣層210、第一單元犧牲層220L以及第三單元犧牲層220H相對更薄的厚度。舉例而言，第一單元犧牲層220L及第三單元犧牲層220H可包含氮化矽。舉例而言，第二單元犧牲層230可包含氮氧化矽或氧化矽。
參考圖27B，半導體記憶體裝置7可包含多個記憶體單元(圖28的MC)，所述多個記憶體單元各自包含設置於第一水平方向D1上且彼此連接的單元電晶體CTR及單元電容器CAP。半導體記憶體裝置7可包含下部電極層510a、第二介電層520a、導電障壁層710a以及導電電荷層720a，而非各自包含於圖25A至圖25D中所示出的半導體記憶體裝置6中的下部電極層510、第二介電層520、導電障壁層710以及導電電荷層720。
各自填充至凹部延伸空間ER中的導電障壁層710a的部分及導電電荷層720a的部分可對位元線BL進行配置。下部電極 層510a、第二介電層520a以及上部電極層PP可對單元電容器CTR進行配置。
在形成圖4A至圖4C中所示出的第一延伸空間EH1的製程中，移除第二單元犧牲層230的速度可設定成比移除第一單元犧牲層220L及第三單元犧牲層230H的速度更慢，且因此第二單元犧牲層230的部分可保留在第一延伸空間EH1中。隨後，在形成圖4A至圖4C中所示出的凹部延伸空間ER的製程中，藉由移除第二犧牲層230的剩餘部分，凹部延伸空間ER可延伸至通道層410的內部部分。此外，在形成圖9A至圖9C中所示出的第二延伸空間EH2的製程中，當移除第二單元犧牲層230的速度比移除第一單元犧牲層220L及第三單元犧牲層230H的速度更慢時，第二單元犧牲層230的部分可保留在第二延伸空間EH2中。
位元線BL可包含突出部分，所述突出部分延伸至接觸位元線BL的通道層412a的內部部分。各自對單元電容器CTR進行配置的下部電極層510a、第二介電層520a的部分以及上部電極層PP可具有M形，所述M形對應於沿著單元電容器CTR的外表面保留在第二延伸空間EH2中的第二犧牲層230的部分。
因此，類似於FinFET，包含於半導體記憶體裝置7中的單元電晶體CTR的操作效能可增強，且單元電容器CTR的容量可增加。
圖28為示出根據實施例的半導體記憶體裝置的單元陣列的電路圖。
參考圖28，根據實施例的半導體記憶體裝置的單元陣列可包含多個子單元陣列SCA。多個子單元陣列SCA可在第一水平 方向D1上佈置。
多個子單元陣列SCA中的每一者可包含多個位元線BL、多個字元線WL以及多個單元電晶體CTR。一個單元電晶體CTR可設置於一個字元線WL與一個位元線BL之間。
位元線BL中的每一者可包含在基底上與基底分開設置的導電圖案(例如，金屬線)。多個位元線BL可在第二水平方向D2上延伸。一個子單元陣列SCA的位元線BL可在豎直方向D3上彼此隔開。
字元線WL中的每一者可包含在豎直方向D3上自基底延伸的導電圖案(例如，金屬線)。一個子單元陣列SCA的字元線WL可在第二水平方向D2上彼此分開設置。
單元電晶體CTR中的每一者的閘極可連接至對應字元線WL，且每一單元電晶體CTR的源極可連接至對應位元線BL。單元電晶體CTR中的每一者可連接至單元電容器CAP。每一單元電晶體CTR的汲極可連接至單元電容器CAP的第一電極，且單元電容器CAP的第二電極可連接至接地佈線PP。
儘管本揭露的實施例已參考其隨附圖式進行具體展示及描述，但應理解，可在不脫離隨附申請專利範圍的精神及範疇的情況下在其中進行形式及細節的各種改變。
1:半導體記憶體裝置
110:基底
112:第一雜質區
114:第二雜質區
116:隔離結構
120:電路佈線結構
122:周邊電路佈線
124:周邊電路通孔
126:層間絕緣層
130:蝕刻終止層
210:單元絕緣層
220:單元犧牲層
250:填充絕緣層
410:通道層
420:第一介電層
432:第一單元雜質區
434:第二單元雜質區
510:下部電極層
520:第二介電層
600:側壁絕緣層
710:導電障壁層
720:導電電荷層
810:單元連接佈線
820:佈線間絕緣層
BL:位元線
BLR:位元線區
CAP:單元電容器
CAR:電容器區
CSR:單元堆疊區
CST:單元堆疊結構
CTR:單元電晶體
D1:第一水平方向
D2:第一水平方向
D3:豎直方向
EH1:第一延伸空間/第一延伸層
EH2:第二延伸空間
ER:凹部延伸空間
PCR:周邊電路區
PP:上部電極層/接地佈線
PTR:周邊電路電晶體
SAC:感測放大器接觸件
SACR:接觸區
STH1:第一堆疊孔
STH2:第二堆疊孔
STH3:第三堆疊孔
STR:堆疊凹部
TRR:電晶體區
WL:位元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 字元線，在基底上在豎直方向上延伸； 通道層，環繞所述字元線以對單元電晶體進行配置，且具有具備預定水平寬度的水平環形狀； 位元線，在第一水平方向上設置於所述通道層的一端處且在垂直於所述第一水平方向的第二水平方向上延伸；以及 單元電容器，在所述第一水平方向上設置於所述通道層的另一端處，所述單元電容器包含在所述豎直方向上延伸的上部電極層、環繞所述上部電極層的下部電極層以及設置於所述上部電極層與所述下部電極層之間的電容器介電層。
  2. 如請求項1所述的半導體記憶體裝置，其中所述下部電極層的內表面包括電極孔，所述電極孔沿著所述上部電極層的周邊延伸且具有凹面形狀。
  3. 如請求項1所述的半導體記憶體裝置，其中所述單元電晶體包括多個單元電晶體，且所述多個單元電晶體在所述豎直方向上彼此分開設置。
  4. 如請求項3所述的半導體記憶體裝置，其中所述上部電極層包括：第一部分，具有橢圓形狀或柱形狀，所述橢圓形狀具有在所述第一水平方向上延伸的主軸，所述柱形狀包含具有圓角矩形形狀的水平橫截面且在所述豎直方向上延伸；以及多個第二部分，在所述豎直方向上彼此分開設置以具有環繞所述上部電極層的所述第一部分的環形狀，且 其中所述單元電容器包括多個單元電容器，且所述多個單元電容器彼此分開設置以對應於所述上部電極層的所述多個第二部分。
  5. 如請求項1所述的半導體記憶體裝置，其中所述通道層包括氧化物半導體材料，且所述通道層的所述一端及所述另一端直接接觸所述位元線及所述下部電極層。
  6. 一種半導體記憶體裝置，包括： 多個字元線，在基底上在第一水平方向上彼此分開設置且在豎直方向上延伸，所述多個字元線中的每一者包含具有環形形狀或橢圓形狀的水平橫截面； 多個通道層，在所述豎直方向上彼此分開設置以分別環繞所述多個字元線，且具有圓環形狀，所述多個通道層對多個單元電晶體進行配置； 多個位元線，分別在垂直於所述第一水平方向的第二水平方向上設置於所述多個通道層中的每一者的一端處以形成所述多個單元電晶體，且在所述豎直方向上彼此分開設置且在所述第一水平方向上延伸；以及 多個單元電容器，分別在所述第二水平方向上設置於所述多個通道層的所述另一端處，所述多個單元電容器中的每一者包含在所述豎直方向上延伸的上部電極層、環繞所述上部電極層的下部電極層以及設置於所述上部電極層與所述下部電極層之間的電容器介電層。
  7. 如請求項6所述的半導體記憶體裝置，更包括空氣間隙，所述空氣間隙設置於所述多個單元電晶體當中的所述第一水平方向上彼此相鄰的兩個單元電晶體與所述多個單元電容器當中的在所述第一水平方向上彼此相鄰的兩個單元電容器之間。
  8. 如請求項6所述的半導體記憶體裝置，其中對所述多個單元電容器中的每一者進行配置的所述下部電極層包括凹面部分，所述凹面部分對應於所述多個通道層的對應通道層且具有遠離所述下部電極層的中心凹入的形狀。
  9. 一種半導體記憶體裝置，包括： 多個字元線，在基底上在第一水平方向上彼此分開設置且在豎直方向上延伸，所述多個字元線中的每一者包含具有環形形狀或橢圓形狀的水平橫截面； 多個通道層，在所述豎直方向上彼此分開設置以分別環繞所述多個字元線，且具有具備預定水平寬度的水平環形狀，所述多個通道層對多個單元電晶體進行配置且包含氧化物半導體材料； 多個位元線，在所述豎直方向上彼此分開設置且在所述第一水平方向上延伸，且分別在垂直於所述第一水平方向的第二水平方向上接觸所述多個通道層中的每一者的一端以對所述多個單元電晶體進行配置；以及 多個單元電容器，各自包含在所述豎直方向上延伸的上部電極層、環繞所述上部電極層且在所述第二水平方向上接觸所述多個通道層的所述另一端的下部電極層以及設置於所述上部電極層與所述下部電極層之間的電容器介電層，所述下部電極層包含面向所述上部電極層的U形豎直橫截面。
  10. 如請求項9所述的半導體記憶體裝置，其中所述下部電極層具有閉合環形狀，所述閉合環形狀包含各自在所述第二水平方向上延伸的第一區段及第二區段，及經配置以將所述第一區段的一端連接至所述第二區段的一端的第三區段，以及經配置以將所述第一區段的另一端連接至所述第二區段的另一端的第四區段，且 其中所述第三區段包括凹面部分，所述凹面部分對應於所述多個通道層中的每一者且具有遠離所述下部電極層的中心凹入的形狀，且所述第四區段具有凸面形狀。
TW110122855A 2020-08-04 2021-06-23 半導體記憶體裝置 TWI815131B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0097541 2020-08-04
KR1020200097541A KR20220017263A (ko) 2020-08-04 2020-08-04 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
TW202209634A TW202209634A (zh) 2022-03-01
TWI815131B true TWI815131B (zh) 2023-09-11

Family

ID=80114177

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110122855A TWI815131B (zh) 2020-08-04 2021-06-23 半導體記憶體裝置

Country Status (4)

Country Link
US (1) US11729974B2 (zh)
KR (1) KR20220017263A (zh)
CN (1) CN114068548A (zh)
TW (1) TWI815131B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023130952A (ja) * 2022-03-08 2023-09-21 キオクシア株式会社 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079055A1 (en) * 2006-06-28 2008-04-03 Hynix Semiconductor Inc. Non-volatile memory device
US20150031180A1 (en) * 2012-05-31 2015-01-29 SK Hynix Inc. Vertical channel transistor with self-aligned gate electrode and method for fabricating the same
US20160197082A1 (en) * 2013-09-27 2016-07-07 Intel Corporation Low Leakage Non-Planar Access Transistor for Embedded Dynamic Random Access Memory (eDRAM)
US20190378836A1 (en) * 2018-06-07 2019-12-12 Intel Corporation Deep trench via for three-dimensional integrated circuit
TW202006926A (zh) * 2018-07-18 2020-02-01 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法
US20200083225A1 (en) * 2018-09-07 2020-03-12 Intel Corporation Structures and methods for memory cells

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008265B2 (en) 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device
EP3843139A1 (en) 2017-05-08 2021-06-30 Micron Technology, Inc. Memory arrays
KR102400951B1 (ko) 2017-05-08 2022-05-23 마이크론 테크놀로지, 인크 메모리 어레이
EP3646379A4 (en) 2017-06-29 2020-07-01 Micron Technology, Inc. STORAGE ARRANGEMENTS WITH VERTICAL ALTERNATING LAYERS OF INSULATING MATERIAL AND STORAGE CELLS AND METHOD FOR PRODUCING A STORAGE ARRANGEMENT WITH STORAGE CELLS THAT INDIVIDUALLY INCLUDE A TRANSISTOR AND A CAPACITOR
US10804273B2 (en) 2017-09-06 2020-10-13 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
US10535659B2 (en) 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102524614B1 (ko) 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
KR102542624B1 (ko) 2018-07-17 2023-06-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079055A1 (en) * 2006-06-28 2008-04-03 Hynix Semiconductor Inc. Non-volatile memory device
US20150031180A1 (en) * 2012-05-31 2015-01-29 SK Hynix Inc. Vertical channel transistor with self-aligned gate electrode and method for fabricating the same
US20160197082A1 (en) * 2013-09-27 2016-07-07 Intel Corporation Low Leakage Non-Planar Access Transistor for Embedded Dynamic Random Access Memory (eDRAM)
US20190378836A1 (en) * 2018-06-07 2019-12-12 Intel Corporation Deep trench via for three-dimensional integrated circuit
TW202006926A (zh) * 2018-07-18 2020-02-01 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法
US20200083225A1 (en) * 2018-09-07 2020-03-12 Intel Corporation Structures and methods for memory cells

Also Published As

Publication number Publication date
TW202209634A (zh) 2022-03-01
US11729974B2 (en) 2023-08-15
KR20220017263A (ko) 2022-02-11
CN114068548A (zh) 2022-02-18
US20220045094A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
US11183500B2 (en) Semiconductor memory device and method of manufacturing the same
KR20160133031A (ko) 캐패시터를 포함하는 반도체장치 및 그 제조 방법
CN114725065A (zh) 半导体存储装置
US20220223732A1 (en) Semiconductor memory device and method for fabricating the same
US20240138143A1 (en) Semiconductor memory devices
TW202232731A (zh) 半導體記憶體元件
TW202339206A (zh) 半導體裝置
TWI815131B (zh) 半導體記憶體裝置
US20240064959A1 (en) Semiconductor device and method for fabricating the same
US20210134942A1 (en) Integrated circuit semiconductor device
US20230262959A1 (en) Semiconductor memory device
KR20230022322A (ko) 반도체 소자
US20230180456A1 (en) Semiconductor memory devices
US20240147695A1 (en) Semiconductor memory devices
TWI823360B (zh) 半導體記憶體裝置
TWI817447B (zh) 三維記憶體陣列之結構
US11792976B2 (en) Semiconductor memory device
US20240130118A1 (en) Semiconductor memory device
US20240130110A1 (en) Semiconductor device
KR20240059346A (ko) 반도체 소자
CN117641892A (zh) 半导体装置
CN116419563A (zh) 集成电路器件
CN116828860A (zh) 三维铁电随机存取存储器器件
CN117156845A (zh) 半导体存储器装置
CN117135917A (zh) 半导体器件