CN117135917A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件。所述半导体器件包括：基底，包括单元阵列区域、外围电路区域和接口区域；位线，布置在单元阵列区域中并且在第一水平方向上延伸；模制绝缘层，布置在位线上并且包括在第二水平方向上延伸的开口；沟道层，分别布置在每个开口中的位线上；字线，分别布置在沟道层上并且在第二水平方向上从单元阵列区域延伸至接口区域，字线包括在模制绝缘层的每个开口的第一侧壁上的第一字线和在所述开口的第二侧壁上的第二字线；以及修整绝缘块，布置在接口区域中并连接到第一字线的端部和第二字线的端部。

Description

半导体器件
本申请基于并要求于2022年5月25日在韩国知识产权局提交的第10-2022-0064254号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及半导体器件，并且更具体地，涉及包括电容器结构的半导体器件。
背景技术
随着半导体器件缩小，动态随机存取存储器(DRAM)装置的尺寸也被减小。在具有1T-1C结构的DRAM装置中，存在通过沟道区域的漏电流随着DRAM装置的尺寸减小而增大的问题，在1T-1C结构中，一个电容器连接到一个晶体管。为了减小漏电流，已经提出了使用氧化物半导体材料作为沟道层的晶体管。
发明内容
发明构思提供了能够减小漏电流的半导体器件。
根据发明构思的一方面，提供一种半导体器件，包括：基底，包括单元阵列区域、外围电路区域和单元阵列区域与外围电路区域之间的接口区域；多条位线，布置在基底的单元阵列区域中并且在第一水平方向上延伸；模制绝缘层，布置在所述多条位线上，模制绝缘层包括在第二水平方向上纵向延伸的多个开口；多个沟道层，在模制绝缘层的所述多个开口中的每个中分别布置所述多条位线上；多条字线，分别布置在所述多个沟道层上并且在第二水平方向上从单元阵列区域纵向延伸至接口区域，所述多条字线包括布置在模制绝缘层的每个开口的第一侧壁上的第一字线和布置在所述开口的第二侧壁上的第二字线；以及修整绝缘块，布置在基底的接口区域中，并且连接到第一字线的端部和第二字线的端部。
根据发明构思的另一方面，提供一种半导体器件，包括：基底，包括单元阵列区域、外围电路区域和单元阵列区域与外围电路区域之间的接口区域；多条位线，布置在基底的单元阵列区域中并且在第一水平方向上延伸；多个沟道层，分别布置在所述多条位线上，所述多个沟道层包括在第一水平方向上彼此间隔开的第一垂直延伸部分和第二垂直延伸部分，以及连接到第一垂直延伸部分的底部和第二垂直延伸部分的底部的水平延伸部分；多条字线，分别布置在所述多个沟道层上并且在第二水平方向上从单元阵列区域纵向延伸至接口区域，所述多条字线包括布置在所述多个沟道层的第一垂直延伸部分的侧壁上的第一字线和布置在所述多个沟道层的第二垂直延伸部分的侧壁上的第二字线；以及修整绝缘块，布置在基底的接口区域中，并且连接到第一字线的端部和第二字线的端部。
根据发明构思的另一方面，提供一种半导体器件，包括：基底，包括单元阵列区域、外围电路区域和单元阵列区域与外围电路区域之间的接口区域；外围电路，布置在基底的单元阵列区域中；多条位线，布置在基底的单元阵列区域中并且在第一水平方向上延伸；模制绝缘层，布置在所述多条位线上，模制绝缘层包括在第二水平方向上延伸的多个开口；多个沟道层，分别布置在模制绝缘层的所述多个开口中的每个中的所述多条位线上；多条字线，布置在所述多个沟道层上并且在第二水平方向上从单元阵列区域延伸至接口区域，所述多条字线包括布置在模制绝缘层的每个开口的第一侧壁上的第一字线和布置在模制绝缘层的所述开口的第二侧壁上的第二字线；修整绝缘块，布置在基底的接口区域中，并且连接到第一字线的端部和第二字线的端部；接合垫，分别布置在单元阵列区域中的所述多个沟道层上；字线接触件，布置在接口区域中的所述多条字线的端部上；以及布线线路，布置在接口区域中的字线接触件上，并且与接合垫布置在相同的垂直水平处。
附图说明
通过以下结合附图的具体实施方式，将更清楚地理解实施例，在附图中，标号始终表示相同的元件。在附图中：
图1是根据示例实施例的半导体器件的布图；
图2是图1中的区域II的放大布图。
图3示出沿图2中的线A-A'、线B-B'和线C-C'截取的剖视图。
图4示出沿图2中的线D-D'和E-E'截取的剖视图。
图5是图3中的区域CX1的放大剖视图。
图6至图8是示出根据示例实施例的半导体器件的字线接触件布置的示意图；
图9是根据示例实施例的半导体器件的布图；
图10和图11是示出根据示例实施例的半导体器件的字线接触件布置的示意图；
图12是根据示例实施例的半导体器件的布图；
图13至图15是示出根据示例实施例的半导体器件的字线接触件布置的示意图；
图16是根据示例实施例的半导体器件的剖视图；
图17是根据示例实施例的半导体器件的剖视图；
图18是根据示例性实施例的半导体器件的剖视图；并且
图19A至图24B是示出根据示例实施例的半导体器件的制造方法的剖视图。
具体实施方式
图1是根据示例实施例的半导体器件100的布图。图2是图1中的区域II的放大布图。图3示出沿图2中的线A-A'、线B-B'和线C-C'截取的剖视图。
图4示出沿图2中的线D-D'和E-E'截取的剖视图。图5是图3中的区域CX1的放大剖视图。图6是示出根据示例实施例的字线接触件的布置的示意图。
参照图1至图6，半导体器件100可包括单元阵列区域MCA、外围电路区域PCA和接口区域IA。在一些实施例中，单元阵列区域MCA可包括动态随机存取存储器(DRAM)装置的存储器单元区域，并且外围电路区域PCA可包括DRAM装置的核心区域(core area)或外围电路区域。接口区域IA可包括单元阵列区域MCA与外围电路区域PCA之间的边界区域。例如，外围电路区域PCA可包括用于将信号和/或电力发送到包括在单元阵列区域MCA中的存储器单元阵列的外围电路晶体管(未示出)。在实施例中，外围电路晶体管(未示出)可构成各种电路(诸如，命令解码器、控制逻辑、地址缓冲器、行解码器、列解码器、感测放大器和数据输入/输出电路)。
如图2中所示，在第一水平方向X上纵向延伸的多条字线WL和在第二水平方向Y上纵向延伸的多条位线BL可布置在基底110的单元阵列区域MCA中。多个单元晶体管CTR可布置在多条字线WL和多条位线BL的交叉点处。多个电容器结构CAP可被分别布置在多个单元晶体管CTR上。
多条字线WL可包括在第二水平方向Y上交替地布置的第一字线WL1和第二字线WL2，并且多个单元晶体管CTR可包括在第二水平方向Y上交替地布置的第一单元晶体管CTR1和第二单元晶体管CTR2。第一单元晶体管CTR1可布置在第一字线WL1上，并且第二单元晶体管CTR2可布置在第二字线WL2上。
第一单元晶体管CTR1和第二单元晶体管CTR2可相对于彼此具有镜像对称结构。例如，第一单元晶体管CTR1和第二单元晶体管CTR2可相对于第一单元晶体管CTR1与第二单元晶体管CTR2之间的沿第一水平方向X延伸的中心线具有镜像对称结构。
在实施例中，多条字线WL的宽度可以是1F，多条字线WL的间距(即，宽度和间隔的总和)可以是2F，多条位线BL的宽度可以是1F，并且用于形成一个单元晶体管CTR的单位面积可以是4F2。因此，因为单元晶体管CTR可以是需要相对小的单位面积的交叉点型，所以单元晶体管CTR可有利于提高半导体器件100的集成度。
单元阵列区域MCA中的多条字线WL和多条位线BL可延伸至接口区域IA，并且如图2中所示，多条字线WL的端部和多条位线BL的端部可布置在接口区域IA中。
如图2中所示，外围电路结构PS可布置在单元阵列区域MCA和外围电路区域PCA中的基底110上，并且多个单元晶体管CTR和多个电容器结构CAP可布置在单元阵列区域MCA中的外围电路结构PS上。
基底110可包括硅(例如，单晶硅、多晶硅或非晶硅)。在一些其他实施例中，基底110可包括Ge、SiGe、SiC、GaAs、InAs和InP中的至少一者。在一些实施例中，基底110可包括导电区域(例如，掺杂有杂质的阱或掺杂有杂质的结构)。
外围电路结构PS可包括核心电路PS1和外围电路PS2。例如，核心电路PS1可包括布置在单元阵列区域MCA中的感测放大器，并且外围电路PS2可包括布置在外围电路区域PCA中的字线驱动器和/或控制逻辑。外围电路结构PS可包括形成在基底110上的N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管，并且可经由例如外围电路线PCL和外围电路接触件PCT电连接到位线BL或字线WL。
在基底110上，下绝缘层112可覆盖外围电路结构PS的侧壁，并且在下绝缘层112上，外围电路绝缘层114可覆盖外围电路结构PS的上表面和外围电路线PCL的侧壁。例如，在基底110上，下绝缘层112可接触外围电路结构PS的侧壁，并且在下绝缘层112上，外围电路绝缘层114可接触外围电路结构PS的上表面和外围电路线PCL的侧壁。下绝缘层112和外围电路绝缘层114可包括氧化物层、氮化物层、低介电层或它们的组合，并且可具有多个绝缘层的堆叠结构。
将理解，当元件被称为“连接”或“结合”到另一元件或“在”另一元件“上”时，它可直接连接或结合到另一元件或在另一元件上，或者可存在介于中间的元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”(或使用任何形式的词语“接触”)时，在接触的点处不存在介于中间的元件。当提及方位、布图、位置、形状、尺寸、量或其他量度时，如在此使用的诸如“相同”、“相等”、“平面”或“共面”的术语不一定表示完全相同的方位、布图、位置、形状、尺寸、量或其他量度，而是旨在包括例如由于制造工艺而可能发生的可接受变化内的几乎相同的方位、布图、位置、形状、尺寸、量或其他量度。
在第二水平方向Y上延伸的位线BL可布置在外围电路绝缘层114上。在实施例中，位线BL可包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、Co、Ni、TiSi、TiSiN、WSi、WSiN、TaSi、TiSiN、RuTiN,、CoSi、NiSi、多晶硅或它们的组合。位线BL可经由线接触插塞LCT连接到外围电路线PCL。例如，位线BL的下表面可接触线接触插塞LCT的上表面，线接触插塞LCT的下表面可接触外围电路线PCL的上表面。
下线路(wiring line)ML1可与外围电路区域PCA中的位线BL布置在相同的水平处。下线路ML1可经由线接触插塞LCT连接到外围电路PS2，并且可包括与构成位线BL的材料相同的材料。例如，下线路ML1的下表面可接触线接触插塞LCT的上表面。
围绕线接触插塞LCT的第一绝缘层122可布置在位线BL与外围电路线PCL之间以及下线路ML1与外围电路线PCL之间，并且第二绝缘层124可布置在多条位线BL之间。在外围电路区域PCA中，绝缘衬层122S可布置在第一绝缘层122与线接触插塞LCT的侧表面之间。在外围电路区域PCA中，绝缘衬层122S可接触线接触插塞LCT的侧表面，并且在单元阵列区域MCA中，第一绝缘层122可接触线接触插塞LCT的侧表面。第一绝缘层122和第二绝缘层124可包括氧化物层、氮化物层、低k介电层或它们的组合。蚀刻停止层122L可布置在第一绝缘层下和外围电路绝缘层114上。
屏蔽结构SS可在多条位线BL之间在第二水平方向Y上纵向延伸。屏蔽结构SS可包括导电材料(诸如，金属)并且可被第二绝缘层124覆盖，并且屏蔽结构SS的上表面可在垂直方向Z上位于比多条位线BL的上表面低的水平处。在实施例中，屏蔽结构SS可包括导电材料，并且在其中可包括气隙或空隙，或者在其他实施例中，气隙可被限定在第二绝缘层124内而不是屏蔽结构SS内。
模制绝缘层130可布置在位线BL和第二绝缘层124上。模制绝缘层130可包括多个开口130H。多个开口130H中的每个可在第一水平方向X上延伸，并且位线BL的上表面可在多个开口130H中的每个的底部处暴露。多个开口130H中的每个可包括在第二水平方向Y上彼此间隔开的第一侧壁130_S1和第二侧壁130_S2，并且第一侧壁130_S1和第二侧壁130_S2可在第一水平方向X上彼此平行地延伸。模制绝缘层130可包括氧化物层、氮化物层、低k介电层或它们的组合。
多个有源半导体层140可布置在多个开口130H的内壁上。第一单元晶体管CTR1的有源半导体层140可布置在多个开口130H的第一侧壁130_S1和底部上，并且第二单元晶体管CTR2的有源半导体层140可布置在多个开口130H的第二侧壁130_S2和底部上。第一单元晶体管CTR1的有源半导体层140和第二单元晶体管CTR2的有源半导体层140可相对于彼此具有镜像对称形状。
多个有源半导体层140中的每个可包括第一垂直延伸部分140V1、第二垂直延伸部分140V2和水平延伸部分140P1。例如，一个有源半导体层140的第一垂直延伸部分140V1可在多个开口130H的第一侧壁130_S1上在垂直方向上延伸，水平延伸部分140P1可连接到第一垂直延伸部分140V1的底部并在第二水平方向Y上延伸，并且第二垂直延伸部分140V2可在多个开口130H的第二侧壁130_S2上在垂直方向上延伸。例如，多个有源半导体层140中的每个可具有U形垂直剖面。
一个有源半导体层140的第一垂直延伸部分140V1和水平延伸部分140P1的一部分可用作第一单元晶体管CTR1的沟道区域，并且一个有源半导体层140的第二垂直延伸部分140V2和水平延伸部分140P1的一部分可用作第二单元晶体管CTR2的沟道区域。水平延伸部分140P1的一部分可接触位线BL的上表面，并且可用作由第一单元晶体管CTR1和第二单元晶体管CTR2共享的接触区域。
在实施例中，多个有源半导体层140可包括氧化物半导体材料。例如，多个有源半导体层140可包括具有大于多晶硅的带隙的带隙的材料(例如，具有大于约1.65eV的带隙的材料)。在实施例中，多个有源半导体层140可包括锌锡氧化物(ZnxSnyO)、铟锌氧化物(InxZnyO)、锌氧化物(ZnOx)、铟镓锌氧化物(InxGayZnzO)、铟镓硅氧化物(InxGaySizO)、铟钨氧化物(InxWyO)、铟氧化物(InxO)、锡氧化物(SnxO)、钛氧化物(TixO)、锌氮氧化物(ZnxONz)、镁锌氧化物(MgxZnyO)、锆铟锌氧化物(ZrxInyZnzO)、铪铟锌氧化物(HfxInyZnzO)、锡铟锌氧化物(SnxInyZnzO)、铝锡铟锌氧化物(AlxSnyInzZnaO)、硅铟锌氧化物(SixInyZnyO)、铝锌锡氧化物(AlxZnySnzO)、镓锌锡氧化物(GaxZnySnzO)和锆锌锡氧化物(ZrxZnySnzO)中的至少一者。在其他实施例中，多个有源半导体层140可包括二维半导体材料，并且二维半导体材料可包括石墨烯、碳纳米管或它们的组合。
栅极绝缘层142可布置在多个有源半导体层140的内壁上。例如，栅极绝缘层142可被共形地布置在多个有源半导体层140的第一垂直延伸部分140V1的侧壁上、第二垂直延伸部分140V2的侧壁上和水平延伸部分140P1的上表面上。栅极绝缘层142的外表面可接触第一垂直延伸部分140V1的侧壁、第二垂直延伸部分140V2的侧壁和水平延伸部分140P1的上表面。
在实施例中，栅极绝缘层142可包括从具有高于氧化硅的介电常数的介电常数的高k介电材料和铁电材料选择的至少一者。在一些实施例中，栅极绝缘层142可包括氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)或氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、锆钛酸铅(PbZrTiO)、氧化锶钽铋(STB)、氧化铋亚铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一者。
字线WL可布置在栅极绝缘层142上。例如，字线WL可接触栅极绝缘层142。字线WL可布置在多个有源半导体层140的第一垂直延伸部分140V1的侧壁上和第二垂直延伸部分140V2的侧壁上。字线WL可包括布置在第一垂直延伸部分140V1的侧壁上的第一字线WL1和布置在第二垂直延伸部分140V2的侧壁上的第二字线WL2。在实施例中，字线WL可包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或它们的组合。
绝缘衬层152被可布置在开口130H中的彼此间隔开的两条字线WL的侧壁上，并且填充彼此间隔开的两条字线WL之间的空间的掩埋绝缘层154可布置在绝缘衬层152上。绝缘衬层152可被共形地布置在两条字线WL(即，第一字线WL1和第二字线WL2)的彼此面对的侧壁上，并且可具有与字线WL共面地布置的上表面。例如，绝缘衬层152可包括氮化硅，并且掩埋绝缘层154可包括氧化硅。
上绝缘层156可布置在开口130H中的字线WL和掩埋绝缘层154上。上绝缘层156的下表面可接触字线WL和掩埋绝缘层154的上表面。上绝缘层156的上表面可与模制绝缘层130位于相同的水平处。
与有源半导体层140的上表面接触的接合垫(landing pad，又称为接地垫或接地焊盘)LP可布置在上绝缘层156上。围绕接合垫LP的外围的接合垫绝缘层158可布置在模制绝缘层130和上绝缘层156上。
如图5中所示，在实施例中，接合垫LP可具有T形垂直剖面。接合垫LP可包括上部LPU和下部LPL。接合垫LP的上部LPU可被称为接合垫LP的布置在比模制绝缘层130的上表面高的水平处的部分，并且接合垫LP的下部LPL可被称为接合垫LP的布置在模制绝缘层130与上绝缘层156之间的部分。在实施例中，接合垫LP可包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或它们的组合。
接合垫LP的下部LPL的底表面可与有源半导体层140的上表面接触，并且接合垫LP的下部LPL的两个侧壁可与有源半导体层140的两个侧壁对齐。接合垫LP的下部LPL的底表面可位于比字线WL的上表面高的水平处，并且接合垫LP的下部LPL的侧壁的一部分可由栅极绝缘层142覆盖。
蚀刻停止层162可布置在接合垫LP和接合垫绝缘层158上。电容器结构CAP可布置在接合垫LP上并与蚀刻停止层162接触，并且层间绝缘层172可布置在电容器结构CAP和蚀刻停止层162上。在实施例中，电容器结构CAP可包括下电极(未示出)、电容器介电层(未示出)和上电极(未示出)。然而，可布置其他类型的存储器存储组件来代替电容器结构CAP。例如，存储器存储组件可包括可变电阻存储器组件、相变存储器组件、磁性存储器组件等。
接口线路结构IAS可与接口区域IA中的位线BL布置在相同的垂直水平处。如图2中所示，接口线路结构IAS可布置为在平面示图中围绕单元阵列区域MCA。接口线路结构IAS可包括与构成位线BL的材料相同的材料，但不限于此。
在接口区域IA中，修整绝缘块TIL可布置为连接到多条字线WL的端部。例如，多条字线WL可在单元阵列区域MCA中在第一水平方向X上延伸至接口区域IA，并且多条字线WL的端部可布置在接口区域IA中。例如，修整绝缘块TIL可包括在第一水平方向X上彼此背对的第一侧壁TIL_S1和第二侧壁TIL_S2，并且修整绝缘块TIL的第一侧壁TIL_S1可接触在第二水平方向Y上交替地布置的多条第一字线W1和多条第二字线W2。
修整绝缘块TIL可在第二水平方向Y上纵向延伸，并且可布置在与模制绝缘层130的多个开口130H交叉的修整块开口TILH内。例如，如图6中所示，多个开口130H可包括在第二水平方向Y上彼此邻近地布置的第一开口130H1和第二开口130H2，并且修整绝缘块TIL可布置为与第一开口130H1和第二开口130H2两者交叉。修整绝缘块TIL的第二侧壁TILS2可与模制绝缘层130接触。
在实施例中，修整绝缘块TIL可具有在垂直方向Z上位于高于字线WL的上表面的水平处的上表面以及在垂直方向Z上位于低于或等于字线WL的底表面的水平处的底表面。修整绝缘块TIL可包括氧化硅、氮化硅、氮氧化硅或它们的组合。在一些实施例中，修整绝缘块TIL可包括填充修整块开口TILH的内部的氮化硅的单个层。在其他实施例中，修整绝缘块TIL可包括布置在修整块开口TILH的内壁上的绝缘衬层(未示出)和填充修整块开口TILH的内部的掩埋绝缘层(未示出)。
在接口区域IA中，字线接触件WLC可布置在多条字线WL上，并且布线线路ML2可布置在字线接触件WLC上。在示例实施例中，字线接触件WLC可接触字线WL的上表面，并且布线线路ML2可接触字线接触件WLC的上表面。布线线路ML2可与接合垫LP布置在相同的垂直水平处，并且可包括与构成接合垫LP的材料相同的材料。例如，布线线路ML2在垂直方向Z上的厚度可基本上等于接合垫LP的上部LPU在垂直方向Z上的厚度。
如图6中所示，连接到布置在第一开口130H1中的第一字线WL1的字线接触件WLC可布置在单元阵列区域MCA的一侧上的第一接口区域IA_L中，并且连接到布置在第一开口130H1中的第二字线WL2的字线接触件WLC可布置在单元阵列区域MCA的另一侧上的第二接口区域IA_R中。另外，连接到布置在第二开口130H2中的第一字线WL1的字线接触件WLC可在第一水平方向X上与连接到布置在第一开口130H1中的第一字线WL1的字线接触件WLC成一条线地被布置。例如，连接到布置在第一开口130H1中的第一字线WL1的字线接触件WLC与修整绝缘块TIL之间的在第一水平方向X上的第一距离D1可与连接到布置在第二开口130H2中的第一字线WL1的字线接触件WLC与修整绝缘块TIL之间的在第一水平方向X上的第二距离D2基本相同。
在外围电路区域PCA中，可布置穿透模制绝缘层130或层间绝缘层172并电连接到下线路ML1的接触插塞MCT、以及连接到接触插塞MCT的上线路ML3。
基于根据上述实施例的半导体器件100，通过在接口区域IA中形成修整绝缘块TIL，邻近的两条字线WL可彼此电隔离，因此，字线接触件WLC相对于修整绝缘块TIL的布置的自由度可增大。半导体器件100可具有减小的漏电流和减小的接触电阻。
图7是示出根据示例实施例的半导体器件100-1的字线接触件WLC的布置的示意图。
参照图7，连接到布置在第一开口130H1中的第一字线WL1的字线接触件WLC可布置在单元阵列区域MCA的一侧上的第一接口区域IA_L中，并且连接到布置在第一开口130H1中的第二字线WL2的字线接触件WLC可布置在单元阵列区域MCA的另一侧上的第二接口区域IA_R中。
连接到布置在第二开口130H2中的第一字线WL1的字线接触件WLC可在第一水平方向X上与连接到布置在第一开口130H1中的第一字线WL1的字线接触件WLC偏移地被布置。例如，连接到布置在第一开口130H1中的第一字线WL1的修整绝缘块TIL与字线接触件WLC之间的在第一水平方向X上的第一距离D1可不同于连接到布置在第二开口130H2中的第一字线WL1的修整绝缘块TIL与字线接触件WLC之间的在第一水平方向X上的第二距离D2，并且例如，如图7中所示，第一距离D1可大于第二距离D2。
图8是示出根据示例实施例的半导体器件100-2的字线接触件WLC的布置的示意图。
参照图8，连接到第一开口130H1中的第一字线WL1的字线接触件WLC与连接到第一开口130H1中的第二字线WL2的字线接触件WLC之间的距离可与连接到第二开口130H2中的第一字线WL1的字线接触件WLC与连接到第二开口130H2中的第二字线WL2的字线接触件WLC之间的距离基本相同。
另外，连接到布置在第一开口130H1中的第一字线WL1的修整绝缘块TIL与字线接触件WLC之间的在第一水平方向X上的第一距离D1可不同于连接到布置在第二开口130H2中的第一字线WL1的修整绝缘块TIL与字线接触件WLC之间的在第一水平方向X上的第二距离D2。
尽管字线接触件WLC的示例布置已经参照图6至图8被描述，但是字线接触件WLC的布置不限于参照图6至图8描述的实施例，并且可被不同地修改。
图9是根据示例实施例的半导体器件100A的布图。图10是示出根据示例实施例的字线接触件WLC的布置的示意图。
参照图9和图10，修整绝缘块TILA可布置为与第一开口130H1的一部分和第二开口130H2的一部分垂直叠置。例如，修整绝缘块TILA可在第二水平方向Y上延伸，以具有用于接触布置在第一开口130H1中的第一字线WL1和第二字线WL2以及布置在第二开口130H2中的第一字线WL1和第二字线WL2的长度。例如，修整绝缘块TILA可具有在第二水平方向Y上小于参照图1至图8描述的修整绝缘块TIL的在第二水平方向Y上的长度的长度。
第一字线WL1和第二字线WL2可包括在第一水平方向X上延伸的主延伸部分WL_me和从主延伸部分WL_me的端部在第二水平方向Y上延伸的弯曲部分WL_be。例如，如图10中所示，修整绝缘块TILA可布置为不与第一开口130H1的拐角部分垂直叠置，并且弯曲部分WL_be可布置在第一开口130H1的拐角部分处，并且可相对于主延伸部分WL_me以约90度的角度倾斜。
在实施例中，布置在第一开口130H1中的第一字线WL1的弯曲部分WL_be可接触布置在第二接口区域IA_R中的修整绝缘块TILA，并且布置在第一开口130H1中的第二字线WL2的主延伸部分WL_me可接触布置在第二接口区域IA_R中的修整绝缘块TILA。另外，布置在第二开口130H2中的第一字线WL1的主延伸部分WL_me可接触布置在第二接口区域IA_R中的修整绝缘块TILA，并且布置在第二开口130H2中的第二字线WL2的弯曲部分WL_be可接触布置在第二接口区域IA_R中的修整绝缘块TILA。换句话说，一个修整绝缘块TILA可接触布置在第一开口130H1中的第一字线WL1和第二字线WL2以及布置在第二开口130H2中的第一字线WL1和第二字线WL2两者。
另外，字线接触件WLC可布置在第一字线WL1和第二字线WL2的弯曲部分WL_be上。因此，字线接触件WLC与第一字线WL1和第二字线WL2之间的接触面积可增大，并且字线接触件WLC与第一字线WL1和第二字线WL2之间的接触电阻可减小。
图11是示出根据示例实施例的半导体器件100A-1的字线接触件WLC的布置的示意图。
参照图11，在布置在第一开口130H1中的第一字线WL1和第二字线WL2上布置的字线接触件WLC可布置在主延伸部分WL_me上，并且在布置在第二开口130H2中的第一字线WL1和第二字线WL2上布置的字线接触件WLC可布置在弯曲部分WL_be上。
图12是根据示例性实施例的半导体器件100B的布图。图13是示出根据示例实施例的字线接触件WLC的布置的示意图。
参照图12和图13，一个修整绝缘块TILB可布置为接触布置在第一开口130H1中的第一字线WL1和第二字线WL2，并且另一修整绝缘块TILB可布置为接触布置在第二开口130H2中的第一字线WL1和第二字线WL2。在实施例中，一个修整绝缘块TILB在第二水平方向Y上的宽度可小于或等于第一开口130H1的在第二水平方向Y上的宽度。
图14是示出根据示例实施例的半导体器件100B-1的字线接触件WLC的布置的示意图。
参照图14，在布置在第一开口130H1中的第一字线WL1和第二字线WL2上布置的字线接触件WLC可布置在主延伸部分WL_me上，并且在布置在第二开口130H2中的第一字线WL1和第二字线WL2上布置的字线接触件WLC可布置在弯曲部分WL_be上。
图15是示出根据示例性实施例的半导体器件100B-2的字线接触件WLC的布置的示意图。
参照图15，在布置在第一开口130H1中的第一字线上布置的字线接触件WLC可布置在主延伸部分WL_me上，并且在布置在第一开口130H1中的第二字线WL2上布置的字线接触件WLC可布置在弯曲部分WL_be上。另外，在布置在第二开口130H2中的第一字线WL1上布置的字线接触件WLC可布置在弯曲部分WL_be上，并且在布置在第二开口130H2中的第二字线WL2上布置的字线接触件WLC可布置在主延伸部分WL_me上。
图16是根据示例实施例的半导体器件100C的剖视图。
参照图16，第一字线WL1可具有L形垂直剖面，并且第二字线WL2可相对于第一字线WL1具有镜像对称形状。第一字线WL1可包括布置在模制绝缘层130的开口130H的第一侧壁130_S1上的垂直延伸部分、以及从垂直延伸部分的下端在水平方向上延伸的水平延伸部分。另外，第二字线WL2可包括布置在模制绝缘层130的开口130H的第二侧壁130_S2上的垂直延伸部分、以及从垂直延伸部分的下端在水平方向上延伸的水平延伸部分。
间隔件SP可布置在第一字线WL1与绝缘衬层152之间以及第二字线WL2和绝缘衬层152之间，并且间隔件SP可布置在第一字线WL1和第二字线WL2中的每个的水平延伸部分上。间隔件SP可接触第一字线WL1、第二字线WL2和绝缘衬层152。间隔件SP的上表面可与第一字线WL1和第二字线WL2的上表面共面。
图17是根据实例实施例的半导体器件100D的剖视图。
参照图17，有源半导体层140A可具有L形垂直剖面。例如，有源半导体层140A可包括布置在模制绝缘层130的开口130H的第一侧壁130S1上的第一垂直延伸部分140V1以及从第一垂直延伸部分140V1的下端在水平方向上延伸的水平延伸部分140P1。另外，有源半导体层140A可包括布置在模制绝缘层130的开口130H的第二侧壁130_S2上的第一垂直延伸部分140V1以及从第一垂直延伸部分140V1的下端在水平方向上延伸的水平延伸部分140P1。绝缘衬层152和掩埋绝缘层154可在布置在开口130H的第一侧壁130_S1上的有源半导体层140A与布置在开口130H的第二侧壁130_S2上的有源半导体层140A之间布置，并且绝缘衬层152可接触位线BL的上表面。
图18是根据示例性实施例的半导体器件100E的剖视图。
参照图18，接合垫LP可具有倒L形垂直剖面。接合垫LP可包括上部LPU和下部LPL，并且下部LPL的底表面可接触有源半导体层140的上表面和模制绝缘层130的上表面。另外，下部LPL在第二水平方向Y上的宽度可大于有源半导体层140在第二水平方向Y上的宽度。
根据示例实施例，在接合垫LP被形成之前，模制绝缘层130的上部可通过凹陷工艺(recess process)被去除，使得模制绝缘层130的上表面位于比栅极绝缘层142的上表面低的水平处。因此，模制绝缘层130和有源半导体层140的上表面可布置在同一平面上。另外，接合垫LP的底表面可位于比字线WL的上表面高的垂直水平处，因此，接合垫LP与字线WL之间的水平叠置可被防止。
图19A至图24B是示出根据示例实施例的制造半导体器件100的方法的剖视图。图19A、图20A、图21A、图22A、图23A和图24A是沿着图2中的线A-A'、线B-B'和线C-C'截取的剖视图，并且图19B、图20B、图21B、图22B、图23B和图24B是沿着图2中的线D-D'和E-E'截取的剖视图。
参照图19A和19B，可在基底110上形成外围电路结构PS。例如，可在单元阵列区域MCA中形成中心电路PS1，并且可在外围电路区域PCA中形成外围电路PS2。另外，可形成电连接到外围电路结构PS的外围电路线PCL和外围电路接触件PCT、以及覆盖外围电路结构PS的下绝缘层112和外围电路绝缘层114。
此后，可在外围电路绝缘层114上形成多条位线BL。例如，可在外围电路绝缘层114上形成蚀刻停止层122L和第一绝缘层122，并且可将线接触插塞LCT形成为穿透第一绝缘层122和蚀刻停止层122L并电连接到外围电路线PCL。此后，可在线接触插塞LCT和第一绝缘层122上形成导电层(未示出)，并且可通过图案化导电层来形成多条位线BL。
另外，在用于形成位线BL的工艺中，可在接口区域IA中形成接口线路结构IAS，并且可在外围电路区域PCA中进一步形成下线路ML1。
此后，可形成覆盖位线BL的第二绝缘层124。第二绝缘层124可被形成为覆盖位线BL的上表面和侧表面并限定间隙区域GR。此后，可通过用金属材料填充间隙区域GR来形成屏蔽结构SS。此后，可在屏蔽结构SS的上表面上进一步形成封盖绝缘层(未示出)。
参照图20A和图20B，可在位线BL和第二绝缘层124上形成模制绝缘层130。模制绝缘层130可包括在第一水平方向X上延伸的多个开口130H，并且多条位线BL的上表面可在多个开口130H的底部处被暴露。多个开口130H可包括彼此背对并在第一水平方向X上延伸的第一侧壁130_S1和第二侧壁130_S2。
在实施例中，模制绝缘层130可通过使用氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一者而形成为在垂直方向Z上具有相对大的高度。
参照图21A和图21B，可将有源半导体层140形成为共形地覆盖模制绝缘层130中的开口130H的内壁。
在实施例中，可通过使用氧化物半导体材料来形成有源半导体层140。在实施例中，可通过使用化学气相沉积(CVD)工艺、低压CVD工艺、等离子体增强CVD工艺、有机金属CVD(MOCVD)工艺和原子层层压工艺中的至少一者来形成有源半导体层140。
此后，可在有源半导体层140上形成第一掩模层220。第一掩模层220可形成为足够厚以完全填充开口130H。
此后，可在第一掩模层220上形成掩模图案(未示出)，并且可通过使用掩模图案和第一掩模层220作为蚀刻掩模来去除有源半导体层140的一部分。例如，掩模图案可具有在第二水平方向Y上延伸的线形，因此，有源半导体层140也可在开口130H的内壁和模制绝缘层130的上表面上保持在第二水平方向Y上延伸。
此后，可去除第一掩模层220。
参照图22A和图22B，可在有源半导体层140上形成栅极绝缘层142。
栅极绝缘层142可包括从高k介电材料和具有高于氧化硅的介电常数的介电常数的铁电材料选择的至少一者。在一些实施例中，栅极绝缘层142可包括氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)或氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、锆钛酸铅(PbZrTiO)、氧化锶钽铋(SrTiBiO)、氧化铋亚铁(BiFeO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一者。
此后，可在栅极绝缘层142上形成导电层(未示出)，并且可对导电层执行各向异性蚀刻工艺，以去除布置在开口130H的底部上的导电层部分并且在开口130H的侧壁上留下字线WL。
在实施例中，可通过使用Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或它们的组合来形成字线WL。
参照图23A和图23B，可在开口130H内部形成绝缘衬层152和掩埋绝缘层154。绝缘衬层152可被共形地布置在字线WL的上表面上、有源半导体层140的上表面上和模制绝缘层130的上表面上，并且绝缘衬层152上的掩埋绝缘层154可填充开口130H。
在实施例中，可对在掩埋绝缘层154的上表面执行回蚀工艺，并且可将掩埋绝缘层154的上表面与布置在字线WL上的绝缘衬层152的上表面布置在相同的水平处。
此后，可在布置在开口130H内部的绝缘衬层152和掩埋绝缘层154上形成上绝缘层156。
此后，可通过去除字线WL、栅极绝缘层142和有源半导体层140的布置在接口区域IA中的模制绝缘层130的开口130H的一端处的部分来形成修整块开口TILH。通过形成修整块开口TILH，布置在开口130H的第一侧壁130_S1上的第一字线WL1和布置在开口130H的第二侧壁130_S2上的第二字线WL2可彼此分离。
修整块绝缘层(例如，修整绝缘块)TIL可形成在修整块开口TILH内。修整块绝缘层TIL可通过使用氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一者来形成。
参照图24A和图24B，可在模制绝缘层130和上绝缘层156上形成接合垫导电层(未示出)，可在着陆垫导电层上形成掩模图案(未示出)，并且可通过使用掩模图案去除接合垫导电层的一部分来形成接合垫LP。此后，可在已被去除接合垫导电层的区域中形成接合垫绝缘层158。
再次参照图3和图4，可在接合垫LP和接合垫绝缘层158上形成蚀刻停止层162。可在蚀刻停止层162上形成电容器结构CAP。
可通过执行上述工艺来完成半导体器件100。
根据示例实施例，邻近的两个字线WL可通过在接口区域IA中形成修整绝缘块TIL而彼此电隔离，因此，字线接触件WLC相对于修整绝缘块TIL的布置的自由度可增大。半导体器件100可具有减小的漏电流和减小的接触电阻。
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
基底，包括单元阵列区域、外围电路区域和单元阵列区域与外围电路区域之间的接口区域；
多条位线，布置在基底的单元阵列区域中并且在第一水平方向上延伸；
模制绝缘层，布置在所述多条位线上，模制绝缘层包括在第二水平方向上纵向延伸的多个开口；
多个沟道层，在模制绝缘层的所述多个开口中的每个中分别布置在所述多条位线上；
多条字线，分别布置在所述多个沟道层上并且在第二水平方向上从单元阵列区域纵向延伸至接口区域，所述多条字线包括布置在模制绝缘层的每个开口的第一侧壁上的第一字线和布置在所述开口的第二侧壁上的第二字线；以及
修整绝缘块，布置在基底的接口区域中，并且连接到第一字线的端部和第二字线的端部。
2.根据权利要求1所述的半导体器件，其中，修整绝缘块在第一水平方向上延伸，并且与在第一水平方向上彼此邻近的第一开口和第二开口两者交叉。
3.根据权利要求2所述的半导体器件，其中，修整绝缘块接触所述多条字线中的每条的端部。
4.根据权利要求1所述的半导体器件，
其中，所述多个沟道层包括：
第一垂直延伸部分，布置在模制绝缘层的所述开口的第一侧壁上；
第二垂直延伸部分，布置在所述开口的第二侧壁上；以及
水平延伸部分，布置在所述开口的底部上并且布置在位线上，
其中，第一字线布置在第一垂直延伸部分的侧壁上，并且
其中，第二字线布置在第二垂直延伸部分的侧壁上。
5.根据权利要求1所述的半导体器件，
其中，第一字线包括：
主延伸部分，布置在单元阵列区域中，并且在第二水平方向上延伸；以及
弯曲部分，布置在接口区域中，连接到主延伸部分，并且在第一水平方向上延伸，
其中，第一字线的主延伸部分和弯曲部分接触修整绝缘块，
其中，第二字线包括布置在单元阵列区域中并在第二水平方向上延伸的主延伸部分，并且
其中，第二字线的主延伸部分接触修整绝缘块。
6.根据权利要求5所述的半导体器件，还包括：字线接触件，布置在接口区域中并且布置在第一字线的弯曲部分上。
7.根据权利要求1所述的半导体器件，
其中，所述多个开口包括在第一水平方向上彼此邻近的第一开口和第二开口，并且
其中，修整绝缘块的第一部分与第一开口垂直地叠置，并且修整绝缘块的第二部分与第二开口垂直地叠置。
8.根据权利要求1所述的半导体器件，
其中，所述多个开口包括在第一水平方向上彼此邻近的第一开口和第二开口，并且
其中，修整绝缘块包括：
第一修整绝缘块，与第一开口垂直地叠置；以及
第二修整绝缘块，与第二开口垂直地叠置并且与第一修整绝缘块分开布置。
9.根据权利要求1所述的半导体器件，
其中，修整绝缘块的上表面位于高于所述多条字线的上表面的水平处，并且
其中，修整绝缘块的底表面位于等于或低于所述多条字线的底表面的水平处。
10.根据权利要求1所述的半导体器件，
其中，所述多个沟道层包括：
第一垂直延伸部分，布置在模制绝缘层的所述开口的第一侧壁上；
第二垂直延伸部分，布置在所述开口的第二侧壁上；以及
水平延伸部分，布置在所述开口的底部上并且布置在位线上，并且其中，所述多个沟道层包括U形垂直剖面。
11.根据权利要求10所述的半导体器件，还包括：
接合垫，在单元阵列区域中，布置在所述多个沟道层的第一垂直延伸部分和第二垂直延伸部分中的每个上；
字线接触件，布置在接口区域中的所述多条字线的端部上；以及
布线线路，布置在接口区域中的字线接触件上，并且与接合垫布置在相同的垂直水平处。
12.根据权利要求1至权利要求11中的任意一项所述的半导体器件，还包括：
外围电路，布置在单元阵列区域中，外围电路布置在基底与所述多条位线之间，并且电连接到所述多条位线；以及
屏蔽结构，在第一水平方向上在所述多条位线之间延伸。
13.一种半导体器件，包括：
基底，包括单元阵列区域、外围电路区域和单元阵列区域与外围电路区域之间的接口区域；
多条位线，布置在基底的单元阵列区域中并且在第一水平方向上延伸；
多个沟道层，分别布置在所述多条位线上，所述多个沟道层中的每个包括在第一水平方向上彼此间隔开的第一垂直延伸部分和第二垂直延伸部分，以及连接到第一垂直延伸部分的底部和第二垂直延伸部分的底部的水平延伸部分；
多条字线，分别布置在所述多个沟道层上并且在第二水平方向上从单元阵列区域纵向延伸至接口区域，所述多条字线包括布置在所述多个沟道层的第一垂直延伸部分的侧壁上的第一字线和布置在所述多个沟道层的第二垂直延伸部分的侧壁上的第二字线；以及
修整绝缘块，布置在基底的接口区域中，并且连接到第一字线的端部和第二字线的端部。
14.根据权利要求13所述的半导体器件，其中，第一字线包括：
主延伸部分，布置在单元阵列区域中，并且在第二水平方向上延伸；以及
弯曲部分，布置在接口区域中，连接到主延伸部分，并且在第一水平方向上延伸，
其中，第一字线的主延伸部分和弯曲部分接触修整绝缘块，
其中，第二字线包括布置在单元阵列区域中并在第二水平方向上延伸的主延伸部分，并且
其中，第二字线的主延伸部分接触修整绝缘块。
15.根据权利要求14所述的半导体器件，还包括：字线接触件，布置在接口区域中并且布置在第一字线的弯曲部分上。
16.根据权利要求14所述的半导体器件，
其中，修整绝缘块的上表面位于高于所述多条字线的上表面的水平处，并且
其中，修整绝缘块的底表面位于等于或低于所述多条字线的底表面的水平处。
17.根据权利要求14所述的半导体器件，还包括：
模制绝缘层，布置在所述多条位线上，模制绝缘层包括在第二水平方向上延伸的多个开口，
其中，第一字线布置在每个开口的第一侧壁上，并且第二字线布置在所述开口的第二侧壁上。
18.根据权利要求17所述的半导体器件，
其中，修整绝缘块在第一水平方向上延伸，并且
其中，修整绝缘块与布置在第一水平方向上的所述多个开口中的至少两个交叉。
19.根据权利要求17所述的半导体器件，
其中，修整绝缘块形成为多个，并且
其中，每个修整绝缘块与布置在第一水平方向上的所述多个开口中的一个垂直地叠置。
20.一种半导体器件，包括：
基底，包括单元阵列区域、外围电路区域和单元阵列区域与外围电路区域之间的接口区域；
外围电路，布置在基底的单元阵列区域中；
多条位线，布置在基底的单元阵列区域中并且在第一水平方向上延伸；
模制绝缘层，布置在所述多条位线上，模制绝缘层包括在第二水平方向上延伸的多个开口；
多个沟道层，在模制绝缘层的所述多个开口中的每个中分别布置在所述多条位线上；
多条字线，布置在所述多个沟道层上并且在第二水平方向上从单元阵列区域延伸至接口区域，所述多条字线包括布置在模制绝缘层的每个开口的第一侧壁上的第一字线和布置在模制绝缘层的所述开口的第二侧壁上的第二字线；
修整绝缘块，布置在基底的接口区域中，并且连接到第一字线的端部和第二字线的端部；
接合垫，分别布置在单元阵列区域中的所述多个沟道层上；
字线接触件，布置在接口区域中的所述多条字线的端部上；以及
布线线路，布置在接口区域中的字线接触件上，并且与接合垫布置在相同的垂直水平处。
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