TW202418961A - 半導體裝置 - Google Patents

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李昇姬
金兪琳
金台原
卓容奭
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括：多條位元線，佈置於基板上且在第一水平方向上延伸；模製絕緣層，佈置於位元線上且包括分別在第二水平方向上延伸的多個開口；多個通道層，在模製絕緣層的每一開口中分別佈置於位元線上且包括第一垂直延伸部分；多個鈍化層，分別佈置於每一垂直延伸部分上；閘極絕緣層，被佈置成面對每一垂直延伸部分，每一鈍化層位於閘極絕緣層與每一垂直延伸部分之間；以及多條字元線，在閘極絕緣層上在第二水平方向上延伸且包括分別佈置於模製絕緣層的每一開口的第一側壁上的第一字元線及分別佈置於模製絕緣層的每一開口的第二側壁上的第二字元線。

Description

半導體裝置
[相關申請案的交叉參考] 本申請案是基於2022年8月24日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0106346號並主張其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種半導體裝置，且更具體而言是有關於一種包括垂直通道電晶體的半導體裝置。
隨著半導體裝置的按比例縮小（downscaling），動態隨機存取記憶體（dynamic random access memory，DRAM）裝置的大小亦在減小。在具有將一個電容器連接至一個電晶體的一個電晶體一個電容器（1-transistor-1-capacitor，1T-1C）結構的DRAM裝置中，存在經過通道區的漏電流隨著裝置的小型化而逐漸增加的問題。為減少漏電流，已提出一種使用氧化物半導體材料作為通道層的電晶體。
本發明概念提供一種能夠具有減少的漏電流及優異的電特性的半導體裝置。
根據本發明概念的態樣，提供一種半導體裝置，所述半導體裝置包括：多條位元線，佈置於基板上且在第一水平方向上延伸；模製絕緣層，佈置於所述多條位元線上且包括分別在第二水平方向上延伸的多個開口；多個通道層，在模製絕緣層的所述多個開口中的每一開口中分別佈置於所述多條位元線上且包括第一垂直延伸部分；多個鈍化層，分別佈置於每一第一垂直延伸部分上；閘極絕緣層，被佈置成面對每一垂直延伸部分，每一鈍化層位於閘極絕緣層與垂直延伸部分之間；以及多條字元線，在閘極絕緣層上在第二水平方向上延伸且包括多條第一字元線及多條第二字元線，所述多條第一字元線分別佈置於模製絕緣層的所述多個開口中的每一開口的第一側壁上，所述多條第二字元線分別佈置於模製絕緣層的所述多個開口中的每一開口的第二側壁上。
根據本發明概念的另一態樣，提供一種半導體裝置，所述半導體裝置包括：多條位元線，佈置於基板上且在第一水平方向上延伸；模製絕緣層，佈置於所述多條位元線上且包括分別在第二水平方向上延伸的多個開口；多個通道層，在模製絕緣層的所述多個開口中的每一開口中分別佈置於所述多條位元線上且包括垂直延伸部分及水平延伸部分；多個鈍化層，分別佈置於每一垂直延伸部分及每一水平延伸部分上且包含氧化物；閘極絕緣層，被佈置成面對每一垂直延伸部分及每一水平延伸部分，每一鈍化層位於閘極絕緣層與每一垂直延伸部分及每一水平延伸部分之間；以及多條字元線，在閘極絕緣層上在第二水平方向上延伸。
根據本發明概念的另一態樣，提供一種半導體裝置，所述半導體裝置包括：周邊電路，佈置於基板上；多條位元線，佈置於周邊電路上且在第一水平方向上延伸；屏蔽結構，在所述多條位元線之間在第一水平方向上延伸；模製絕緣層，佈置於所述多條位元線及屏蔽結構上且包括分別在第二水平方向上延伸的多個開口；多個通道層，在模製絕緣層的所述多個開口中的每一開口中分別佈置於所述多條位元線上且包括垂直延伸部分及水平延伸部分；多個鈍化層，分別佈置於每一垂直延伸部分及每一水平延伸部分上且包含氧化物；閘極絕緣層，被佈置成面對每一垂直延伸部分及每一水平延伸部分，每一鈍化層位於閘極絕緣層與每一垂直延伸部分及每一水平延伸部分之間；多條字元線，在閘極絕緣層上在第二水平方向上延伸；搭接接墊，形成於每一通道層上；以及電容器結構，佈置於搭接接墊上。
圖1是示出根據實例性實施例的半導體裝置100的佈局圖。圖2是根據實例性實施例的圖1所示部分的放大佈局圖。圖3示出根據實例性實施例的沿著圖2所示線A-A'及線B-B'截取的剖視圖。圖4示出沿著圖2所示線C-C'、線D-D'及線E-E'截取的剖視圖。圖5是根據實例性實施例的圖3所示部分CX1的放大剖視圖。
參照圖1至圖5，半導體裝置100可包括基板110，基板110包括胞元陣列區域MCA及周邊電路區域PCA。在一些實施例中，胞元陣列區域MCA中的每一者可為動態隨機存取記憶體（DRAM）裝置的記憶體胞元區域，而周邊電路區域PCA中的每一者可為DRAM裝置的核心區域或周邊電路區域。舉例而言，周邊電路區域PCA可包括用於向胞元陣列區域MCA中所包括的記憶體胞元陣列傳輸訊號及/或功率的周邊電路電晶體（未示出）。在一些實施例中，周邊電路電晶體（未示出）可構成各種電路，例如命令解碼器、控制邏輯電路、位址緩衝器、列解碼器、行解碼器、感測放大器及資料輸入/輸出電路。
如圖2中所示，在基板110的胞元陣列區域MCA上可佈置有在第一水平方向X上延伸的多條字元線WL及在第二水平方向Y上延伸的多條位元線BL。在所述多條字元線WL與所述多條位元線BL的交叉部分處可佈置有多個胞元電晶體CTR。在所述多個胞元電晶體CTR上可分別佈置有多個電容器結構CAP。
所述多條字元線WL可包括在第二水平方向Y上交替佈置的第一字元線WL1與第二字元線WL2，且所述多個胞元電晶體CTR可包括在第二水平方向Y上交替佈置的第一胞元電晶體CTR1與第二胞元電晶體CTR2。第一胞元電晶體CTR1中的每一者可佈置於第一字元線WL1中的每一者上，而第二胞元電晶體CTR2中的每一者可佈置於第二字元線WL2中的每一者上。
第一胞元電晶體CTR1與第二胞元電晶體CTR2可相對於彼此具有鏡像對稱結構。舉例而言，第一胞元電晶體CTR1與第二胞元電晶體CTR2可關於第一胞元電晶體CTR1與第二胞元電晶體CTR2之間的在第一水平方向X上延伸的中心線具有鏡像對稱結構。
在一些實施例中，所述多條字元線WL中的每一者的寬度可為1F，所述多條字元線WL中的每一者的節距（即，寬度與間隔之和）可為2F，所述多條位元線BL中的每一者的寬度可為1F，所述多條位元線BL中的每一者的節距（即，寬度與間隔之和）可為2F，且用於形成一個胞元電晶體CTR的單位面積可為4F 2。因此，由於胞元電晶體CTR可具有需要相對小的單位面積的交叉點類型，因此在改善半導體裝置100的積體度方面可為有利的。
如圖3中所示，（圖2所示）周邊電路結構PS可在基板110上佈置於胞元陣列區域MCA及周邊電路區域PCA中，而（圖2所示）所述多個胞元電晶體CTR及所述多個電容器結構CAP可在胞元陣列區域MCA中佈置於周邊電路結構PS上。
基板110可包含矽（例如，單晶矽、複晶矽或非晶矽）或者由所述矽形成。在一些實施例中，基板110可包含選自Ge、SiGe、SiC、GaAs、InAs及InP的至少一者或者由所述至少一者形成。在一些實施例中，基板110可包括導電區，例如經雜質摻雜的阱或經雜質摻雜的結構。
（圖2所示）周邊電路結構PS可包括（圖4所示）核心電路PS1及周邊電路PS2。舉例而言，核心電路PS1可包括佈置於胞元陣列區域MCA中的感測放大器，而（圖4所示）周邊電路PS2可包括佈置於周邊電路區域PCA中的字元線驅動器及/或控制邏輯電路。周邊電路結構PS可包括形成於基板110上的n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體及p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體，且可經由例如周邊電路配線PCL及周邊電路接觸件PCT電性連接至位元線BL或字元線WL。
下部絕緣層112可在基板110上覆蓋周邊電路結構PS的側壁，且周邊電路絕緣層114可在下部絕緣層112上覆蓋周邊電路結構PS的頂表面及周邊電路配線PCL的側壁。下部絕緣層112及周邊電路絕緣層114中的每一者可包括氧化物膜、氮化物膜、低介電常數介電膜或其組合或者由氧化物膜、氮化物膜、低介電常數介電膜或其組合形成，且可以多個絕緣層的堆疊結構形成。
在第二水平方向Y上延伸的位元線BL可佈置於周邊電路絕緣層114上。在一些實施例中，位元線BL可包含Ti、TiN、Ta、TaN、Mo、Ru、W、WN、Co、Ni、TiSi、TiSiN、WSi、WSiN、TaSiN、RuTiN、CoSi、NiSi、複晶矽或其組合或者由Ti、TiN、Ta、TaN、Mo、Ru、W、WN、Co、Ni、TiSi、TiSiN、WSi、WSiN、TaSiN、RuTiN、CoSi、NiSi、複晶矽或其組合形成。位元線BL可經由線接觸插塞LCT連接至周邊電路配線PCL。
如圖4中所示，在周邊電路區域PCA中在與位元線BL相同的水準處可佈置有下部配線線ML1。下部配線線ML1可經由線接觸插塞LCT連接至周邊電路PS2，且可包含與構成位元線BL的材料相同的材料。
在位元線BL與周邊電路配線PCL之間以及下部配線線ML1與周邊電路配線PCL之間可佈置有環繞線接觸插塞LCT的第一絕緣層122，且在所述多個位元線BL之間可佈置有第二絕緣層124。第一絕緣層122及第二絕緣層124可包括氧化物層、氮化物層、低介電常數介電層或其組合或者由氧化物層、氮化物層、低介電常數介電層或其組合形成。
屏蔽結構SS可在第二水平方向Y上在所述多條位元線BL之間延伸。屏蔽結構SS可包含導電材料（例如，鎢、鋁或銅）或者由所述導電材料形成，可由第二絕緣層124環繞，且屏蔽結構SS的上表面可佈置於較所述多條位元線BL的上表面低的水準處。在一些實施例中，屏蔽結構SS可由導電材料形成且在屏蔽結構SS中可包括空氣隙或空隙，或者在一些其他實施例中，可在第二絕緣層124而非屏蔽結構SS中界定或形成空氣隙。
在位元線BL及第二絕緣層124上可佈置有模製絕緣層130。模製絕緣層130可包括（圖5所示）多個開口130H。所述多個開口130H中的每一者可在第一水平方向X上延伸，且位元線BL的上表面可暴露於所述多個開口130H中的每一者的底部。所述多個開口130H中的每一者可包括在第二水平方向Y上彼此間隔開的第一側壁130_S1與第二側壁130_S2，且第一側壁130_S1與第二側壁130_S2可在第一水平方向X上彼此平行地延伸。模製絕緣層130可包括氧化物層、氮化物層、低介電常數介電層或其組合或者由氧化物層、氮化物層、低介電常數介電層或其組合形成。
在所述多個開口130H中的每一者的內壁上可佈置有多個通道層140。第一胞元電晶體CTR1的通道層140可佈置於所述多個開口130H中的每一者的第一側壁130_S1及底部上，而第二胞元電晶體CTR2的通道層140可佈置於所述多個開口130H中的每一者的第二側壁130_S2及底部上。第一胞元電晶體CTR1的通道層140與第二胞元電晶體CTR2的通道層140可相對於彼此具有鏡像對稱形狀。
所述多個通道層140中的每一者可包括第一垂直延伸部分140V1、第二垂直延伸部分140V2及水平延伸部分140P1。舉例而言，通道層140的第一垂直延伸部分140V1可在所述多個開口130H中的每一者的第一側壁130_S1上在垂直方向上延伸，第二垂直延伸部分140V2可在所述多個開口130H中的每一者的第二側壁130_S2上在垂直方向上延伸，且水平延伸部分140P1可連接至第一垂直延伸部分140V1的底表面及第二垂直延伸部分140V2的底表面。舉例而言，水平延伸部分140P1可佈置於所述多個開口130H中的每一者的底表面上。舉例而言，所述多個通道層140中的每一者可具有U形的垂直橫截面。
一個通道層140的第一垂直延伸部分140V1的一部分與水平延伸部分140P1可用作第一胞元電晶體CTR1的通道區，而一個通道層140的第二垂直延伸部分140V2的一部分與水平延伸部分140P1可用作第二胞元電晶體CTR2的通道區。水平延伸部分140P1的一部分可與位元線BL的上表面接觸且可用作由第一胞元電晶體CTR1及第二胞元電晶體CTR2共享的接觸區。
在一些實施例中，所述多個通道層140中的每一者可包含氧化物半導體材料或者由所述氧化物半導體材料形成。舉例而言，所述多個通道層140中的每一者可包含帶隙大於複晶矽的帶隙的材料，例如帶隙大於1.65電子伏特（eV）的材料。在一些實施例中，所述多個通道層140中的每一者包含以下中的至少一者或者由所述至少一者形成：氧化鋅錫（Zn xSn yO）、氧化銦鋅（In xZn yO），氧化鋅（ZnO x）、氧化銦鎵鋅（In xGa yZn zO）、氧化銦鎵矽（In xGa ySi zO）、氧化銦鎢（In xW yO）、氧化銦（In xO）、氧化錫（Sn xO）、氧化鈦（Ti xO）、氮氧化鋅（Zn xON z）、氧化鎂鋅（Mg xZn yO）、氧化鋯銦鋅（Zr xIn yZn zO）、氧化鉿銦鋅（Hf xIn yZn zO）、氧化錫銦鋅（Sn xIn yZn zO）、氧化鋁錫銦鋅（Al xSn yIn zZn aO）、氧化矽銦鋅（Si xIn yZn zO）、氧化鋁鋅錫（Al xZn ySn zO）、氧化鎵鋅錫（Ga xZn ySn zO）及氧化鋯鋅錫（Zr xZn ySn zO）。在一些其他實施例中，所述多個通道層140中的每一者可包含二維半導體材料或者由所述二維半導體材料形成，且二維半導體材料可包括石墨烯、奈米碳管或其組合。
在所述多個通道層140中的每一者的內壁上可佈置有鈍化層142。舉例而言，鈍化層142可共形地佈置於所述多個通道層140中的每一者的第一垂直延伸部分140V1的側壁、第二垂直延伸部分140V2的側壁以及水平延伸部分140P1的上表面上。在一些實施例中，鈍化層142可包含氧化物（例如，氧化鉿（HfO 2）、氧化矽（SiO 2）、氧化鋁（Al 2O 3）、氧化鋯（ZrO 2）、氧化鑭（La 2O 3）、氧化鎂（MgO x）、氧化硼（B 2O 3）及氧化鈦（TiO 2）中的至少一者）或者由所述氧化物形成。在一些實施例中，鈍化層142可包含氮化物或氮氧化物，例如氮化鋁（AlN）、氮氧化鋁（AlON）、氮化矽（SiN）及氮氧化矽（SiON）中的至少一者。鈍化層142可被佈置成完全地覆蓋通道層140的內壁及上表面，且可防止在通道層140的圖案化製程期間對通道層140的表面造成損壞。鈍化層142可不與模製絕緣層130接觸。應理解，當一元件被稱為「連接（connected）」或「耦合（coupled）」至另一元件或「位於」另一元件「上（on）」時，所述元件可直接連接或耦合至所述另一元件或位於所述另一元件上，或者可存在中間元件。相反地，當一元件被稱為「直接連接（directly connected）」或「直接耦合（directly coupled）」至另一元件、或者被稱為「接觸（contacting）」另一元件或「與另一元件接觸（in contact with）」時，在接觸點處不存在中間元件。
在所述多個通道層140中的每一者的內壁上可佈置有閘極絕緣層144。舉例而言，閘極絕緣層144可被佈置成面對通道層140的第一垂直延伸部分140V1及第二垂直延伸部分140V2以及水平延伸部分140P1，鈍化層142位於閘極絕緣層144與第一垂直延伸部分140V1及第二垂直延伸部分140V2以及水平延伸部分140P1之間。
在一些實施例中，閘極絕緣層144可由選自介電常數高於氧化矽的介電常數的高介電常數介電材料及鐵電材料的至少一者形成。在一些實施例中，閘極絕緣層144可由選自以下的至少一者形成：氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、鋯鈦酸鉛（PbZrTiO）、鉭酸鍶鉍（SrTaBiO）、氧化鉍鐵（BiFeO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）及氧化鉛鈧鉭（PbScTaO）。
閘極絕緣層144可包括第一部分144_1及第二部分144_2，第一部分144_1佈置於鈍化層142的側壁上且不與模製絕緣層130的開口130H的第一側壁130_S1接觸，第二部分144_2與模製絕緣層130的開口130H的第一側壁130_S1接觸。鈍化層142及通道層140的第一垂直延伸部分140V1可佈置於閘極絕緣層144的第一部分144_1與模製絕緣層130之間。鈍化層142及通道層140的第一垂直延伸部分140V1可不設置於閘極絕緣層144的第二部分144_2與模製絕緣層130之間。
閘極絕緣層144的第一部分144_1可與鈍化層142一起用作胞元電晶體CTR的閘極絕緣層。
字元線WL可佈置於閘極絕緣層144上。字元線WL可被佈置成面對所述多個通道層140中的每一者的第一垂直延伸部分140V1的側壁及第二垂直延伸部分140V2的側壁。在一些實施例中，字元線WL可包含Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、複晶矽或其組合或者由Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、複晶矽或其組合形成。
在開口130H中的彼此間隔開的兩條字元線WL的側壁上可佈置有絕緣襯墊152，且隱埋絕緣層154可被佈置成對在絕緣襯墊152上彼此間隔開的兩條字元線WL之間的空間進行填充。絕緣襯墊152可共形地佈置於兩條字元線WL（即，第一字元線WL1及第二字元線WL2）的相對的側壁上，且可具有佈置於與字元線WL相同的平面上的上表面。舉例而言，絕緣襯墊152可包含氮化矽，而隱埋絕緣層154可包含氧化矽。
在開口130H中在字元線WL及隱埋絕緣層154上可佈置有上部絕緣層156。上部絕緣層156的上表面可佈置於與模製絕緣層130相同的水準處。
在所述多個通道層140的上表面上可佈置有多個搭接接墊LP。舉例而言，與通道層140的上表面接觸的搭接接墊LP可佈置於上部絕緣層156上。在模製絕緣層130及上部絕緣層156上可佈置有環繞搭接接墊LP的周邊的搭接接墊絕緣層158。
如圖5中所示，在一些實施例中，搭接接墊LP可具有T形的垂直橫截面。搭接接墊LP可包括上部部分LPU及下部部分LPL。搭接接墊LP的上部部分LPU可指搭接接墊LP的佈置於較模製絕緣層130的頂表面高的水準處的部分，而搭接接墊LP的下部部分LPL可指搭接接墊LP的佈置於模製絕緣層130與上部絕緣層156之間的部分。在一些實施例中，搭接接墊LP可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合或者由Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合形成。
搭接接墊LP的下部部分LPL的底表面可與通道層140的上表面接觸，而搭接接墊LP的下部部分LPL的兩個側壁可與通道層140的兩個側壁對準。搭接接墊LP的上部部分LPU的底表面可佈置於較字元線WL的上表面高的水準處，且搭接接墊LP的下部部分LPL的側壁的一部分可由鈍化層142覆蓋。鈍化層142的上表面可佈置於與閘極絕緣層144的第一部分144_1的上表面相同的水準處，且鈍化層142的上表面及閘極絕緣層144的第一部分144_1的上表面可由搭接接墊LP的上部部分LPU的底表面覆蓋。舉例而言，鈍化層142的上表面與閘極絕緣層144的第一部分144_1的上表面可在垂直方向上與搭接接墊LP的上部部分LPU的底表面交疊。
在搭接接墊LP及搭接接墊絕緣層158上可佈置有蝕刻終止層162。在蝕刻終止層162上可佈置有電容器結構CAP，且在電容器結構CAP上可佈置有層間絕緣層172。在一些實施例中，電容器結構CAP可包括下部電極（未示出）、電容器介電層（未示出）及上部電極（未示出）。然而，亦可佈置其他類型的記憶體儲存組件來替代電容器結構CAP。舉例而言，記憶體儲存組件可包括可變電阻記憶體組件、相變記憶體組件、磁性記憶體組件等。
接觸插塞MCT穿透模製絕緣層130且電性連接至下部配線線ML1及中間配線線ML2。中間配線線ML2可佈置於模製絕緣層130上且放置於與搭接接墊LP相同的垂直水準處。上部配線線ML3可經由穿透層間絕緣層172的接觸插塞MCT電性連接至中間配線線ML2。接觸插塞MCT、中間配線線ML2及上部配線線ML3可佈置於周邊電路區域PCA中。
一般而言，包含氧化物半導體材料的通道層140可具有低的漏電流，此在半導體裝置的按比例縮小方面具有優勢，且可相依於氧化物半導體材料的組成而在電特性上具有相對大的改變。在形成通道層140的製程之後，當雜質被引入至通道層140中或者通道層140的局部組成發生改變時，在半導體裝置的製造製程期間，可能存在引起半導體裝置的電特性改變的問題。
根據一些實施例，鈍化層142可佈置於通道層140的上表面及內壁上，且可防止通道層140的表面在用於通道層140的節點分離的製程中受到損壞。半導體裝置100可具有減少的表面陷阱（surface trap）狀態，藉此表現出優異的電特性。
圖6是示出根據實例性實施例的半導體裝置的剖視圖。
參照圖6，半導體裝置100A可包括具有L形的垂直橫截面的通道層140A。舉例而言，通道層140A可包括佈置於模製絕緣層130的開口130H的第一側壁130_S1上的垂直延伸部分140V1、以及自垂直延伸部分140V1的下端部在水平方向上延伸的水平延伸部分140P1。另外，通道層140A可包括佈置於模製絕緣層130的開口130H的第二側壁130_S2上的垂直延伸部分140V1、以及自垂直延伸部分140V1的下端部在水平方向上延伸的水平延伸部分140P1。絕緣襯墊152及隱埋絕緣層154可佈置於在開口130H的第一側壁130_S1上佈置的通道層140A與在開口130H的第二側壁130_S2上佈置的通道層140A之間，且絕緣襯墊152可與位元線BL的上表面接觸。
圖7是示出根據實例性實施例的半導體裝置的剖視圖。
參照圖7，半導體裝置100B可包括第一字元線WL1及第二字元線WL2。第一字元線WL1可具有L形的垂直橫截面，而第二字元線WL2可與第一字元線WL1具有鏡像對稱形狀。第一字元線WL1可包括在模製絕緣層130的開口130H的第一側壁130_S1上佈置的垂直延伸部分、以及自第一字元線WL1的垂直延伸部分的下端部在水平方向上延伸的水平延伸部分，且第二字元線WL2可包括在模製絕緣層130的開口130H的第二側壁130_S2上佈置的垂直延伸部分及自第二字元線WL2的垂直延伸部分的下端部在水平方向上延伸的水平延伸部分。
間隔件SP可佈置於第一字元線WL1與絕緣襯墊152之間以及第二字元線WL2與絕緣襯墊152之間，且間隔件SP中的每一者可佈置於第一字元線WL1及第二字元線WL2中的每一者的水平延伸部分上。
圖8是示出根據實例性實施例的半導體裝置的剖視圖。
參照圖8，半導體裝置100C可包括具有倒L形的垂直橫截面的搭接接墊LP。搭接接墊LP包括上部部分LPU及下部部分LPL，且下部部分LPL的底表面可與通道層140的上表面及模製絕緣層130的上表面接觸。另外，下部部分LPL在第二水平方向Y上的寬度可大於通道層140在第二水平方向Y上的寬度。
根據一些實施例，在形成搭接接墊LP之前，可藉由凹陷製程來移除模製絕緣層130的上部部分，使得模製絕緣層130的上表面佈置於較閘極絕緣層144的上表面低的水準處。因此，模製絕緣層130的上表面與通道層140的上表面可佈置於同一平面上。另外，搭接接墊LP的底表面佈置於較字元線WL的頂表面高的垂直水準處，藉此防止在搭接接墊LP與字元線WL之間發生水平交疊。
圖9A至圖15A、圖9B至圖15B及圖9C至圖15C是示出根據實施例的製造半導體裝置100的方法的示意圖。圖9A、圖10A、圖11A、圖12A、圖13A、圖14A及圖15A是根據製程次序示意性地示出的半導體裝置的平面圖，圖9B、圖10B、圖11B、圖12B、圖13B、圖14B及圖15B是沿著圖9A所示線A-A'及線B-B'截取的剖視圖，且圖9C、圖10C、圖11C、圖12C、圖13C、圖14C及圖15C是沿著圖9A所示線C-C'、線D-D'及線E-E'截取的剖視圖。
參照圖9A至圖9C，在基板110上形成周邊電路結構PS。周邊電路結構PS可包括核心電路PS1及周邊電路PS2。舉例而言，核心電路PS1可形成於胞元陣列區域MCA上，而周邊電路PS2可形成於周邊電路區域PCA上。另外，可形成電性連接至周邊電路結構PS的周邊電路配線PCL及周邊電路接觸件PCT、以及覆蓋周邊電路結構PS的下部絕緣層112及周邊電路絕緣層114。
此後，可在周邊電路絕緣層114上形成多條位元線BL。舉例而言，可在周邊電路絕緣層114上形成第一絕緣層122，且可經由第一絕緣層122形成線接觸插塞LCT以電性連接至周邊電路配線PCL。此後，可在線接觸插塞LCT及第一絕緣層122上形成導電層（未示出），且可對導電層進行圖案化以形成多條位元線BL。
此後，可形成覆蓋位元線BL的第二絕緣層124。第二絕緣層124可被形成為覆蓋位元線BL中的每一者的上表面及側表面且對間隙區GR進行界定。此後，可在間隙區GR中填充導電材料（例如，鎢、鋁或銅）以形成屏蔽結構SS。此後，可在屏蔽結構SS中的每一者的上表面上進一步形成頂蓋絕緣層（未示出）。
參照圖10A至圖10C，在位元線BL及第二絕緣層124上形成模製絕緣層130。模製絕緣層130可包括向第二水平方向Y延伸的多個開口130H，且所述多條位元線BL中的每一者的上表面可在所述多個開口130H中的每一者的底部部分處被暴露出。所述多個開口130H中的每一者可包括彼此相對且在第一水平方向X上延伸的第一側壁130_S1與第二側壁130_S2。
在一些實施例中，可藉由使用氧化矽、氮化矽、氮氧化矽及低介電常數介電材料中的至少一者而將模製絕緣層130形成為在垂直方向Z上具有相對大的高度。
參照圖11A至圖11C，可在模製絕緣層130上形成通道層140以共形地覆蓋開口130H中的每一者的內壁。
在一些實施例中，可藉由使用氧化物半導體材料來形成通道層140。舉例而言，通道層140可包含以下中的至少一者或者由以下中的至少一者形成：氧化鋅錫（Zn xSn yO）、氧化銦鋅（In xZn yO）、氧化鋅（ZnO x）、氧化銦鎵鋅（In xGa yZn zO）、氧化銦鎵矽（In xGa ySi zO）、氧化銦鎢（In xW yO）、氧化銦（In xO）、氧化錫（Sn xO）、氧化鈦（Ti xO）、氮氧化鋅（Zn xON z）、氧化鎂鋅（Mg xZn yO）、氧化鋯銦鋅（Zr xIn yZn zO）、氧化鉿銦鋅（Hf xIn yZn zO）、氧化錫銦鋅（Sn xIn yZn zO）、氧化鋁錫銦鋅（Al xSn yIn zZn aO）、氧化矽銦鋅（Si xIn yZn zO）、氧化鋁鋅錫（Al xZn ySn zO）、氧化鎵鋅錫（Ga xZn ySn zO）及氧化鋯鋅錫（Zr xZn ySn zO）。在一些實施例中，可藉由使用化學氣相沈積（chemical vapor deposition，CVD）製程、低壓CVD製程、電漿增強型CVD製程、金屬有機CVD（metal organic CVD，MOCVD）製程及原子層沈積製程中的至少一者來形成通道層140。在一些實施例中，通道層140可被形成為具有1奈米至50奈米的厚度，但並非僅限於此。
在一些實施例中，可實行離子植入製程以將雜質摻雜於通道層140的佈置於模製絕緣層130的開口130H的底部處的部分中，藉此在通道層140的與位元線BL相鄰地佈置的部分中形成用作源極/汲極區的雜質區（未示出）。
此後，可在通道層140上形成鈍化層142。鈍化層142可被形成為覆蓋通道層140的整個被暴露出的表面，且可共形地佈置於模製絕緣層130的開口130H的內壁上。在一些實施例中，鈍化層142可被形成為具有1奈米至50奈米的厚度，但並非僅限於此。
在一些實施例中，可藉由CVD製程、低壓CVD製程、電漿增強型CVD製程、MOCVD製程及原子層沈積製程中的至少一者來形成鈍化層142。鈍化層142可包含以下中的至少一者或者由以下中的至少一者形成：氧化鉿、氧化矽、氧化鋁、氧化鋯、氧化鑭、氧化鎂、氧化硼、氧化鈦、氮化鋁、氮氧化鋁、氮化矽及氮氧化矽。
參照圖12A至圖12C，可在鈍化層142上形成隱埋罩幕層220。在一些實施例中，隱埋罩幕層220可被形成為足夠厚以對模製絕緣層130的開口130H的內部進行填充，且可具有在第二水平方向Y上延伸的開口220H，藉此具有在第二水平方向Y上延伸的線形狀。
在一些實施例中，隱埋罩幕層220可包括旋塗硬罩幕（spin-on hard mask，SOH）、旋塗介電質（spin-on dielectric，SOD）及非晶碳層（amorphous carbon layer，ACL）中的至少一者。
此後，可使用隱埋罩幕層220作為蝕刻罩幕以移除鈍化層142的暴露於隱埋罩幕層220的開口220H的底部的部分及通道層140的暴露於隱埋罩幕層220的開口220H的底部的部分。
在一些實施例中，在移除通道層140的一部分之後，可保留通道層140以在模製絕緣層130的開口130H的內壁及模製絕緣層130的上表面上在第二水平方向Y上延伸。另外，可將在一條位元線BL上佈置的通道層140佈置成與在和所述一條位元線BL相鄰的另一位元線BL上佈置的通道層140間隔開。用於移除通道層140的一部分的製程可被稱為通道層140的節點分離製程（node separation process）。
同時，在通道層140的節點分離製程中，鈍化層142覆蓋通道層140的整個表面且位於通道層140與隱埋罩幕層220之間，藉此防止通道層140受到表面損壞。另外，在通道層140的節點分離製程中，亦可移除鈍化層142的未被隱埋罩幕層220覆蓋的部分，且鈍化層142的被隱埋罩幕層220覆蓋的部分可保留於通道層140上以具有與通道層140相同的圖案形狀。
可將多個鈍化層142佈置於模製絕緣層130的開口130H的內壁上以在第一水平方向X上彼此間隔開，且所述多個鈍化層142可被佈置成在垂直方向上與所述多個通道層140交疊。模製絕緣層130的開口130H的側壁130_S1及側壁130_S2可在第一水平方向X上暴露於兩個相鄰的鈍化層142之間。
參照圖13A至圖13C，可移除隱埋罩幕層220（參見圖13B）。
在一些實施例中，用於移除隱埋罩幕層220的製程可為濕式蝕刻製程或濕式清潔製程。在移除隱埋罩幕層220的製程中，通道層140的上表面可由鈍化層142覆蓋以使通道層140的上表面不暴露於蝕刻劑或清潔溶液且可防止通道層140受到表面損壞。
此後，可在模製絕緣層130的開口130H的內壁上共形地形成閘極絕緣層144。閘極絕緣層144可包括佈置於鈍化層142上的第一部分144_1及佈置於模製絕緣層130上的第二部分144_2。舉例而言，閘極絕緣層144的第一部分144_1不與模製絕緣層130接觸，且鈍化層142及通道層140可位於閘極絕緣層144的第一部分144_1與模製絕緣層130之間。另外，閘極絕緣層144的第二部分144_2可在開口130H的側壁130_S1及側壁130_S2上與模製絕緣層130接觸且自開口130H的側壁130_S1及側壁130_S2延伸至模製絕緣層130的上表面。
在一些實施例中，閘極絕緣層144可由選自介電常數高於氧化矽的介電常數的高介電常數介電材料及鐵電材料的至少一者形成。在一些實施例中，閘極絕緣層144可由選自以下的至少一者形成：氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、鋯鈦酸鉛（PbZrTiO）、鉭酸鍶鉍（SrTaBiO）、氧化鉍鐵（BiFeO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）或氧化鉛鈧鉭（PbScTaO）。
然後，可在閘極絕緣層144上形成導電層（未示出），且對導電層實行各向異性蝕刻製程以移除導電層的佈置於開口130H的底部上的部分，且使字元線WL留在開口130H的側壁上。在一些實施例中，可藉由使用Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、複晶矽或其組合來形成字元線WL。
如圖13A中所示，字元線WL可包括被佈置成在每一開口130H中間隔開的第一字元線WL1與第二字元線WL2。舉例而言，第一字元線WL1可佈置於開口130H的第一側壁130_S1上，而第二字元線WL2可佈置於開口130H的第二側壁130_S2上。因此，在一個開口130H中，通道層140的與第一側壁130_S1及第一字元線WL1相鄰地佈置的部分可形成第一胞元電晶體CTR1，且通道層140的與第二側壁130_S2及第二字元線WL2相鄰地佈置的部分可形成第二胞元電晶體CTR2。另外，由於閘極絕緣層144的第一部分144_1及鈍化層142位於字元線WL與通道層140之間，因此閘極絕緣層144的第一部分144_1可與鈍化層142一起用作胞元電晶體CTR的閘極絕緣層。
在一些實施例中，在將字元線WL留在開口130H的側壁上的製程中，亦可自開口130H的底部移除閘極絕緣層144的佈置於第一字元線WL1與第二字元線WL2之間的部分，且鈍化層142的上表面可暴露於第一字元線WL1與第二字元線WL2之間。
在一些其他實施例中，不同於圖13B中所示，在將字元線WL留在開口130H的側壁上的製程中，可進一步移除閘極絕緣層144的佈置於第一字元線WL1與第二字元線WL2之間的部分、鈍化層142的佈置於第一字元線WL1與第二字元線WL2之間的部分及通道層140的佈置於第一字元線WL1與第二字元線WL2之間的部分，且通道層140可被分隔成佈置於開口130H的第一側壁130_S1上的部分及佈置於開口130H的第二側壁130_S2上的部分。在此種情形中，可製造出參照圖6闡述的半導體裝置100A。
在一些實施例中，在將字元線WL留在開口130H的側壁上的製程中，可移除鈍化層142的上側的一部分及閘極絕緣層144的上側的一部分，且可將鈍化層142的上表面與閘極絕緣層144的上表面佈置於與字元線WL的上表面相同的垂直水準處。另外，在留下字元線WL的製程中，可不移除通道層140的上側，且可將通道層140的上表面佈置於與模製絕緣層130的上表面相同的水準處。然而，本發明概念的技術思想並非僅限於此，且不同於圖13B中所示，鈍化層142的上表面及閘極絕緣層144的上表面可佈置於較字元線WL高的水準處，且可佈置於與通道層140的上表面及模製絕緣層130的上表面相同的垂直水準處。
此後，可在開口130H的內壁上形成覆蓋字元線WL的表面的絕緣襯墊152。絕緣襯墊152可共形地佈置於通道層140的上表面及模製絕緣層130的上表面上。在一些實施例中，絕緣襯墊152可包含氮化矽。
參照圖14A至圖14C，可在絕緣襯墊152上形成對開口130H的內部進行填充的隱埋絕緣層154。在一些實施例中，可使用氧化矽來形成隱埋絕緣層154。
在一些實施例中，可對隱埋絕緣層154的上側實行回蝕製程以移除字元線WL的上表面上的絕緣襯墊152並再次暴露出字元線WL的上表面。作為回蝕製程的結果，隱埋絕緣層154的頂表面、絕緣襯墊152的頂表面及字元線WL的頂表面可佈置於同一水準處。
然後，可在隱埋絕緣層154、絕緣襯墊152及字元線WL上形成對開口130H的內部進行填充的絕緣層（未示出），且可對絕緣層的上表面進行平坦化直至模製絕緣層130的上表面被暴露出為止，以在開口130H的內部形成上部絕緣層156。在一些實施例中，可使用氮化矽來形成上部絕緣層156。
此後，可形成在周邊電路區域PCA中經由模製絕緣層130電性連接至下部配線線ML1的接觸插塞MCT。
參照圖15A至圖15C，可在模製絕緣層130及上部絕緣層156上形成搭接接墊導電層（未示出），可在搭接接墊導電層上形成罩幕圖案（未示出），且可使用罩幕圖案來移除搭接接墊導電層的一部分，以形成搭接接墊LP。此後，可在搭接接墊導電層被移除的區中使用絕緣材料來形成搭接接墊絕緣層158。
在一些實施例中，可藉由回蝕製程來移除通道層140的上側的一部分以形成自模製絕緣層130的上表面在垂直方向上凹陷的搭接接墊凹槽LPR，且可將搭接接墊導電層填充於搭接接墊凹槽LPR中以形成具有如圖15B中所示的T形的垂直橫截面的搭接接墊LP。
在一些其他實施例中，可藉由實行移除模製絕緣層130的上側的一部分及通道層140的上側的一部分的凹陷製程而將模製絕緣層130的上表面及通道層140的上表面佈置於較上部絕緣層156低的水準處，且可在模製絕緣層130及上部絕緣層156上形成搭接接墊導電層（未示出）以形成搭接接墊LP。在此種情形中，可製造出參照圖8闡述的半導體裝置100C。
返回參照圖2至圖4，可在搭接接墊LP及搭接接墊絕緣層158上形成蝕刻終止層162。可在蝕刻終止層162上形成電容器結構CAP。
可藉由實行上述製程來完成半導體裝置100。
根據實施例，在鈍化層142形成於通道層140的上表面上的情況下，可實行製程，使得可形成隱埋罩幕層220以分隔出通道層140的節點，可使用隱埋罩幕層對通道層140進行圖案化，且然後可移除隱埋罩幕層220。因此，在用於通道層140的節點分離的製程中，可防止通道層受到表面損壞，且半導體裝置100可具有優異的電性質。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中作出形式及細節上的各種改變。
100、100A、100B、100C:半導體裝置 110:基板 112:下部絕緣層 114:周邊電路絕緣層 122:第一絕緣層 124:第二絕緣層 130:模製絕緣層 130H:開口 130_S1:第一側壁/側壁 130_S2:第二側壁/側壁 140、140A:通道層 140P1:水平延伸部分 140V1:第一垂直延伸部分/垂直延伸部分 140V2:第二垂直延伸部分 142:鈍化層 144:閘極絕緣層 144_1:第一部分 144_2:第二部分 152:絕緣襯墊 154:隱埋絕緣層 156:上部絕緣層 158:搭接接墊絕緣層 162:蝕刻終止層 172:層間絕緣層 220:隱埋罩幕層 220H:開口 A-A'、B-B'、C-C'、D-D'、E-E':線 BL:位元線 CAP:電容器結構 CTR:胞元電晶體 CTR1:第一胞元電晶體 CTR2:第二胞元電晶體 CX1:部分 GR:間隙區 LCT:線接觸插塞 LP:搭接接墊 LPL:下部部分 LPR:搭接接墊凹槽 LPU:上部部分 MCA:胞元陣列區域 MCT:接觸插塞 ML1:下部配線線 ML2:中間配線線 ML3:上部配線線 PCA:周邊電路區域 PCL:周邊電路配線 PCT:周邊電路接觸件 PS:周邊電路結構 PS1:核心電路 PS2:周邊電路 SP:間隔件 SS:屏蔽結構 WL:字元線 WL1:第一字元線 WL2:第二字元線 X:第一水平方向 Y:第二水平方向 Z:垂直方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是示出根據實例性實施例的半導體裝置的佈局圖。 圖2是根據實例性實施例的圖1所示部分的放大佈局圖。 圖3示出根據實例性實施例的沿著圖2所示線A-A'及線B-B'截取的剖視圖。 圖4示出根據實例性實施例的沿著圖2所示線C-C'、線D-D'及線E-E'截取的剖視圖。 圖5是根據實例性實施例的圖3所示部分CX1的放大剖視圖。 圖6是示出根據實例性實施例的半導體裝置的剖視圖。 圖7是示出根據實例性實施例的半導體裝置的剖視圖。 圖8是示出根據實例性實施例的半導體裝置的剖視圖。 圖9A至圖15A、圖9B至圖15B及圖9C至圖15C是示出根據實例性實施例的製造半導體裝置的方法的示意圖；圖9A、圖10A、圖11A、圖12A、圖13A、圖14A及圖15A是根據製程次序示意性地示出的半導體裝置的平面圖；圖9B、圖10B、圖11B、圖12B、圖13B、圖14B及圖15B是沿著圖9A所示線A-A'及線B-B'截取的剖視圖；且圖9C、圖10C、圖11C、圖12C、圖13C、圖14C及圖15C是沿著圖9A所示線C-C'、線D-D'及線E-E'截取的剖視圖。
130:模製絕緣層
140:通道層
142:鈍化層
144:閘極絕緣層
144_1:第一部分
144_2:第二部分
A-A'、B-B'、C-C'、D-D'、E-E':線
BL:位元線
CAP:電容器結構
CTR:胞元電晶體
CTR1:第一胞元電晶體
CTR2:第二胞元電晶體
LP:搭接接墊
MCA:胞元陣列區域
PCA:周邊電路區域
PS:周邊電路結構
SS:屏蔽結構
WL:字元線
WL1:第一字元線
WL2:第二字元線
X:第一水平方向
Y:第二水平方向
Z:垂直方向

Claims (10)

  1. 一種半導體裝置，包括： 多條位元線，佈置於基板上且在第一水平方向上延伸； 模製絕緣層，佈置於所述多條位元線上且包括分別在第二水平方向上延伸的多個開口； 多個通道層，在所述模製絕緣層的所述多個開口中的每一開口中分別佈置於所述多條位元線上且包括第一垂直延伸部分； 多個鈍化層，分別佈置於所述多個通道層中的每一者的所述第一垂直延伸部分上； 閘極絕緣層，被佈置成面對所述多個通道層中的每一者的所述第一垂直延伸部分，所述多個鈍化層中的每一者位於所述閘極絕緣層與所述第一垂直延伸部分之間；以及 多條字元線，在所述閘極絕緣層上在所述第二水平方向上延伸且包括多條第一字元線及多條第二字元線，所述多條第一字元線分別佈置於所述模製絕緣層的所述多個開口中的每一開口的第一側壁上，所述多條第二字元線分別佈置於所述模製絕緣層的所述多個開口中的每一開口的第二側壁上。
  2. 如請求項1所述的半導體裝置，其中所述多個鈍化層中的每一者包含以下中的至少一者：氧化鉿、氧化矽、氧化鋁、氧化鋯、氧化鑭、氧化鎂、氧化硼、氧化鈦、氮化鋁、氮氧化鋁、氮化矽及氮氧化矽。
  3. 如請求項1所述的半導體裝置，其中所述閘極絕緣層包含高介電常數介電材料及鐵電材料中的至少一者，且 其中所述多個通道層中的每一者包含以下中的至少一者：氧化鋅錫（Zn xSn yO）、氧化銦鋅（In xZn yO）、氧化鋅（ZnO x）、氧化銦鎵鋅（In xGa yZn zO）、氧化銦鎵矽（In xGa ySi zO）、氧化銦鎢（In xW yO）、氧化銦（In xO）、氧化錫（Sn xO）、氧化鈦（Ti xO）、氮氧化鋅（Zn xON z）、氧化鎂鋅（Mg xZn yO）、氧化鋯銦鋅（Zr xIn yZn zO）、氧化鉿銦鋅（Hf xIn yZn zO）、氧化錫銦鋅（Sn xIn yZn zO）、氧化鋁錫銦鋅（Al xSn yIn zZn aO）、氧化矽銦鋅（Si xIn yZn zO）、氧化鋁鋅錫（Al xZn ySn zO）、氧化鎵鋅錫（Ga xZn ySn zO）及氧化鋯鋅錫（Zr xZn ySn zO）。
  4. 如請求項1所述的半導體裝置，其中所述多個通道層中的每一者包括彼此相對的第一側壁與第二側壁， 所述多個通道層中的每一者的所述第一側壁由所述模製絕緣層覆蓋，且 所述多個通道層中的每一者的所述第二側壁由所述多個鈍化層的一部分覆蓋。
  5. 如請求項1所述的半導體裝置，其中所述多個通道層中的每一者的所述第一垂直延伸部分佈置於所述模製絕緣層的所述多個開口中的每一開口的所述第一側壁上， 其中所述多個通道層中的每一者更包括： 第二垂直延伸部分，佈置於所述模製絕緣層的所述多個開口中的每一開口的所述第二側壁上，以及 水平延伸部分，佈置於所述模製絕緣層的所述多個開口中的每一開口的底表面上且佈置於所述多條位元線中的每一者上， 其中所述多條第一字元線中的每一者佈置於所述多個通道層中的每一者的所述第一垂直延伸部分的側壁上，且 其中所述多條第二字元線中的每一者佈置於所述多個通道層中的每一者的所述第二垂直延伸部分的側壁上。
  6. 如請求項5所述的半導體裝置，其中， 所述多個通道層中的每一者的所述第一垂直延伸部分佈置於所述多個鈍化層的第一部分與所述模製絕緣層的所述多個開口中的每一開口的所述第一側壁之間， 所述多個通道層中的每一者的所述第二垂直延伸部分佈置於所述多個鈍化層的第二部分與所述模製絕緣層的所述多個開口中的每一開口的所述第二側壁之間，且 所述多個鈍化層的所述第一部分及所述第二部分不與所述模製絕緣層接觸。
  7. 如請求項5所述的半導體裝置，其中所述閘極絕緣層包括： 第一部分，佈置於所述多個鈍化層中的每一者的側壁上且不與所述模製絕緣層的所述多個開口中的每一開口的所述第一側壁接觸，以及 第二部分，與所述模製絕緣層的所述多個開口中的每一開口的所述第一側壁接觸，且 其中所述多個通道層中的每一者的所述第一垂直延伸部分佈置於所述閘極絕緣層的所述第一部分與所述模製絕緣層之間。
  8. 如請求項7所述的半導體裝置，其中所述多個鈍化層中的每一者及所述多個通道層中的每一者的所述第一垂直延伸部分不設置於所述閘極絕緣層的所述第二部分與所述模製絕緣層之間。
  9. 如請求項7所述的半導體裝置，更包括： 多個搭接接墊，佈置於所述多個通道層的上表面上， 其中所述多個搭接接墊中的每一者的側壁的下側的至少一部分由所述多個鈍化層的一部分覆蓋。
  10. 一種半導體裝置，包括： 周邊電路，佈置於基板上； 多條位元線，佈置於所述周邊電路上且在第一水平方向上延伸； 屏蔽結構，在所述多條位元線之間在所述第一水平方向上延伸； 模製絕緣層，佈置於所述多條位元線及所述屏蔽結構上且包括分別在第二水平方向上延伸的多個開口； 多個通道層，在所述模製絕緣層的所述多個開口中的每一開口中分別佈置於所述多條位元線上且包括垂直延伸部分及水平延伸部分； 多個鈍化層，分別佈置於所述多個通道層中的每一者的所述垂直延伸部分及所述水平延伸部分上且包含氧化物； 閘極絕緣層，被佈置成面對所述多個通道層中的每一者的所述垂直延伸部分及所述水平延伸部分，所述多個鈍化層中的每一者位於所述閘極絕緣層與所述垂直延伸部分及所述水平延伸部分之間； 多條字元線，在所述閘極絕緣層上在所述第二水平方向上延伸； 搭接接墊，形成於所述多個通道層中的每一者上；以及 電容器結構，佈置於所述搭接接墊上。
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