KR20240028178A - 반도체 장치 - Google Patents

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KR20240028178A
KR20240028178A KR1020220106346A KR20220106346A KR20240028178A KR 20240028178 A KR20240028178 A KR 20240028178A KR 1020220106346 A KR1020220106346 A KR 1020220106346A KR 20220106346 A KR20220106346 A KR 20220106346A KR 20240028178 A KR20240028178 A KR 20240028178A
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이승희
김유림
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Abstract

반도체 장치는, 기판 상에 배치되고 제1 수평 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 상에 배치되고 각각 제2 수평 방향으로 연장되는 복수의 개구부를 포함하는 몰드 절연층; 상기 몰드 절연층의 각각의 개구부 내에서 상기 복수의 비트 라인 상에 각각 배치되고, 수직 연장부를 포함하는 복수의 채널층; 상기 복수의 채널층의 상기 수직 연장부 상에 각각 배치되는 복수의 패시베이션층; 상기 복수의 패시베이션층을 사이에 두고 상기 복수의 채널층의 상기 수직 연장부와 마주보도록 배치되는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 제2 수평 방향으로 연장되는 복수의 워드 라인으로서, 상기 몰드 절연층의 각각의 개구부의 제1 측벽 상에 배치되는 제1 워드 라인과 상기 개구부의 제2 측벽 상에 배치되는 제2 워드 라인을 포함하는, 복수의 워드 라인을 포함한다.

Description

반도체 장치{Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 수직 채널 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 다운스케일링에 따라 DRAM 장치의 크기 또한 축소되고 있다. 하나의 트랜지스터에 하나의 커패시터가 연결된 1T-1C 구조를 갖는 DRAM 장치에서, 장치 소형화에 따라 채널 영역을 통한 누설 전류가 점점 더 커지는 문제가 있다. 누설 전류를 감소시키기 위하여 산화물 반도체 물질을 채널층으로 사용한 트랜지스터가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 누설 전류와 우수한 전기적 특성을 가질 수 있는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되고 제1 수평 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 상에 배치되고 각각 제2 수평 방향으로 연장되는 복수의 개구부를 포함하는 몰드 절연층; 상기 몰드 절연층의 각각의 개구부 내에서 상기 복수의 비트 라인 상에 각각 배치되고, 수직 연장부를 포함하는 복수의 채널층; 상기 복수의 채널층의 상기 수직 연장부 상에 각각 배치되는 복수의 패시베이션층; 상기 복수의 패시베이션층을 사이에 두고 상기 복수의 채널층의 상기 수직 연장부와 마주보도록 배치되는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 제2 수평 방향으로 연장되는 복수의 워드 라인으로서, 상기 몰드 절연층의 각각의 개구부의 제1 측벽 상에 배치되는 제1 워드 라인과 상기 개구부의 제2 측벽 상에 배치되는 제2 워드 라인을 포함하는, 복수의 워드 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되고 제1 수평 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 상에 배치되고 각각 제2 수평 방향으로 연장되는 복수의 개구부를 포함하는 몰드 절연층; 상기 몰드 절연층의 각각의 개구부 내에서 상기 복수의 비트 라인 상에 각각 배치되고, 수직 연장부 및 수평 연장부를 포함하는 복수의 채널층; 상기 복수의 채널층의 상기 수직 연장부 및 상기 수평 연장부 상에 각각 배치되고 산화물을 포함하는 복수의 패시베이션층; 상기 복수의 패시베이션층을 사이에 두고 상기 복수의 채널층의 상기 수직 연장부 및 상기 수평 연장부와 마주보도록 배치되는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 제2 수평 방향으로 연장되는 복수의 워드 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 주변 회로; 상기 주변 회로 상에 배치되고 제1 수평 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 사이에서 상기 제1 수평 방향으로 연장되는 차폐 구조물; 상기 복수의 비트 라인 및 상기 차폐 구조물 상에 배치되고, 각각 제2 수평 방향으로 연장되는 복수의 개구부를 포함하는 몰드 절연층; 상기 몰드 절연층의 각각의 개구부 내에서 상기 복수의 비트 라인 상에 각각 배치되고, 수직 연장부 및 수평 연장부를 포함하는 복수의 채널층; 상기 복수의 채널층의 상기 수직 연장부 및 상기 수평 연장부 상에 각각 배치되고 산화물을 포함하는 복수의 패시베이션층; 상기 복수의 패시베이션층을 사이에 두고 상기 복수의 채널층의 상기 수직 연장부 및 상기 수평 연장부와 마주보도록 배치되는 게이트 절연층; 상기 게이트 절연층 상에서 상기 제2 수평 방향으로 연장되는 복수의 워드 라인; 상기 채널층 상에 형성되는 랜딩 패드; 및 상기 랜딩 패드 상에 배치되는 커패시터 구조물을 포함한다.
본 발명의 기술적 사상에 따르면, 채널층과 게이트 절연층 사이에 산화물을 포함하는 패시베시이션층을 더 포함할 수 있고, 이에 따라 CMP 공정 및 몰드층의 제거 공정 등과 같은 채널층의 노드 분리를 위한 공정에서의 채널층의 표면 손상에 기인한 계면 트랩 상태(interface trap state) 형성이 방지될 수 있다. 따라서 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 일부분의 확대 레이아웃도이다.
도 3은 도 2의 A-A' 선 및 B-B' 선에 따른 단면도들이다.
도 4는 도 2의 C-C', D-D' 선 및 E-E' 선에 따른 단면도들이다.
도 5는 도 3의 CX1 부분의 확대 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9a 내지 도 15c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 개략도들이다. 도 9a, 10a, 11a, 12a, 13a, 14a, 15a는 공정 순서에 따라 개략적으로 나타낸 반도체 장치의 평면도들이고, 도 9b, 10b, 11b, 12b, 13b, 14b, 15b는 도 9a의 A-A' 선, B-B' 선에 따른 단면도들이고, 도 9c, 10c, 11c, 12c, 13c, 14c, 15c는 도 9a의 C-C' 선, D-D' 선, E-E' 선에 따른 단면도들이다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 일부분의 확대 레이아웃도이다. 도 3은 도 2의 A-A' 선 및 B-B' 선에 따른 단면도들이다. 도 4는 도 2의 C-C', D-D' 선 및 E-E' 선에 따른 단면도들이다. 도 5는 도 3의 CX1 부분의 확대 단면도이다.
도 1 내지 도 5를 참조하면, 반도체 장치(100)는 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 일부 실시예들에서, 셀 어레이 영역(MCA)은 DRAM 장치의 메모리 셀 영역일 수 있고, 주변 회로 영역(PCA)은 DRAM 장치의 코어 영역 또는 주변 회로 영역일 수 있다. 예를 들어, 주변 회로 영역(PCA)은 셀 어레이 영역(MCA)에 포함되는 메모리 셀 어레이에 신호 및/또는 전원을 전달하기 위한 주변 회로 트랜지스터(도시 생략)를 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 트랜지스터(도시 생략)는 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 데이터 입출력 회로 등의 다양한 회로를 구성할 수 있다.
도 2에 도시된 바와 같이, 기판(110)의 셀 어레이 영역(MCA) 상에는 제1 수평 방향(X)을 따라 연장되는 복수의 워드 라인(WL)과 제2 수평 방향(Y)을 따라 연장되는 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 교차점에는 복수의 셀 트랜지스터(CTR)가 배치될 수 있다. 복수의 셀 트랜지스터(CTR) 상에는 각각 복수의 커패시터 구조물(CAP)이 배치될 수 있다.
복수의 워드 라인(WL)은 제2 수평 방향(Y)을 따라 교대로 배열되는 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있고, 복수의 셀 트랜지스터(CTR)는 제2 수평 방향(Y)을 따라 교대로 배치되는 제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2)를 포함할 수 있다. 제1 워드 라인(WL1) 상에 제1 셀 트랜지스터(CTR1)가 배치되고, 제2 워드 라인(WL2) 상에 제2 셀 트랜지스터(CTR2)가 배치될 수 있다.
제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2)는 서로에 대하여 거울 대칭 구조를 가질 수 있다. 예를 들어, 제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2)는 제1 수평 방향(X)을 따라 연장되는 제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2) 사이의 중심선에 대하여 거울 대칭 구조를 가질 수 있다.
예시적인 실시예들에서, 복수의 워드 라인(WL)의 폭이 1F, 복수의 워드 라인(WL)의 피치(즉, 폭과 간격의 합)가 2F이며, 복수의 비트 라인(BL)의 폭이 1F, 복수의 비트 라인(BL)의 피치(즉, 폭과 간격의 합)가 2F일 수 있고, 하나의 셀 트랜지스터(CTR)를 형성하기 위한 단위 면적은 4F2일 수 있다. 따라서 셀 트랜지스터(CTR)가 상대적으로 작은 단위 면적이 요구되는 크로스포인트 타입을 가질 수 있으므로, 반도체 장치(100)의 집적도 향상에 유리할 수 있다.
도 3에 도시된 것과 같이, 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)에서 기판(110) 상에 주변 회로 구조물(PS)이 배치될 수 있고, 셀 어레이 영역(MCA)에서 주변 회로 구조물(PS) 상에 복수의 셀 트랜지스터(CTR)와 커패시터 구조물(CAP)이 배치될 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
주변 회로 구조물(PS)은 코어 회로들(PS1) 및 주변 회로들(PS2)을 포함할 수 있다. 예를 들어 코어 회로들(PS1)은 셀 어레이 영역(MCA)에 배치되는 센스 앰프를 포함할 수 있고, 주변 회로들(PS2)은 주변 회로 영역(PCA)에 배치되는 워드 라인 드라이버 및/또는 제어 로직을 포함할 수 있다. 주변 회로 구조물(PS)은 기판(110) 상에 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함할 수 있고, 예를 들어 주변 회로 배선(PCL) 및 주변 회로 콘택(PCT)을 통해 비트 라인(BL) 또는 워드 라인(WL)에 전기적으로 연결될 수 있다.
하부 절연층(112)은 기판(110) 상에서 주변 회로 구조물(PS)의 측벽을 커버할 수 있고, 주변 회로 절연층(114)은 하부 절연층(112) 상에서 주변 회로 구조물(PS)의 상면 및 주변 회로 배선(PCL)의 측벽을 커버할 수 있다. 하부 절연층(112) 및 주변 회로 절연층(114)은 산화막, 질화막, 저유전막, 또는 이들의 조합을 포함할 수 있고 복수의 절연층의 적층 구조로 형성될 수 있다.
주변 회로 절연층(114) 상에 제2 수평 방향(Y)으로 연장되는 비트 라인(BL)이 배치될 수 있다. 예시적인 실시예들에서, 비트 라인(BL)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, Co, Ni, TiSi, TiSiN, WSi, WSiN, TaSi, TaSiN, RuTiN, CoSi, NiSi, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 라인 콘택 플러그(LCT)를 통해 주변 회로 배선(PCL)과 연결될 수 있다.
주변 회로 영역(PCA)에서 비트 라인(BL)과 동일한 레벨에 하부 배선 라인(ML1)이 배치될 수 있다. 하부 배선 라인(ML1)은 라인 콘택 플러그(LCT)를 통해 주변 회로들(PS2)에 연결될 수 있고, 비트 라인(BL)을 구성하는 물질과 동일한 물질을 포함할 수 있다.
비트 라인(BL)과 주변 회로 배선(PCL) 사이에 및 하부 배선 라인(ML1)과 주변 회로 배선(PCL) 사이에 라인 콘택 플러그(LCT)를 둘러싸는 제1 절연층(122)이 배치될 수 있고, 복수의 비트 라인(BL) 사이에는 제2 절연층(124)이 배치될 수 있다. 제1 절연층(122) 및 제2 절연층(124)은 산화막, 질화막, 저유전막, 또는 이들의 조합을 포함할 수 있다.
차폐 구조물(SS)은 복수의 비트 라인(BL) 사이에서 제2 수평 방향(Y)으로 연장될 수 있다. 차폐 구조물(SS)은 텅스텐, 알루미늄, 또는 구리와 같은 도전 물질을 포함할 수 있고, 제2 절연층(124)에 의해 둘러싸일 수 있으며, 차폐 구조물(SS)의 상면은 복수의 비트 라인(BL)의 상면보다 낮은 레벨에 배치될 수 있다. 예시적인 실시예들에서, 차폐 구조물(SS)은 도전 물질로 이루어지고 그 내부에 에어 갭 또는 보이드가 포함될 수 있거나, 또는 다른 실시예들에서 차폐 구조물(SS) 대신에 제2 절연층(124) 내에 에어 갭들이 정의될 수도 있다.
비트 라인(BL) 및 제2 절연층(124) 상에는 몰드 절연층(130)이 배치될 수 있다. 몰드 절연층(130)은 복수의 개구부(130H)를 포함할 수 있다. 복수의 개구부(130H) 각각은 제1 수평 방향(X)으로 연장될 수 있고, 복수의 개구부(130H) 각각의 바닥부에 비트 라인(BL)의 상면이 노출될 수 있다. 복수의 개구부(130H) 각각은 제2 수평 방향(Y)으로 서로 이격된 제1 측벽(130_S1) 및 제2 측벽(130_S2)을 포함할 수 있고, 제1 측벽(130_S1) 및 제2 측벽(130_S2)이 서로에 대하여 평행하게 제1 수평 방향(X)으로 연장될 수 있다. 몰드 절연층(130)은 산화막, 질화막, 저유전막, 또는 이들의 조합을 포함할 수 있다.
복수의 개구부(130H)의 내벽 상에 복수의 채널층(140)이 배치될 수 있다. 제1 셀 트랜지스터(CTR1)의 채널층(140)은 복수의 개구부(130H)의 제1 측벽(130_S1) 및 바닥부 상에 배치되고, 제2 셀 트랜지스터(CTR2)의 채널층(140)은 복수의 개구부(130H)의 제2 측벽(130_S2) 및 바닥부 상에 배치될 수 있다. 제1 셀 트랜지스터(CTR1)의 채널층(140)과 제2 셀 트랜지스터(CTR2)의 채널층(140)은 서로에 대하여 거울 대칭 형상을 가질 수 있다.
복수의 채널층(140) 각각은 제1 수직 연장부(140V1), 제2 수직 연장부(140V2), 및 수평 연장부(140P1)를 포함할 수 있다. 예를 들어, 하나의 채널층(140)의 제1 수직 연장부(140V1)가 복수의 개구부(130H)의 제1 측벽(130_S1) 상에서 수직 방향으로 연장될 수 있고, 수평 연장부(140P1)가 제1 수직 연장부(140V1)의 바닥부에 연결되어 제2 수평 방향(Y)으로 연장될 수 있고, 제2 수직 연장부(140V2)가 복수의 개구부(130H)의 제1 측벽(130_S1) 상에서 수직 방향으로 연장될 수 있다. 예를 들어, 복수의 채널층(140) 각각은 U 형상의 수직 단면을 가질 수 있다.
하나의 채널층(140)의 제1 수직 연장부(140V1) 및 수평 연장부(140P1)의 일부분은 제1 셀 트랜지스터(CTR1)의 채널 영역으로 기능하고, 하나의 채널층(140)의 제2 수직 연장부(140V2) 및 수평 연장부(140P1)의 일부분은 제2 셀 트랜지스터(CTR2)의 채널 영역으로 기능할 수 있다. 수평 연장부(140P1)의 일부분은 비트 라인(BL)의 상면과 접촉할 수 있고 제1 셀 트랜지스터(CTR1) 및 제2 셀 트랜지스터(CTR2)에 의해 공유되는 콘택 영역으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 채널층(140)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 복수의 채널층(140)은 폴리실리콘보다 더 큰 밴드갭을 갖는 물질, 예를 들어 1.65 eV보다 큰 밴드갭을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에서, 복수의 채널층(140)은 아연 주석 산화물(ZnxSnyO), 인듐 아연 산화물(InxZnyO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(InxGayZnzO), 인듐 갈륨 실리콘 산화물(InxGaySizO), 인듐 텅스텐 산화물(InxWyO), 인듐 산화물(InxO), 주석 산화물(SnxO), 티타늄 산화물(TixO), 아연 산질화물(ZnxONz), 마그네슘 아연 산화물(MgxZnyO), 지르코늄 인듐 아연 산화물(ZrxInyZnzO), 하프늄 인듐 아연 산화물(HfxInyZnzO), 주석 인듐 아연 산화물(SnxInyZnzO), 알루미늄 주석 인듐 아연 산화물(AlxSnyInzZnaO), 실리콘 인듐 아연 산화물(SixInyZnzO), 알루미늄 아연 주석 산화물(AlxZnySnzO), 갈륨 아연 주석 산화물(GaxZnySnzO), 지르코늄 아연 주석 산화물(ZrxZnySnzO), 중 적어도 하나를 포함할 수 있다. 다른 예시적인 실시예들에서, 복수의 채널층(140)은 2차원 반도체 물질을 포함할 수 있고, 상기 2차원 반도체 물질은 그래핀, 탄소나노튜브 또는 이들의 조합을 포함할 수 있다.
복수의 채널층(140)의 내측벽 상에는 패시베이션층(142)이 배치될 수 있다. 예를 들어, 패시베이션층(142)은 복수의 채널층(140)의 제1 수직 연장부(140V1)의 측벽, 제2 수직 연장부(140V2)의 측벽, 및 수평 연장부(140P1)의 상면 상에 콘포말하게 배치될 수 있다. 예시적인 실시예들에서, 패시베이션층(142)은 산화물을 포함할 수 있고, 하프늄 산화물(HfO2), 실리콘 산화물(SiO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 마그네슘 산화물(MgOx), 보론 산화물(B2O3), 티타늄 산화물(TiO2) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 패시베이션층(142)은 질화물 또는 산질화물을 포함할 수 있고, 예를 들어 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 패시베이션층(142)은 채널층(140)의 내측벽 및 상면 전체를 커버하도록 배치될 수 있고 채널층(140)의 패터닝 공정에서 채널층(140) 표면이 손상되는 것을 방지할 수 있다. 패시베이션층(142)은 몰드 절연층(130)과 직접 접촉하지 않을 수 있다.
복수의 채널층(140)의 내측벽 상에는 게이트 절연층(144)이 배치될 수 있다. 예를 들어, 게이트 절연층(144)은 패시베이션층(142)을 사이에 두고 채널층(140)의 제1 및 제2 수직 연장부(140V1, 140V2) 및 수평 연장부(140P1)와 마주보도록 배치될 수 있다.
예시적인 실시예들에서, 게이트 절연층(144)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 절연층(144)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
게이트 절연층(144)은 패시베이션층(142)의 측벽 상에 배치되고 몰드 절연층(130)의 개구부(130H)의 제1 측벽(130_S1)과 접촉하지 않는 제1 부분(144_1)과, 몰드 절연층(130)의 개구부(130H)의 제1 측벽(130_S1)과 접촉하는 제2 부분(144_2)을 포함할 수 있다. 게이트 절연층(144)의 제1 부분(144_1)과 몰드 절연층(130) 사이에는 패시베이션층(142) 및 채널층(140)의 제1 수직 연장부(140V1)가 배치될 수 있다. 게이트 절연층(144)의 제2 부분(144_2)과 몰드 절연층(130) 사이에는 패시베이션층(142) 및 채널층(140)의 제1 수직 연장부(140V1)이 개재되지 않을 수 있다.
게이트 절연층(144)의 제1 부분(144_1)은 패시베이션층(142)과 함께 셀 트랜지스터(CTR)의 게이트 절연층으로 기능할 수 있다.
게이트 절연층(144) 상에 워드 라인(WL)이 배치될 수 있다. 워드 라인(WL)은 복수의 채널층(140)의 제1 수직 연장부(140V1)의 측벽 및 제2 수직 연장부(140V2)의 측벽과 마주보도록 배치될 수 있다. 예시적인 실시예들에서, 워드 라인(WL)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
개구부(130H) 내에서 서로 이격된 2개의 워드 라인(WL)의 측벽 상에 절연 라이너(152)가 배치될 수 있고, 절연 라이너(152) 상에서 서로 이격된 2개의 워드 라인(WL) 사이의 공간을 채우는 매립 절연층(154)이 배치될 수 있다. 절연 라이너(152)는 2개의 워드 라인(WL)(즉, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2))의 서로 마주 보는 측벽 상에 콘포말하게 배치될 수 있고, 워드 라인(WL)과 동일한 평면에 배치되는 상면을 가질 수 있다. 예를 들어, 절연 라이너(152)는 실리콘 질화물을 포함할 수 있고, 매립 절연층(154)은 실리콘 산화물을 포함할 수 있다.
개구부(130H) 내에서 워드 라인(WL) 및 매립 절연층(154) 상에는 상부 절연층(156)이 배치될 수 있다. 상부 절연층(156)의 상면은 몰드 절연층(130)과 동일한 레벨에 배치될 수 있다.
상부 절연층(156) 상에는 채널층(140) 상면과 접촉하는 랜딩 패드(LP)가 배치될 수 있다. 몰드 절연층(130)과 상부 절연층(156) 상에는 랜딩 패드(LP) 주변을 둘러싸는 랜딩 패드 절연층(158)이 배치될 수 있다.
도 5에 도시된 것과 같이, 예시적인 실시예들에서, 랜딩 패드(LP)는 T 형상의 수직 단면을 가질 수 있다. 랜딩 패드(LP)는 상측 부분(LPU)과 하측 부분(LPL)을 포함할 수 있다. 랜딩 패드(LP)의 상측 부분(LPU)은 몰드 절연층(130)의 상면보다 높은 레벨에 배치되는 랜딩 패드(LP)의 일부분을 가리킬 수 있고, 랜딩 패드(LP)의 하측 부분(LPL)은 몰드 절연층(130)과 상부 절연층(156) 사이에 배치되는 랜딩 패드(LP)의 일부분을 가리킬 수 있다. 예시적인 실시예들에서, 랜딩 패드(LP)는 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
랜딩 패드(LP)의 하측 부분(LPL)의 바닥면은 채널층(140)의 상면과 접촉하며, 랜딩 패드(LP)의 하측 부분(LPL)의 양 측벽이 채널층(140)의 양 측벽과 정렬될 수 있다. 랜딩 패드(LP)의 하측 부분(LPL)의 바닥면은 워드 라인(WL)의 상면보다 높은 레벨에 배치될 수 있고, 랜딩 패드(LP)의 하측 부분(LPL)의 측벽 일부분이 패시베이션층(142)에 의해 커버될 수 있다. 패시베이션층(142)의 상면은 게이트 절연층(144)의 제1 부분(144_1)의 상면과 동일한 레벨에 배치될 수 있고, 패시베이션층(142)의 상면과 게이트 절연층(144)의 제1 부분(144_1)의 상면은 랜딩 패드(LP)의 상측 부분(LPU)의 바닥면에 의해 커버될 수 있다.
랜딩 패드(LP) 및 랜딩 패드 절연층(158) 상에는 식각 정지막(162)이 배치될 수 있다. 식각 정지막(162) 상에는 커패시터 구조물(CAP)이 배치될 수 있고 커패시터 구조물(CAP) 상에는 층간 절연막(172)이 배치될 수 있다. 예시적인 실시예들에서, 커패시터 구조물(CAP)은 하부 전극(도시 생략), 커패시터 유전층(도시 생략), 및 상부 전극(도시 생략)을 포함할 수 있다. 그러나 커패시터 구조물(CAP)을 대신하여 다른 종류의 메모리 저장 성분이 배치될 수도 있다. 예를 들어 상기 메모리 저장 성분은 가변 저항 메모리 성분, 상변화 메모리 성분, 자기 메모리 성분 등을 포함할 수 있다.
주변 회로 영역(PCA)에서 몰드 절연층(130)을 관통하여 하부 배선 라인(ML1)에 전기적으로 연결되는 콘택 플러그(MCT), 몰드 절연층(130) 상에 배치되며 콘택 플러그(MCT)에 연결되고 랜딩 패드(LP)와 동일한 수직 레벨에 배치되는 중간 배선 라인(ML2), 층간 절연막(172)을 관통하는 콘택 플러그(MCT)을 통해 중간 배선 라인(ML2)에 전기적으로 연결되는 상부 배선 라인(ML3)이 배치될 수 있다.
일반적으로 산화물 반도체 물질을 포함하는 채널층(140)은 낮은 누설 전류를 가질 수 있어 반도체 장치의 스케일 다운에 이점을 갖는 한편 산화물 반도체 물질의 조성에 따라 상대적으로 큰 전기적 특성 변화를 가질 수 있다. 채널층(140)을 형성하는 공정 이후에 반도체 장치의 제조 공정 동안 채널층(140) 내부로 불순물이 유입되거나 채널층(140)의 국부적인 조성 변화가 일어나는 경우, 반도체 장치의 전기적 특성 변화가 유발되는 문제가 있다.
그러나 예시적인 실시예들에 따르면, 패시베이션층(142)이 채널층(140)의 상면 및 내측벽 상에 배치될 수 있고, 채널층(140)의 노드 분리를 위한 공정에서 채널층(140) 표면이 손상되는 것을 방지할 수 있다. 상기 반도체 장치(100)는 감소된 표면 트랩 상태를 가질 수 있고, 이에 의해 우수한 전기적 특성을 나타낼 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다.
도 6을 참조하면, 채널층(140A)은 L형의 수직 단면을 가질 수 있다. 예를 들어, 채널층(140A)은 몰드 절연층(130)의 개구부(130H)의 제1 측벽(130_S1) 상에 배치되는 수직 연장부(140V1)와, 수직 연장부(140V1)의 하단에서 수평 방향으로 연장되는 수평 연장부(140P1)를 포함할 수 있다. 또한 채널층(140A)은 몰드 절연층(130)의 개구부(130H)의 제2 측벽(130_S2) 상에 배치되는 수직 연장부(140V1)와, 수직 연장부(140V1)의 하단에서 수평 방향으로 연장되는 수평 연장부(140P1)를 포함할 수 있다. 개구부(130H)의 제1 측벽(130_S1) 상에 배치되는 채널층(140A)과 개구부(130H)의 제2 측벽(130_S2) 상에 배치되는 채널층(140A) 사이에는 절연 라이너(152) 및 매립 절연층(154)이 배치될 수 있고 절연 라이너(152)는 비트 라인(BL)의 상면과 접촉할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다.
도 7을 참조하면, 제1 워드 라인(WL1)은 L형의 수직 단면을 가질 수 있고, 제2 워드 라인(WL2)은 제1 워드 라인(WL1)과 거울 대칭 형상을 가질 수 있다. 제1 워드 라인(WL1)은 몰드 절연층(130)의 개구부(130H)의 제1 측벽(130_S1) 상에 배치되는 수직 연장부와, 수직 연장부의 하단에서 수평 방향으로 연장되는 수평 연장부를 포함할 수 있고, 제2 워드 라인(WL2)은 몰드 절연층(130)의 개구부(130H)의 제2 측벽(130_S2) 상에 배치되는 수직 연장부와, 수직 연장부의 하단에서 수평 방향으로 연장되는 수평 연장부를 포함할 수 있다.
제1 워드 라인(WL1)과 절연 라이너(152) 사이 및 제2 워드 라인(WL2)과 절연 라이너(152) 사이에는 스페이서(SP)가 배치될 수 있고, 스페이서(SP)가 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 각각의 수평 연장부 상에 배치될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다.
도 18을 참조하면, 랜딩 패드(LP)는 뒤집어진 L형의 수직 단면을 가질 수 있다. 랜딩 패드(LP)는 상측 부분(LPU)과 하측 부분(LPL)을 포함하고 하측 부분(LPL)의 바닥면이 채널층(140)의 상면 및 몰드 절연층(130)의 상면과 접촉할 수 있다. 또한 하측 부분(LPL)의 제2 수평 방향(Y)에 따른 폭이 채널층(140)의 제2 수평 방향(Y)에 따른 폭보다 더 클 수 있다.
예시적인 실시예들에 따르면, 랜딩 패드(LP)를 형성하기 전에, 게이트 절연층(144)의 상면보다 몰드 절연층(130)의 상면이 낮은 레벨에 배치되도록 몰드 절연층(130)의 상측을 리세스 공정에 의해 제거할 수 있다. 이에 따라 몰드 절연층(130)과 채널층(140)의 상면이 동일 평면에 배치될 수 있다. 또한 랜딩 패드(LP)의 바닥면이 워드 라인(WL)의 상면보다 높은 수직 레벨에 배치되어, 랜딩 패드(LP)와 워드 라인(WL) 사이의 수평 방향으로의 오버랩이 방지될 수 있다.
도 9a 내지 도 15c는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 개략도들이다. 도 9a, 10a, 11a, 12a, 13a, 14a, 15a는 공정 순서에 따라 개략적으로 나타낸 반도체 장치의 평면도들이고, 도 9b, 10b, 11b, 12b, 13b, 14b, 15b는 도 9a의 A-A' 선, B-B' 선에 따른 단면도들이고, 도 9c, 10c, 11c, 12c, 13c, 14c, 15c는 도 9a의 C-C' 선, D-D' 선, E-E' 선에 따른 단면도들이다.
도 9a 내지 도 9c를 참조하면, 기판(110) 상에 주변 회로 구조물(PS)을 형성한다. 예를 들어, 셀 어레이 영역(MCA) 상에 코어 회로들(PS1)을 형성하고 주변 회로 영역(PCA)에 주변 회로들(PS2)을 형성할 수 있다. 또한 주변 회로 구조물(PS)에 전기적으로 연결되는 주변 회로 배선(PCL) 및 주변 회로 콘택(PCT)과, 주변 회로 구조물(PS)을 커버하는 하부 절연층(112) 및 주변 회로 절연층(114)을 형성할 수 있다.
이후 주변 회로 절연층(114) 상에 복수의 비트 라인(BL)을 형성할 수 있다. 예를 들어 주변 회로 절연층(114) 상에 제1 절연층(122)을 형성하고, 제1 절연층(122)을 관통하여 주변 회로 배선(PCL)에 전기적으로 연결되는 라인 콘택 플러그(LCT)를 형성할 수 있다. 이후 라인 콘택 플러그(LCT) 및 제1 절연층(122) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 복수의 비트 라인(BL)을 형성할 수 있다.
이후 비트 라인(BL)을 커버하는 제2 절연층(124)을 형성할 수 있다. 제2 절연층(124)은 비트 라인(BL)의 상면 및 측면을 커버하며 갭 영역(GR)을 정의하도록 형성될 수 있다. 이후 갭 영역(GR) 내에 텅스텐, 알루미늄, 또는 구리와 같은 도전 물질을 채워 넣어 차폐 구조물(SS)을 형성할 수 있다. 이후 차폐 구조물(SS)의 상면 상에 캡핑 절연층(도시 생략)을 더 형성할 수 있다.
도 10a 내지 도 10c를 참조하면, 비트 라인(BL) 및 제2 절연층(124) 상에 몰드 절연층(130)을 형성한다. 몰드 절연층(130)은 제2 수평 방향(Y)으로 연장되는 복수의 개구부(130H)를 포함할 수 있고, 복수의 개구부(130H) 바닥부에 복수의 비트 라인(BL)의 상면이 노출될 수 있다. 복수의 개구부(130H)는 서로 반대되고 제1 수평 방향(X)으로 연장되는 제1 측벽(130_S1)과 제2 측벽(130_S2)을 포함할 수 있다.
예시적인 실시예들에서, 몰드 절연층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전율 물질 중 적어도 하나를 사용하여 수직 방향(Z)으로 상대적으로 큰 높이를 갖도록 형성할 수 있다.
도 11a 내지 도 11c를 참조하면, 몰드 절연층(130) 상에 개구부(130H)의 내벽을 콘포말하게 커버하도록 채널층(140)을 형성할 수 있다.
예시적인 실시예들에서, 채널층(140)은 산화물 반도체 물질을 사용하여 형성할 수 있다. 예를 들어, 채널층(140)은 아연 주석 산화물(ZnxSnyO), 인듐 아연 산화물(InxZnyO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(InxGayZnzO), 인듐 갈륨 실리콘 산화물(InxGaySizO), 인듐 텅스텐 산화물(InxWyO), 인듐 산화물(InxO), 주석 산화물(SnxO), 티타늄 산화물(TixO), 아연 산질화물(ZnxONz), 마그네슘 아연 산화물(MgxZnyO), 지르코늄 인듐 아연 산화물(ZrxInyZnzO), 하프늄 인듐 아연 산화물(HfxInyZnzO), 주석 인듐 아연 산화물(SnxInyZnzO), 알루미늄 주석 인듐 아연 산화물(AlxSnyInzZnaO), 실리콘 인듐 아연 산화물(SixInyZnzO), 알루미늄 아연 주석 산화물(AlxZnySnzO), 갈륨 아연 주석 산화물(GaxZnySnzO), 지르코늄 아연 주석 산화물(ZrxZnySnzO), 중 적어도 하나를 사용하여 형성할 수 있다. 예시적인 실시예들에서, 채널층(140)은 화학 기상 증착(CVD) 공정, 저압 CVD 공정, 플라즈마 강화 CVD 공정, 유기 금속 CVD (MOCVD) 공정, 원자층 적층 공정 중 적어도 하나를 사용하여 형성될 수 있다. 예시적인 실시예들에서, 채널층(140)은 1 내지 50 nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
일부 예시적인 실시예들에서, 몰드 절연층(130)의 개구부(130H) 바닥부에 배치되는 채널층(140) 일부분에 불순물을 도핑하기 위한 이온 주입 공정을 수행할 수 있고, 이에 의해 비트 라인(BL)과 인접하게 배치되는 채널층(140)의 일부분에 소스/드레인 영역으로 기능하는 불순물 영역(도시 생략)이 형성될 수도 있다.
이후 채널층(140) 상에 패시베이션층(142)을 형성할 수 있다. 패시베이션층(142)은 채널층(140)의 노출된 표면 전체를 커버하도록 형성될 수 있고, 몰드 절연층(130)의 개구부(130H)의 내벽 상에 콘포말하게 배치될 수 있다. 예시적인 실시예들에서, 패시베이션층(142)은 1 내지 50 nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 패시베이션층(142)은 하프늄 산화물, 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물, 란타늄 산화물, 마그네슘 산화물, 보론 산화물, 티타늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 사용하여 화학 기상 증착(CVD) 공정, 저압 CVD 공정, 플라즈마 강화 CVD 공정, 유기 금속 CVD (MOCVD) 공정, 원자층 적층 공정 중 적어도 하나에 의해 형성될 수 있다.
도 12a 내지 도 12c를 참조하면, 패시베이션층(142) 상에 매립 마스크층(220)을 형성할 수 있다. 예시적인 실시예들에서, 매립 마스크층(220)은 몰드 절연층(130)의 개구부(130H) 내부를 채우도록 충분히 두꺼운 두께로 형성될 수 있고, 제2 수평 방향(Y)으로 연장되는 개구부(220H)를 가질 수 있으며, 이에 따라 제2 수평 방향(Y)으로 연장되는 라인 형상을 가질 수 있다.
예시적인 실시예들에서, 매립 마스크층(220)은 스핀온 하드마스크(spin-on hardmask, SOH), 스핀온 유전체(spin-on dielectric, SOD), 비정질 카본층(amorphous carbon layer, ACL), 중 적어도 하나를 포함할 수 있다.
이후 매립 마스크층(220)을 식각 마스크로 사용하여 매립 마스크층(220)의 개구부(220H)의 바닥부에 노출된 패시베이션층(142)의 일부분 및 채널층(140)의 일부분을 제거할 수 있다.
예시적인 실시예들에서, 채널층(140)의 일부분이 제거된 후에, 채널층(140)은 몰드 절연층(130)의 개구부(130H)의 내벽 및 몰드 절연층(130) 상면 상에서 제2 수평 방향(Y)을 따라 연장되도록 잔류할 수 있다. 또한 하나의 비트 라인(BL) 상에 배치되는 채널층(140) 부분이 이에 인접한 다른 하나의 비트 라인(BL) 상에 배치되는 채널층(140) 부분으로부터 이격되도록 배치될 수 있다. 이와 같은 채널층(140)의 일부분을 제거하기 위한 공정을 채널층(140)의 노드 분리 공정으로 지칭할 수 있다.
한편, 채널층(140)의 노드 분리 공정에서, 패시베이션층(142)이 채널층(140)의 표면 전체를 커버하고 채널층(140)과 매립 마스크층(220) 사이에 개재됨에 따라 채널층(140)의 표면 손상이 방지될 수 있다. 또한 채널층(140)의 노드 분리 공정에서, 매립 마스크층(220)에 의해 커버되지 않은 패시베이션층(142)의 일부분 또한 제거될 수 있고, 매립 마스크층(220)에 의해 커버된 패시베이션층(142)의 일부분은 채널층(140) 상에서 채널층(140)과 동일한 패턴 형상을 갖도록 잔류할 수 있다.
몰드 절연층(130)의 개구부(130H)의 내벽 상에는 복수의 패시베이션층(142)이 제1 수평 방향(X)을 따라 이격되어 배치될 수 있고, 복수의 패시베이션층(142)은 복수의 채널층(140)과 수직 오버랩되도록 배치될 수 있다. 제1 수평 방향(X)을 따라 인접한 2개의 패시베이션층(142) 사이에는 몰드 절연층(130)의 개구부(130H)의 측벽(130_S1, 130_S2)이 노출될 수 있다.
도 13a 내지 도 13c를 참조하면, 매립 마스크층(220)(도 13b 참조)이 제거될 수 있다.
예시적인 실시예들에서, 매립 마스크층(220)을 제거하기 위한 공정은 습식 식각 공정 또는 습식 세정 공정일 수 있다. 매립 마스크층(220)을 제거하기 위한 공정에서 채널층(140)의 상면은 패시베이션층(142)에 의해 커버되어 식각액 또는 세정액에 노출되지 않을 수 있고, 채널층(140)의 표면 손상이 방지될 수 있다.
이후 게이트 절연층(144)이 몰드 절연층(130)의 개구부(130H)의 내벽 상에 콘포말하게 형성될 수 있다. 게이트 절연층(144)은 패시베이션층(142) 상에 배치되는 제1 부분(144_1)과 몰드 절연층(130) 상에 배치되는 제2 부분(144_2)을 포함할 수 있다. 예를 들어 게이트 절연층(144)의 제1 부분(144_1)은 몰드 절연층(130)과 직접 접촉하지 않고 게이트 절연층(144)의 제1 부분(144_1)과 몰드 절연층(130) 사이에는 패시베이션층(142) 및 채널층(140)이 개재될 수 있다. 또한 게이트 절연층(144)의 제2 부분(144_2)은 개구부(130H)의 측벽(130_S1, 130_S2) 상에서 몰드 절연층(130)과 직접 접촉하고 개구부(130H)의 측벽(130_S1, 130_S2) 상으로부터 몰드 절연층(130)의 상면 상으로 연장될 수 있다.
예시적인 실시예들에서, 게이트 절연층(144)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 절연층(144)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
이후, 게이트 절연층(144) 상에 도전층(도시 생략)을 형성하고, 상기 도전층 상에 이방성 식각 공정을 수행하여 개구부(130H)의 바닥부 상에 배치되는 상기 도전층 부분을 제거하고 개구부(130H)의 측벽 상에 워드 라인(WL)을 남길 수 있다. 예시적인 실시예들에서, 워드 라인(WL)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 사용하여 형성할 수 있다.
도 13a에 도시된 것과 같이, 워드 라인(WL)은 각각의 개구부(130H) 내에 이격되어 배치되는 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 예를 들어, 개구부(130H)의 제1 측벽(130_S1) 상에 제1 워드 라인(WL1)이 배치되고 개구부(130H)의 제2 측벽(130_S2) 상에 제2 워드 라인(WL2)이 배치될 수 있다. 이에 따라 하나의 개구부(130H) 내에서, 제1 측벽(130_S1)에 인접하게 배치되는 채널층(140)의 일부분과 제1 워드 라인(WL1)이 제1 셀 트랜지스터(CTR1)를 구성할 수 있고, 제2 측벽(130_S2)에 인접하게 배치되는 채널층(140)의 일부분과 제2 워드 라인(WL2)이 제2 셀 트랜지스터(CTR2)를 구성할 수 있다. 또한 워드 라인(WL)과 채널층(140) 사이에 게이트 절연층(144)의 제1 부분(144_1)과 패시베이션층(142)이 개재됨에 따라, 게이트 절연층(144)의 제1 부분(144_1)은 패시베이션층(142)과 함께 셀 트랜지스터(CTR)의 게이트 절연층으로 기능할 수 있다.
예시적인 실시예들에서, 개구부(130H)의 측벽 상에 워드 라인(WL)을 남기는 공정에서 개구부(130H)의 바닥부에서 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 배치되는 게이트 절연층(144)의 일부분 또한 제거될 수 있고, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 패시베이션층(142)의 상면이 노출될 수 있다.
다른 실시예들에서, 도 13b에 도시된 것과 달리, 개구부(130H)의 측벽 상에 워드 라인(WL)을 남기는 공정에서 개구부(130H)의 바닥부에서 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 배치되는 게이트 절연층(144)의 일부분, 패시베이션층(142)의 일부분 및 채널층(140)의 일부분이 더욱 제거될 수 있고, 채널층(140)은 개구부(130H)의 제1 측벽(130_S1) 상에 배치되는 일부분과 개구부(130H)의 제2 측벽(130_S2) 상에 배치되는 일부분으로 분리될 수 있다. 이러한 경우에, 도 6을 참조로 설명한 반도체 장치(100A)가 제조될 수 있다.
예시적인 실시예들에서, 개구부(130H)의 측벽 상에 워드 라인(WL)을 남기는 공정에서 패시베이션층(142) 및 게이트 절연층(144)의 상측의 일부분이 제거될 수 있고, 패시베이션층(142) 및 게이트 절연층(144)의 상면이 워드 라인(WL)의 상면과 동일한 수직 레벨에 배치될 수 있다. 또한 워드 라인(WL)을 남기는 공정에서 채널층(140)의 상측은 제거되지 않을 수 있고, 채널층(140)의 상면은 몰드 절연층(130)의 상면과 동일한 레벨에 배치될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 도 13b에 도시된 것과 달리 패시베이션층(142) 및 게이트 절연층(144)의 상면이 워드 라인(WL)보다 높은 레벨에 배치되고, 채널층(140) 및 몰드 절연층(130)의 상면들과 동일한 수직 레벨에 배치될 수도 있다.
이후 개구부(130H) 내벽 상에서 워드 라인(WL)의 표면을 커버하는 절연 라이너(152)를 형성할 수 있다. 절연 라이너(152)는 채널층(140)의 상면 및 몰드 절연층(130)의 상면 상에도 콘포말하게 배치될 수 있다. 예시적인 실시예들에서, 절연 라이너(152)는 실리콘 질화물을 포함할 수 있다.
도 14a 내지 도 14c를 참조하면, 절연 라이너(152) 상에 개구부(130H) 내부를 채우는 매립 절연층(154)을 형성할 수 있다. 예시적인 실시예들에서, 매립 절연층(154)은 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에서, 매립 절연층(154)의 상측에 에치백 공정이 수행되어 워드 라인(WL) 상면 상의 절연 라이너(152)가 제거되고 워드 라인(WL)의 상면이 다시 노출될 수 있다. 상기 에치백 공정의 결과로 매립 절연층(154), 절연 라이너(152), 워드 라인(WL)의 상면이 동일 레벨에 배치될 수 있다.
이후, 매립 절연층(154), 절연 라이너(152), 워드 라인(WL) 상에 개구부(130H) 내부를 채우는 절연층(도시 생략)을 형성하고, 몰드 절연층(130)의 상면이 노출될 때까지 상기 절연층 상측을 평탄화하여 개구부(130H) 내부에 상부 절연층(156)을 형성할 수 있다. 예시적인 실시예들에서, 상부 절연층(156)은 실리콘 질화물을 사용하여 형성될 수 있다.
이후 주변 회로 영역(PCA)에서 몰드 절연층(130)을 관통하여 하부 배선 라인(ML1)에 전기적으로 연결되는 콘택 플러그(MCT)를 형성할 수 있다.
도 15a 내지 도 15c를 참조하면, 몰드 절연층(130) 및 상부 절연층(156) 상에 랜딩 패드 도전층(도시 생략)을 형성하고, 상기 랜딩 패드 도전층 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 사용하여 랜딩 패드 도전층의 일부분을 제거하여 랜딩 패드(LP)를 형성할 수 있다. 이후 랜딩 패드 도전층이 제거된 영역 내에 절연 물질을 사용하여 랜딩 패드 절연층(158)을 형성할 수 있다.
예시적인 실시예들에서, 채널층(140)의 상측 일부분을 에치백 공정에 의해 제거하여 몰드 절연층(130)의 상면으로부터 수직 방향으로 리세스된 랜딩 패드 리세스(LPR)를 형성하고, 랜딩 패드 리세스(LPR) 내부에 상기 랜딩 패드 도전층을 채워 넣음으로서 도 15b에 도시된 것과 같은 T형의 수직 단면을 갖는 랜딩 패드(LP)를 형성할 수 있다.
다른 실시예들에서, 몰드 절연층(130)의 상측 일부분 및 채널층(140)의 상측 일부분을 제거하는 리세스 공정을 수행하여 몰드 절연층(130)의 상면 및 채널층(140)의 상면을 상부 절연층(156)의 낮은 레벨에 배치되도록 형성하고, 몰드 절연층(130) 및 상부 절연층(156) 상에 랜딩 패드 도전층(도시 생략)을 형성함에 의해 랜딩 패드(LP)가 형성될 수 있다. 이러한 경우에 도 8을 참조로 설명한 반도체 장치(100C)가 제조될 수 있다.
도 2 내지 도 4를 다시 참조하면, 랜딩 패드(LP) 및 랜딩 패드 절연층(158) 상에 식각 정지막(162)을 형성할 수 있다. 식각 정지막(162) 상에 커패시터 구조물(CAP)을 형성할 수 있다.
전술한 공정을 수행하여 반도체 장치(100)가 완성될 수 있다.
예시적인 실시예들에 따르면, 채널층(140) 상면 상에 패시베이션층(142)이 형성된 상태로, 채널층(140)의 노드 분리를 위하여 매립 마스크층(220)을 형성하고 이를 사용하여 채널층(140)을 패터닝하고 후에 매립 마스크층(220)을 제거하는 공정이 수행될 수 있다. 따라서 상기 채널층(140)의 노드 분리를 위한 공정들에서 채널층(140)의 표면 손상이 방지될 수 있고, 반도체 장치(100)는 우수한 전기적 특성을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
BL: 비트 라인 130: 몰드 절연층
140: 채널층 142: 패시베이션층
144: 게이트 절연층 WL: 워드 라인

Claims (10)

  1. 기판 상에 배치되고 제1 수평 방향으로 연장되는 복수의 비트 라인;
    상기 복수의 비트 라인 상에 배치되고 각각 제2 수평 방향으로 연장되는 복수의 개구부를 포함하는 몰드 절연층;
    상기 몰드 절연층의 각각의 개구부 내에서 상기 복수의 비트 라인 상에 각각 배치되고, 수직 연장부를 포함하는 복수의 채널층;
    상기 복수의 채널층의 상기 수직 연장부 상에 각각 배치되는 복수의 패시베이션층;
    상기 복수의 패시베이션층을 사이에 두고 상기 복수의 채널층의 상기 수직 연장부와 마주보도록 배치되는 게이트 절연층; 및
    상기 게이트 절연층 상에서 상기 제2 수평 방향으로 연장되는 복수의 워드 라인으로서, 상기 몰드 절연층의 각각의 개구부의 제1 측벽 상에 배치되는 제1 워드 라인과 상기 개구부의 제2 측벽 상에 배치되는 제2 워드 라인을 포함하는, 복수의 워드 라인을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 패시베이션층은 하프늄 산화물, 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물, 란타늄 산화물, 마그네슘 산화물, 보론 산화물, 티타늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 절연층은 고유전 물질 및 강유전체 물질 중 적어도 하나를 포함하고,
    상기 채널층은 아연 주석 산화물(ZnxSnyO), 인듐 아연 산화물(InxZnyO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(InxGayZnzO), 인듐 갈륨 실리콘 산화물(InxGaySizO), 인듐 텅스텐 산화물(InxWyO), 인듐 산화물(InxO), 주석 산화물(SnxO), 티타늄 산화물(TixO), 아연 산질화물(ZnxONz), 마그네슘 아연 산화물(MgxZnyO), 지르코늄 인듐 아연 산화물(ZrxInyZnzO), 하프늄 인듐 아연 산화물(HfxInyZnzO), 주석 인듐 아연 산화물(SnxInyZnzO), 알루미늄 주석 인듐 아연 산화물(AlxSnyInzZnaO), 실리콘 인듐 아연 산화물(SixInyZnzO), 알루미늄 아연 주석 산화물(AlxZnySnzO), 갈륨 아연 주석 산화물(GaxZnySnzO), 지르코늄 아연 주석 산화물(ZrxZnySnzO), 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 채널층 각각은 서로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 복수의 채널층 각각의 상기 제1 측벽은 상기 몰드 절연층에 의해 커버되고,
    상기 복수의 채널층 각각의 상기 제2 측벽은 상기 패시베이션층에 의해 커버되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 채널층 각각은,
    상기 개구부의 상기 제1 측벽 상에 배치되는 제1 수직 연장부와,
    상기 개구부의 상기 제2 측벽 상에 배치되는 제2 수직 연장부와,
    상기 개구부의 바닥부 상에 배치되고 상기 비트 라인 상에 배치되는 수평 연장부를 포함하며,
    상기 제1 워드 라인은 상기 제1 수직 연장부의 측벽 상에 배치되고,
    상기 제2 워드 라인은 상기 제2 수직 연장부의 측벽 상에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 패시베이션층과 상기 몰드 절연층의 상기 개구부의 상기 제1 측벽 사이에 상기 채널층의 상기 제1 수직 연장부가 배치되고,
    상기 패시베이션층과 상기 몰드 절연층의 상기 개구부의 상기 제2 측벽 사이에 상기 채널층의 상기 제2 수직 연장부가 배치되고,
    상기 패시베이션층은 상기 몰드 절연층과 직접 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 게이트 절연층은,
    상기 패시베이션층의 측벽 상에 배치되고 상기 몰드 절연층의 상기 제1 측벽과 접촉하지 않는 제1 부분과,
    상기 몰드 절연층의 상기 제1 측벽과 접촉하는 제2 부분을 포함하고,
    상기 게이트 절연층의 상기 제1 부분과 상기 몰드 절연층 사이에 상기 채널층의 상기 제1 수직 연장부가 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 게이트 절연층의 상기 제2 부분과 상기 몰드 절연층 사이에 상기 패시베이션층 및 상기 채널층이 개재되지 않는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 복수의 채널층의 상면 상에 배치되는 복수의 랜딩 패드를 더 포함하고,
    상기 복수의 랜딩 패드의 측벽 하측의 적어도 일부분이 상기 패시베이션층에 의해 커버되는 것을 특징으로 하는 반도체 장치.
  10. 기판 상에 배치되는 주변 회로;
    상기 주변 회로 상에 배치되고 제1 수평 방향으로 연장되는 복수의 비트 라인;
    상기 복수의 비트 라인 사이에서 상기 제1 수평 방향으로 연장되는 차폐 구조물;
    상기 복수의 비트 라인 및 상기 차폐 구조물 상에 배치되고, 각각 제2 수평 방향으로 연장되는 복수의 개구부를 포함하는 몰드 절연층;
    상기 몰드 절연층의 각각의 개구부 내에서 상기 복수의 비트 라인 상에 각각 배치되고, 수직 연장부 및 수평 연장부를 포함하는 복수의 채널층;
    상기 복수의 채널층의 상기 수직 연장부 및 상기 수평 연장부 상에 각각 배치되고 산화물을 포함하는 복수의 패시베이션층;
    상기 복수의 패시베이션층을 사이에 두고 상기 복수의 채널층의 상기 수직 연장부 및 상기 수평 연장부와 마주보도록 배치되는 게이트 절연층;
    상기 게이트 절연층 상에서 상기 제2 수평 방향으로 연장되는 복수의 워드 라인;
    상기 채널층 상에 형성되는 랜딩 패드; 및
    상기 랜딩 패드 상에 배치되는 커패시터 구조물을 포함하는 반도체 장치.
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