CN117641892A - 半导体装置 - Google Patents
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Abstract
提供了一种半导体装置。所述半导体装置包括：多条位线，布置在基底上，并且沿第一水平方向延伸；模制绝缘层，布置在位线上，并且包括分别沿第二水平方向延伸的多个开口；多个沟道层，在模制绝缘层的每个开口中分别布置在位线上并且包括第一竖直延伸部分；多个钝化层，相应地布置在每个竖直延伸部分上；栅极绝缘层，布置成面向每个竖直延伸部分且使每个钝化层位于栅极绝缘层与竖直延伸部分之间；以及多条字线，在栅极绝缘层上沿第二水平方向延伸，并且包括相应地布置在模制绝缘层的每个开口的第一侧壁上的第一字线和相应地布置在模制绝缘层的每个开口的第二侧壁上的第二字线。
Description
本申请基于并要求于2022年8月24日在韩国知识产权局提交的第10-2022-0106346号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种半导体装置，更具体地，涉及一种包括垂直沟道晶体管的半导体装置。
背景技术
动态随机存取存储器(DRAM)装置的尺寸也正在根据半导体装置的缩小而减小。在具有一个电容器连接到一个晶体管的一晶体管-一电容器(1T-1C)结构的DRAM装置中，存在随着装置小型化通过沟道区域的泄漏电流逐渐增大的问题。为了减小泄漏电流，已经提出了使用氧化物半导体材料作为沟道层的晶体管。
发明内容
发明构思提供了一种能够具有减小的泄露电流和优异的电特性的半导体装置。
根据发明构思的一个方面，提供了一种半导体装置，所述半导体装置包括：多条位线，布置在基底上，并且沿第一水平方向延伸；模制绝缘层，布置在所述多条位线上，并且包括各自沿第二水平方向延伸的多个开口；多个沟道层，在模制绝缘层的每个开口中各自布置在所述多条位线上并且包括第一竖直延伸部分；多个钝化层，各自布置在每个第一竖直延伸部分上；栅极绝缘层，布置成面向每个第一竖直延伸部分且使每个钝化层位于栅极绝缘层与第一竖直延伸部分之间；以及多条字线，在栅极绝缘层上沿第二水平方向延伸，并且包括各自布置在模制绝缘层的每个开口的第一侧壁上的第一字线和各自布置在模制绝缘层的每个开口的第二侧壁上的第二字线。
根据发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：多条位线，布置在基底上，并且沿第一水平方向延伸；模制绝缘层，布置在所述多条位线上，并且包括各自沿第二水平方向延伸的多个开口；多个沟道层，在模制绝缘层的每个开口中各自布置在所述多条位线上并且包括竖直延伸部分和水平延伸部分；多个钝化层，各自布置在每个竖直延伸部分和每个水平延伸部分上，并且包括氧化物；栅极绝缘层，布置成面向每个竖直延伸部分和每个水平延伸部分且使每个钝化层在栅极绝缘层与竖直延伸部分和水平延伸部分之间；以及多条字线，在栅极绝缘层上沿第二水平方向延伸。
根据发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：外围电路，布置在基底上；多条位线，布置在外围电路上，并且沿第一水平方向延伸；屏蔽结构，在所述多条位线之间沿第一水平方向延伸；模制绝缘层，布置在所述多条位线和屏蔽结构上，并且包括各自沿第二水平方向延伸的多个开口；多个沟道层，在模制绝缘层的每个开口中各自布置在所述多条位线上并且包括竖直延伸部分和水平延伸部分；多个钝化层，各自布置在每个竖直延伸部分和每个水平延伸部分上，并且包括氧化物；栅极绝缘层，布置成面向每个竖直延伸部分和每个水平延伸部分且使每个钝化层位于栅极绝缘层与竖直延伸部分和水平延伸部分之间；多条字线，在栅极绝缘层上沿第二水平方向延伸；接合垫，形成在每个沟道层上；以及电容器结构，布置在接合垫上。
附图说明
通过以下结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1是示出根据示例实施例的半导体装置的布局图；
图2是根据示例实施例的图1的一部分的放大布局图；
图3示出了根据示例实施例的沿图2的线A-A'和线B-B'截取的剖视图；
图4示出了根据示例实施例的沿图2的线C-C'、线D-D'和线E-E'截取的剖视图；
图5是根据示例实施例的图3的部分CX1的放大剖视图；
图6是示出根据示例实施例的半导体装置的剖视图；
图7是示出根据示例实施例的半导体装置的剖视图；
图8是示出根据示例实施例的半导体装置的剖视图；
图9A至图15A、图9B至图15B和图9C至图15C是示出根据示例实施例的制造半导体装置的方法的示意图；图9A、图10A、图11A、图12A、图13A、图14A和图15A是根据工艺顺序示意性地示出的半导体装置的平面图；
图9B、图10B、图11B、图12B、图13B、图14B和图15B分别是沿图9A、图10A、图11A、图12A、图13A、图14A和图15A的线A-A'和线B-B'截取的剖视图；图9C、图10C、图11C、图12C、图13C、图14C和图15C分别是沿图9A、图10A、图11A、图12A、图13A、图14A和图15A的线C-C'、线D-D'和线E-E'截取的剖视图。
具体实施方式
图1是示出根据示例实施例的半导体装置100的布局图。图2是根据示例实施例的图1的一部分的放大布局图。图3示出了根据示例实施例的沿图2的线A-A'和线B-B'截取的剖视图。图4示出了沿图2的线C-C'、线D-D'和线E-E'截取的剖视图。图5是根据示例实施例的图3的部分CX1的放大剖视图。
参照图1至图5，半导体装置100可以包括基底110，基底110包括单元阵列区域MCA和外围电路区域PCA。在一些实施例中，单元阵列区域MCA中的每个可以为动态随机存取存储器(DRAM)装置的存储器单元区域，外围电路区域PCA中的每个可以为DRAM装置的核心区域或外围电路区域。例如，外围电路区域PCA可以包括用于将信号和/或电力传输到包括在单元阵列区域MCA中的存储器单元阵列的外围电路晶体管(未示出)。在一些实施例中，外围电路晶体管(未示出)可以构成各种电路，诸如命令解码器、控制逻辑电路、地址缓冲器、行解码器、列解码器、感测放大器和数据输入/输出电路。
如图2中所示，沿第一水平方向X延伸的多条字线WL和沿第二水平方向Y延伸的多条位线BL可以布置在基底110的单元阵列区域MCA上。多个单元晶体管CTR可以布置在多条字线WL和多条位线BL的交叉处。多个电容器结构CAP可以各自布置在多个单元晶体管CTR上。
多条字线WL可以包括在第二水平方向Y上交替布置的第一字线WL1和第二字线WL2，并且多个单元晶体管CTR可以包括在第二水平方向Y上交替布置的第一单元晶体管CTR1和第二单元晶体管CTR2。第一单元晶体管CTR1中的每个可以布置在第一字线WL1中的每一条上，并且第二单元晶体管CTR2中的每个可以布置在第二字线WL2中的每一条上。
第一单元晶体管CTR1和第二单元晶体管CTR2可以相对于彼此具有镜像对称结构。例如，第一单元晶体管CTR1和第二单元晶体管CTR2可以相对于沿第一水平方向X延伸的位于第一单元晶体管CTR1和第二单元晶体管CTR2之间的中心线具有镜像对称结构。
在一些实施例中，多条字线WL中的每一条的宽度可以是1F，多条字线WL中的每一条的节距(即，宽度和间距的总和)可以是2F，多条位线BL中的每一条的宽度可以是1F，多条位线BL中的每一条的节距(即，宽度和间距的总和)可以是2F，并且用于形成一个单元晶体管CTR的单位面积可以是4F2。因此，由于单元晶体管CTR可以具有需要相对小的单位面积的交叉点类型，因此可以有利地提高半导体装置100的集成度。
如图3中所示，(图2的)外围电路结构PS可以在基底110上布置在单元阵列区域MCA和外围电路区域PCA中，并且(图2的)多个单元晶体管CTR和多个电容器结构CAP可以在单元阵列区域MCA中布置在外围电路结构PS上。
基底110可以包括硅(例如单晶硅、多晶硅或非晶硅)或由硅(例如单晶硅、多晶硅或非晶硅)形成。在一些实施例中，基底110可以包括选自Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种或由选自Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种形成。在一些实施例中，基底110可以包括诸如杂质掺杂阱或杂质掺杂结构的导电区域。
(图2的)外围电路结构PS可以包括(图4的)核心电路PS1和外围电路PS2。例如，核心电路PS1可以包括布置在单元阵列区域MCA中的感测放大器，并且(图4的)外围电路PS2可以包括布置在外围电路区域PCA中的字线驱动器和/或控制逻辑电路。外围电路结构PS可以包括形成在基底110上的NMOS晶体管和PMOS晶体管，并且可以通过例如外围电路布线PCL和外围电路接触件PCT电连接到位线BL或字线WL。
下绝缘层112可以在基底110上覆盖外围电路结构PS的侧壁，并且外围电路绝缘层114可以在下绝缘层112上覆盖外围电路结构PS的顶表面和外围电路布线PCL的侧壁。下绝缘层112和外围电路绝缘层114中的每个可以包括氧化物膜、氮化物膜、低k介电膜或它们的组合，或者由氧化物膜、氮化物膜、低k介电膜或它们的组合形成，并且可以形成为多个绝缘层的堆叠结构。
沿第二水平方向Y延伸的位线BL可以布置在外围电路绝缘层114上。在一些实施例中，位线BL可以包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、Co、Ni、TiSi、TiSiN、WSi、WSiN、TaSiN、RuTiN、CoSi、NiSi、多晶硅或它们的组合，或者由Ti、TiN、Ta、TaN、Mo、Ru、W、WN、Co、Ni、TiSi、TiSiN、WSi、WSiN、TaSiN、RuTiN、CoSi、NiSi、多晶硅或它们的组合形成。位线BL可以通过线接触插塞LCT连接到外围电路布线PCL。
如图4中所示，下布线ML1可以在外围电路区域PCA中与位线BL布置在同一水平处。下布线ML1可以通过线接触插塞LCT连接到外围电路PS2，并且可以包括与构成位线BL的材料相同的材料。
围绕线接触插塞LCT的第一绝缘层122可以布置在位线BL与外围电路布线PCL之间以及下布线ML1与外围电路布线PCL之间，并且第二绝缘层124可以布置在多条位线BL之间。第一绝缘层122和第二绝缘层124可以包括氧化物层、氮化物层、低k介电层或它们的组合，或者由氧化物层、氮化物层、低k介电层或它们的组合形成。
屏蔽结构SS可以在多条位线BL之间沿第二水平方向Y延伸。屏蔽结构SS可以包括诸如钨、铝或铜的导电材料或由诸如钨、铝或铜的导电材料形成，可以被第二绝缘层124围绕，并且屏蔽结构SS的上表面可以布置在比多条位线BL的上表面低的水平处。在一些实施例中，屏蔽结构SS可以由导电材料形成，并且可以在其中包括气隙或空隙，或者在一些其他实施例中，可以在第二绝缘层124而不是屏蔽结构SS中限定或形成气隙。
模制绝缘层130可以布置在位线BL和第二绝缘层124上。模制绝缘层130可以包括(图5的)多个开口130H。多个开口130H中的每个可以沿第一水平方向X延伸，并且位线BL的上表面可以暴露于多个开口130H中的每个的底部。多个开口130H中的每个可以包括在第二水平方向Y上彼此间隔开的第一侧壁130_S1和第二侧壁130_S2，并且第一侧壁130_S1和第二侧壁130_S2可以沿第一水平方向X彼此平行地延伸。模制绝缘层130可以包括氧化物层、氮化物层、低k介电层或它们的组合，或者由氧化物层、氮化物层、低k介电层或它们的组合形成。
多个沟道层140可以布置在多个开口130H中的每个的内壁上。第一单元晶体管CTR1的沟道层140可以布置在多个开口130H中的每个的第一侧壁130_S1和底部上，并且第二单元晶体管CTR2的沟道层140可以布置在多个开口130H中的每个的第二侧壁130_S2和底部上。第一单元晶体管CTR1的沟道层140和第二单元晶体管CTR2的沟道层140可以相对于彼此具有镜像对称形状。
多个沟道层140中的每个可以包括第一竖直延伸部分140V1、第二竖直延伸部分140V2和水平延伸部分140P1。例如，沟道层140的第一竖直延伸部分140V1可以在多个开口130H中的每个的第一侧壁130_S1上竖直延伸，第二竖直延伸部分140V2可以在多个开口130H中的每个的第二侧壁130_S2上竖直延伸，并且水平延伸部分140P1可以连接到第一竖直延伸部分140V1和第二竖直延伸部分140V2的底表面。例如，水平延伸部分140P1可以布置在多个开口130H中的每个的底表面上。例如，多个沟道层140中的每个可以具有U形竖直剖面。
一个沟道层140的第一竖直延伸部分140V1和水平延伸部分140P1的一部分可以用作第一单元晶体管CTR1的沟道区域，并且一个沟道层140的第二竖直延伸部分140V2和水平延伸部分140P1的一部分可以用作第二单元晶体管CTR2的沟道区域。水平延伸部分140P1的一部分可以接触位线BL的上表面，并且可以用作由第一单元晶体管CTR1和第二单元晶体管CTR2共享的接触区域。
在一些实施例中，多个沟道层140中的每个可以包括氧化物半导体材料或由氧化物半导体材料形成。例如，多个沟道层140中的每个可以包括带隙大于多晶硅的带隙的材料，例如，带隙大于1.65eV的材料。在一些实施例中，多个沟道层140中的每个包括氧化锌锡(ZnxSnyO)、氧化铟锌(InxZnyO)、氧化锌(ZnOx)、氧化铟镓锌(InxGayZnzO)、氧化铟镓硅(InxGaySizO)、氧化铟钨(InxWyO)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO、TiO2或TiO)、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)和氧化锆锌锡(ZrxZnySnzO)中的至少一种，或者由氧化锌锡(ZnxSnyO)、氧化铟锌(InxZnyO)、氧化锌(ZnOx)、氧化铟镓锌(InxGayZnzO)、氧化铟镓硅(InxGaySizO)、氧化铟钨(InxWyO)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO)、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)和氧化锆锌锡(ZrxZnySnzO)中的至少一种形成。在一些其他实施例中，多个沟道层140中的每个可以包括二维半导体材料或由二维半导体材料形成，并且二维半导体材料可以包括石墨烯、碳纳米管或它们的组合。
钝化层142可以布置在多个沟道层140中的每个的内壁上。例如，钝化层142可以共形地布置在多个沟道层140中的每个的第一竖直延伸部分140V1的侧壁、第二竖直延伸部分140V2的侧壁和水平延伸部分140P1的上表面上。在一些实施例中，钝化层142可以包括氧化物(例如氧化铪(HfO2)、氧化硅(SiO2)、氧化铝(Al2O3或AlO)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化镁(MgOx)、氧化硼(B2O3)和氧化钛(TiO2)中的至少一种)，或者由氧化物(例如氧化铪(HfO2)、氧化硅(SiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化镁(MgOx)、氧化硼(B2O3)和氧化钛(TiO2)中的至少一种)形成。在一些实施例中，钝化层142可以包括氮化物或氮氧化物，例如氮化铝(AlN)、氮氧化铝(AlON)、氮化硅(SiN)和氮氧化硅(SiON)中的至少一种。钝化层142可以被布置为完全覆盖沟道层140的内壁和上表面，并且可以防止在沟道层140的图案化工艺期间损坏沟道层140的表面。钝化层142可以与模制绝缘层130不接触。将理解的是，当元件被称为“连接”或“结合”到另一元件或“在”另一元件“上”时，它可以直接连接或结合到所述另一元件或直接在所述另一元件上，或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在居间元件。
栅极绝缘层144可以布置在多个沟道层140中的每个的内壁上。例如，栅极绝缘层144可以布置为面向沟道层140的第一竖直延伸部分140V1和第二竖直延伸部分140V2以及水平延伸部分140P1，且钝化层142位于栅极绝缘层144与沟道层140之间。
在一些实施例中，栅极绝缘层144可以由选自高k介电材料和介电常数高于氧化硅的介电常数的铁电材料中的至少一种形成。在一些实施例中，栅极绝缘层144可以由选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、钛锆酸铅(PbZrTiO)、钽酸锶铋(SrTaBiO)、氧化铋铁(BiFeO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种形成。
栅极绝缘层144可以包括：第一部分144_1，布置在钝化层142的侧壁上并且不与模制绝缘层130的开口130H的第一侧壁130_S1接触；以及第二部分144_2，与模制绝缘层130的开口130H的第一侧壁130_S1接触。钝化层142和沟道层140的第一竖直延伸部分140V1可以布置在栅极绝缘层144的第一部分144_1和模制绝缘层130之间。钝化层142和沟道层140的第一竖直延伸部分140V1可以不设置在栅极绝缘层144的第二部分144_2和模制绝缘层130之间。
栅极绝缘层144的第一部分144_1可以与钝化层142一起用作单元晶体管CTR的栅极绝缘层。
字线WL可以布置在栅极绝缘层144上。字线WL可以被布置为面向多个沟道层140中的每个的第一竖直延伸部分140V1的侧壁和第二竖直延伸部分140V2的侧壁。在一些实施例中，字线WL可以包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或它们的组合，或者由Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或它们的组合形成。
绝缘衬垫152可以在开口130H中布置在彼此间隔开的两条字线WL的侧壁上，并且掩埋绝缘层154可以在绝缘衬垫152上布置成填充彼此间隔开的两条字线WL之间的空间。绝缘衬垫152可以共形地布置在两条字线WL(即，第一字线WL1和第二字线WL2)的相对侧壁上，并且可以具有与字线WL布置在同一平面上的上表面。例如，绝缘衬垫152可以包括氮化硅，并且掩埋绝缘层154可以包括氧化硅。
上绝缘层156可以布置在开口130H中的字线WL和掩埋绝缘层154上。上绝缘层156的上表面可以与模制绝缘层130布置在同一水平处。
多个接合垫LP可以布置在多个沟道层140的上表面上。例如，与沟道层140的上表面接触的接合垫LP可以布置在上绝缘层156上。围绕接合垫LP的外围的接合垫绝缘层158可以布置在模制绝缘层130和上绝缘层156上。
如图5中所示，在一些实施例中，接合垫LP可以具有T形竖直剖面。接合垫LP可以包括上部LPU和下部LPL。接合垫LP的上部LPU可以指接合垫LP的布置在比模制绝缘层130的上表面高的水平处的部分，并且接合垫LP的下部LPL可以指接合垫LP的布置在模制绝缘层130与上绝缘层156之间的部分。在一些实施例中，接合垫LP可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或它们的组合，或者由Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或它们的组合形成。
接合垫LP的下部LPL的底表面可以与沟道层140的上表面接触，并且接合垫LP的下部LPL的两个侧壁可以与沟道层140的两个侧壁对准。接合垫LP的上部LPU的底表面可以布置在比字线WL的上表面高的水平处，并且接合垫LP的下部LPL的侧壁的一部分可以被钝化层142覆盖。钝化层142的上表面可以与栅极绝缘层144的第一部分144_1的上表面布置在同一水平处，并且钝化层142的上表面和栅极绝缘层144的第一部分144_1的上表面可以被接合垫LP的上部LPU的底表面覆盖。例如，钝化层142的上表面和栅极绝缘层144的第一部分144_1的上表面可以在竖直方向上与接合垫LP的上部LPU的底表面叠置。
蚀刻停止层162可以布置在接合垫LP和接合垫绝缘层158上。电容器结构CAP可以布置在蚀刻停止层162上，并且层间绝缘层172可以布置在电容器结构CAP上。在一些实施例中，电容器结构CAP可以包括下电极(未示出)、电容器介电层(未示出)和上电极(未示出)。然而，可以布置其他类型的存储器存储组件来代替电容器结构CAP。例如，存储器存储组件可以包括可变电阻存储器组件、相变存储器组件、磁性存储器组件等。
接触插塞MCT穿透模制绝缘层130并且电连接到下布线ML1和中间布线ML2。中间布线ML2可以布置在模制绝缘层130上并且与接合垫LP置于同一竖直水平处。上布线ML3可以经由穿透层间绝缘层172的接触插塞MCT电连接到中间布线ML2。接触插塞MCT、中间布线ML2和上布线ML3可以布置在外围电路区域PCA中。
总体上，包括氧化物半导体材料的沟道层140可以具有低泄漏电流，这有利于半导体装置的缩小，并且可以根据氧化物半导体材料的组成而具有相对大的电特性变化。在形成沟道层140的工艺之后，当杂质被引入到沟道层140中或者发生沟道层140的局部组成变化时，在半导体装置的制造工艺期间，可能存在导致半导体装置的电特性变化的问题。
根据一些实施例，钝化层142可以布置在沟道层140的上表面和内壁上，并且可以防止沟道层140的表面在用于沟道层140的节点分离的工艺中被损坏。半导体装置100可以具有减小的表面陷阱状态，从而表现出优异的电特性。
图6是示出根据示例实施例的半导体装置的剖视图。
参照图6，半导体装置100A可以包括具有L形竖直剖面的沟道层140A。例如，沟道层140A可以包括布置在模制绝缘层130的开口130H的第一侧壁130_S1上的竖直延伸部分140V1以及从竖直延伸部分140V1的下端水平延伸的水平延伸部分140P1。另外，沟道层140A可以包括布置在模制绝缘层130的开口130H的第二侧壁130_S2上的竖直延伸部分140V1以及从竖直延伸部分140V1的下端水平延伸的水平延伸部分140P1。绝缘衬垫152和掩埋绝缘层154可以布置在布置在开口130H的第一侧壁130_S1上的沟道层140A与布置在开口130H的第二侧壁130_S2上的沟道层140A之间，并且绝缘衬垫152可以接触位线BL的上表面。
图7是示出根据示例实施例的半导体装置的剖视图。
参照图7，半导体装置100B可以包括第一字线WL1和第二字线WL2。第一字线WL1可以具有L形竖直剖面，并且第二字线WL2可以与第一字线WL1具有镜像对称形状。第一字线WL1可以包括布置在模制绝缘层130的开口130H的第一侧壁130_S1上的竖直延伸部分和从第一字线WL1的竖直延伸部分的下端沿水平方向延伸的水平延伸部分，并且第二字线WL2可以包括布置在模制绝缘层130的开口130H的第二侧壁130_S2上的竖直延伸部分和从第二字线WL2的竖直延伸部分的下端沿水平方向延伸的水平延伸部分。
间隔件SP可以布置在第一字线WL1与绝缘衬垫152之间以及第二字线WL2与绝缘衬垫152之间，并且间隔件SP中的每个可以布置在第一字线WL1和第二字线WL2中的每一条的水平延伸部分上。
图8是示出根据示例实施例的半导体装置的剖视图。
参照图8，半导体装置100C可以包括具有倒L形竖直剖面的接合垫LP。接合垫LP包括上部LPU和下部LPL，并且下部LPL的底表面可以接触沟道层140的上表面和模制绝缘层130的上表面。另外，下部LPL在第二水平方向Y上的宽度可以大于沟道层140在第二水平方向Y上的宽度。
根据一些实施例，在形成接合垫LP之前，可以通过凹陷工艺去除模制绝缘层130的上侧，使得模制绝缘层130的上表面布置在比栅极绝缘层144的上表面低的水平处。因此，模制绝缘层130的上表面和沟道层140的上表面可以布置在同一平面。另外，接合垫LP的底表面布置在比字线WL的顶表面高的竖直水平处，从而防止接合垫LP与字线WL之间的水平叠置。
图9A至图15A、图9B至图15B和图9C至图15C是示出根据实施例的制造半导体装置100的方法的示意图。图9A、图10A、图11A、图12A、图13A、图14A和图15A是根据工艺顺序示意性地示出的半导体装置的平面图，图9B、图10B、图11B、图12B、图13B、图14B和图15B分别是沿图9A、图10A、图11A、图12A、图13A、图14A和图15A的线A-A'和线B-B'截取的剖视图，图9C、图10C、图11C、图12C、图13C、图14C和图15C分别是沿图9A、图10A、图11A、图12A、图13A、图14A和图15A的线C-C'、线D-D'和线E-E'截取的剖视图。
参照图9A至图9C，在基底110上形成外围电路结构PS。外围电路结构PS可以包括核心电路PS1和外围电路PS2。例如，核心电路PS1可以形成在单元阵列区域MCA上，外围电路PS2可以形成在外围电路区域PCA上。此外，可以形成电连接到外围电路结构PS的外围电路布线PCL和外围电路接触件PCT以及覆盖外围电路结构PS的下绝缘层112和外围电路绝缘层114。
此后，可以在外围电路绝缘层114上形成多条位线BL。例如，可以在外围电路绝缘层114上形成第一绝缘层122，并且可以穿过第一绝缘层122形成线接触插塞LCT以电连接到外围电路布线PCL。此后，可以在线接触插塞LCT和第一绝缘层122上形成导电层(未示出)，并且可以图案化导电层以形成多条位线BL。
此后，可以形成覆盖位线BL的第二绝缘层124。第二绝缘层124可以形成为覆盖位线BL中的每一条的上表面和侧表面并限定间隙区域GR。此后，可以在间隙区域GR中填充诸如钨、铝或铜的导电材料以形成屏蔽结构SS。此后，可以在屏蔽结构SS中的每个的上表面上进一步形成覆盖绝缘层(未示出)。
参照图10A至图10C，在位线BL和第二绝缘层124上形成模制绝缘层130。模制绝缘层130可以包括沿第二水平方向Y延伸的多个开口130H，并且多条位线BL中的每一条的上表面可以在多个开口130H中的每个的底部处暴露。多个开口130H中的每个可以包括彼此相对并且沿第一水平方向X延伸的第一侧壁130_S1和第二侧壁130_S2。
在一些实施例中，可以通过使用氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少一种来形成模制绝缘层130以在竖直方向Z上具有相对大的高度。
参照图11A至图11C，可以在模制绝缘层130上形成沟道层140以共形地覆盖开口130H中的每个的内壁。
在一些实施例中，可以通过使用氧化物半导体材料来形成沟道层140。例如，沟道层140可以包括氧化锌锡(ZnxSnyO)、氧化铟锌(InxZnyO)、氧化锌(ZnOx)、氧化铟镓锌(InxGayZnzO)、氧化铟镓硅(InxGaySizO)、氧化铟钨(InxWyO)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO)、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)和氧化锆锌锡(ZrxZnySnzO)中的至少一种，或者由氧化锌锡(ZnxSnyO)、氧化铟锌(InxZnyO)、氧化锌(ZnOx)、氧化铟镓锌(InxGayZnzO)、氧化铟镓硅(InxGaySizO)、氧化铟钨(InxWyO)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO)、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)和氧化锆锌锡(ZrxZnySnzO)中的至少一种形成。在一些实施例中，可以通过使用化学气相沉积(CVD)工艺、低压CVD工艺、等离子体增强CVD工艺、金属有机CVD(MOCVD)工艺和原子层沉积工艺中的至少一种形成沟道层140。在一些实施例中，沟道层140可以形成为具有1nm至50nm的厚度，但不限于此。
在一些实施例中，可以执行离子注入工艺以在布置在模制绝缘层130的开口130H的底部处的沟道层140的一部分中掺杂杂质，从而在沟道层140的邻近位线BL布置的一部分中形成用作源极/漏极区域的杂质区域(未示出)。
此后，可以在沟道层140上形成钝化层142。钝化层142可以形成为覆盖沟道层140的整个暴露表面，并且可以共形地布置在模制绝缘层130的开口130H的内壁上。在一些实施例中，钝化层142可以形成为具有1nm至50nm的厚度，但不限于此。
在一些实施例中，可以通过CVD工艺、低压CVD工艺、等离子体增强CVD工艺、MOCVD工艺和原子层沉积工艺中的至少一种形成钝化层142。钝化层142可以包括氧化铪、氧化硅、氧化铝、氧化锆、氧化镧、氧化镁、氧化硼、氧化钛、氮化铝、氮氧化铝、氮化硅和氮氧化硅中的至少一种，或者由氧化铪、氧化硅、氧化铝、氧化锆、氧化镧、氧化镁、氧化硼、氧化钛、氮化铝、氮氧化铝、氮化硅和氮氧化硅中的至少一种形成。
参照图12A至图12C，可以在钝化层142上形成掩埋掩模层220。在一些实施例中，掩埋掩模层220可以形成为足够厚以填充模制绝缘层130的开口130H的内部，并且可以具有沿第二水平方向Y延伸的开口220H，从而具有沿第二水平方向Y延伸的线形形状。
在一些实施例中，掩埋掩模层220可以包括旋涂硬掩模(SOH)、旋涂电介质(SOD)和非晶碳层(ACL)中的至少一种。
此后，掩埋掩模层220可以用作蚀刻掩模以去除钝化层142的暴露于掩埋掩模层220的开口220H的底部的部分和沟道层140的暴露于掩埋掩模层220的开口220H的底部的部分。
在一些实施例中，在去除沟道层140的一部分之后，沟道层140可以保留为在模制绝缘层130的开口130H的内壁和模制绝缘层130的上表面上沿第二水平方向Y延伸。另外，布置在一条位线BL上的沟道层140可以布置成与布置在与其相邻的另一条位线BL上的沟道层140间隔开。用于去除沟道层140的一部分的工艺可以被称为沟道层140的节点分离工艺。
同时，在沟道层140的节点分离工艺中，钝化层142覆盖沟道层140的整个表面并且位于沟道层140和掩埋掩模层220之间，从而防止沟道层140的表面损坏。另外，在沟道层140的节点分离工艺中，也可以去除钝化层142的未被掩埋掩模层220覆盖的部分，并且钝化层142的被掩埋掩模层220覆盖的部分可以保留在沟道层140上以具有与沟道层140相同的图案形状。
可以在模制绝缘层130的开口130H的内壁上布置多个钝化层142，以在第一水平方向X上彼此间隔开，并且多个钝化层142可以布置成与多个沟道层140竖直叠置。模制绝缘层130的开口130H的侧壁130_S1和130_S2可以在第一水平方向X上暴露在两个相邻的钝化层142之间。
参照图13A至图13C，可以去除掩埋掩模层220(见图13B)。
在一些实施例中，用于去除掩埋掩模层220的工艺可以是湿法蚀刻工艺或湿法清洁工艺。在去除掩埋掩模层220的工艺中，沟道层140的上表面可以被钝化层142覆盖以不暴露于蚀刻剂或清洁溶液，并且可以防止沟道层140的表面损坏。
此后，可以在模制绝缘层130的开口130H的内壁上共形地形成栅极绝缘层144。栅极绝缘层144可以包括布置在钝化层142上的第一部分144_1和布置在模制绝缘层130上的第二部分144_2。例如，栅极绝缘层144的第一部分144_1不接触模制绝缘层130，并且钝化层142和沟道层140可以在栅极绝缘层144的第一部分144_1和模制绝缘层130之间。另外，栅极绝缘层144的第二部分144_2可以在开口130H的侧壁130_S1和130_S2上接触模制绝缘层130，并且可以从开口130H的侧壁130_S1和130_S2延伸到模制绝缘层130的上表面。
在一些实施例中，栅极绝缘层144可以由选自高k介电材料和介电常数高于氧化硅的介电常数的铁电材料中的至少一种形成。在一些实施例中，栅极绝缘层144可以由选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、钛锆酸铅(PbZrTiO)、钽酸锶铋(SrTaBiO)、氧化铋铁(BiFeO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种形成。
然后，可以在栅极绝缘层144上形成导电层(未示出)，并且对导电层执行各向异性蚀刻工艺以去除导电层的布置在开口130H的底部上的一部分并且在开口130H的侧壁上留下字线WL。在一些实施例中，可以通过使用Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或它们的组合来形成字线WL。
如图13A中所示，字线WL可以包括布置成在每个开口130H中间隔开的第一字线WL1和第二字线WL2。例如，第一字线WL1可以布置在开口130H的第一侧壁130_S1上，并且第二字线WL2可以布置在开口130H的第二侧壁130_S2上。因此，在一个开口130H中，沟道层140的与第一侧壁130_S1和第一字线WL1相邻布置的一部分可以形成第一单元晶体管CTR1，并且沟道层140的与第二侧壁130_S2和第二字线WL2相邻布置的沟道层140的一部分可以形成第二单元晶体管CTR2。另外，由于栅极绝缘层144的第一部分144_1和钝化层142位于字线WL和沟道层140之间，因此栅极绝缘层144的第一部分144_1与钝化层142一起可以用作单元晶体管CTR的栅极绝缘层。
在一些实施例中，在开口130H的侧壁上留下字线WL的工艺中，也可以从开口130H的底部去除栅极绝缘层144的布置在第一字线WL1和第二字线WL2之间的部分，并且钝化层142的上表面可以暴露在第一字线WL1和第二字线WL2之间。
在一些其他实施例中，与图13B中所示不同，在开口130H的侧壁上留下字线WL的工艺中，可以进一步去除栅极绝缘层144的布置在第一字线WL1和第二字线WL2之间的部分、钝化层142的布置在第一字线WL1和第二字线WL2之间的部分以及沟道层140的布置在第一字线WL1和第二字线WL2之间的部分，并且可以将沟道层140分成布置在开口130H的第一侧壁130_S1上的部分和布置在开口130H的第二侧壁130_S2上的部分。在这种情况下，可以制造出参照图6说明的半导体装置100A。
在一些实施例中，在开口130H的侧壁上留下字线WL的工艺中，可以去除钝化层142和栅极绝缘层144的上侧的部分，并且钝化层142和栅极绝缘层144的上表面可以与字线WL的上表面布置在同一竖直水平处。另外，在留下字线WL的工艺中，可以不去除沟道层140的上侧，并且沟道层140的上表面可以与模制绝缘层130的上表面布置在同一水平处。然而，本发明构思的技术构思不限于此，与图13B中所示不同，钝化层142和栅极绝缘层144的上表面可以布置在比字线WL高的水平处，并且可以与沟道层140和模制绝缘层130的上表面布置在同一竖直水平处。
此后，可以在开口130H的内壁上形成覆盖字线WL的表面的绝缘衬垫152。可以在沟道层140的上表面和模制绝缘层130的上表面上共形地布置绝缘衬垫152。在一些实施例中，绝缘衬垫152可以包括氮化硅。
参照图14A至图14C，可以在绝缘衬垫152上形成填充开口130H的内部的掩埋绝缘层154。在一些实施例中，可以使用氧化硅形成掩埋绝缘层154。
在一些实施例中，可以对掩埋绝缘层154的上侧执行回蚀工艺以去除字线WL的上表面上的绝缘衬垫152并再次暴露字线WL的上表面。作为回蚀工艺的结果，掩埋绝缘层154、绝缘衬垫152和字线WL的顶表面可以布置在同一水平处。
然后，可以在掩埋绝缘层154、绝缘衬垫152和字线WL上形成填充开口130H内部的绝缘层(未示出)，并且可以将绝缘层的上表面平坦化，直到模制绝缘层130的上表面暴露，以在开口130H内部形成上绝缘层156。在一些实施例中，可以使用氮化硅形成上绝缘层156。
此后，可以形成在外围电路区域PCA中穿过模制绝缘层130电连接到下布线ML1的接触插塞MCT。
参照图15A至图15C，可以在模制绝缘层130和上绝缘层156上形成接合垫导电层(未示出)，可以在接合垫导电层上形成掩模图案(未示出)，并且可以使用掩模图案去除接合垫导电层的一部分，以形成接合垫LP。此后，可以在去除了接合垫导电层的区域中使用绝缘材料形成接合垫绝缘层158。
在一些实施例中，可以通过回蚀工艺去除沟道层140的上侧的一部分，以形成在竖直方向上从模制绝缘层130的上表面凹陷的接合垫凹槽LPR，并且可以在接合垫凹槽LPR中填充接合垫导电层，以形成具有T形竖直剖面的接合垫LP，如图15B中所示。
在一些其他实施例中，通过执行去除模制绝缘层130的上侧的一部分和沟道层140的上侧的一部分的凹槽工艺，模制绝缘层130的上表面和沟道层140的上表面可以被布置在比上绝缘层156低的水平处，并且可以在模制绝缘层130和上绝缘层156上形成接合垫导电层(未示出)，以形成接合垫LP。此时，可以制造出参照图8描述的半导体装置100C。
返回参照图2至图4，可以在接合垫LP和接合垫绝缘层158上形成蚀刻停止层162。可以在蚀刻停止层162上形成电容器结构CAP。
通过执行上述工序，可以完成半导体装置100。
根据实施例，在钝化层142形成在沟道层140的上表面上的情况下，可以执行这样的工艺，使得可以形成掩埋掩模层220以分离沟道层140的节点，可以使用掩埋掩模层来图案化沟道层140，然后可以去除掩埋掩模层220。因此，可以在用于沟道层140的节点分离的工艺中防止沟道层140的表面损坏，并且半导体装置100可以具有优异的电特性。
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
Claims (20)
1.一种半导体装置，所述半导体装置包括：
多条位线，布置在基底上，并且沿第一水平方向延伸；
模制绝缘层，布置在所述多条位线上，并且包括分别沿第二水平方向延伸的多个开口；
多个沟道层，在模制绝缘层的每个开口中分别布置在所述多条位线上并且包括第一竖直延伸部分；
多个钝化层，分别布置在每个第一竖直延伸部分上；
栅极绝缘层，布置成面向每个第一竖直延伸部分且使每个钝化层位于栅极绝缘层与第一竖直延伸部分之间；以及
多条字线，在栅极绝缘层上沿第二水平方向延伸，并且包括分别布置在模制绝缘层的每个开口的第一侧壁上的第一字线和分别布置在模制绝缘层的每个开口的第二侧壁上的第二字线。
2.根据权利要求1所述的半导体装置，其中，所述多个钝化层中的每个钝化层包括氧化铪、氧化硅、氧化铝、氧化锆、氧化镧、氧化镁、氧化硼、氧化钛、氮化铝、氮氧化铝、氮化硅和氮氧化硅中的至少一种。
3.根据权利要求1所述的半导体装置，其中，栅极绝缘层包括高k介电材料和铁电材料中的至少一种，并且
其中，所述多个沟道层中的每个沟道层包括氧化锌锡、氧化铟锌、氧化锌、氧化铟镓锌、氧化铟镓硅、氧化铟钨、氧化铟、氧化锡、氧化钛、氮氧化锌、氧化镁锌、氧化锆铟锌、氧化铪铟锌、氧化锡铟锌、氧化铝锡铟锌、氧化硅铟锌、氧化铝锌锡、氧化镓锌锡和氧化锆锌锡中的至少一种。
4.根据权利要求1所述的半导体装置，其中，对于所述多个沟道层中的每个沟道层：
沟道层包括彼此相对的第一侧壁和第二侧壁，
沟道层的第一侧壁被模制绝缘层覆盖，并且
沟道层的第二侧壁被钝化层的一部分覆盖。
5.根据权利要求1所述的半导体装置，其中，每个第一竖直延伸部分布置在模制绝缘层的每个开口的第一侧壁上，
其中，所述多个沟道层中的每个沟道层还包括：
第二竖直延伸部分，布置在模制绝缘层的每个开口的第二侧壁上；以及
水平延伸部分，布置在模制绝缘层的每个开口的底表面上并且布置在每条位线上，
其中，每条第一字线布置在每个第一竖直延伸部分的侧壁上，并且
其中，每条第二字线布置在每个第二竖直延伸部分的侧壁上。
6.根据权利要求5所述的半导体装置，其中，对于所述多个沟道层中的每个沟道层：
沟道层的第一竖直延伸部分布置在钝化层的一部分与模制绝缘层的每个开口的第一侧壁之间，
沟道层的第二竖直延伸部分布置在钝化层的一部分与模制绝缘层的每个开口的第二侧壁之间，并且
钝化层的这些部分不接触模制绝缘层。
7.根据权利要求5所述的半导体装置，其中，栅极绝缘层包括：
第一部分，布置在每个钝化层的侧壁上，并且与模制绝缘层的每个开口的第一侧壁不接触；以及
第二部分，与模制绝缘层的每个开口的第一侧壁接触，并且
其中，每个沟道层的第一竖直延伸部分布置在栅极绝缘层的第一部分与模制绝缘层之间。
8.根据权利要求7所述的半导体装置，其中，每个钝化层和每个第一竖直延伸部分不设置在栅极绝缘层的第二部分与模制绝缘层之间。
9.根据权利要求7所述的半导体装置，所述半导体装置还包括：
多个接合垫，布置在所述多个沟道层的上表面上，
其中，每个接合垫的侧壁的下侧的至少一部分被钝化层的一部分覆盖。
10.根据权利要求9所述的半导体装置，其中，对于所述多个钝化层中的每个钝化层：
钝化层的上表面与栅极绝缘层的第一部分的上表面布置在同一平面，并且
钝化层的上表面和栅极绝缘层的第一部分的上表面在竖直方向上与每个接合垫叠置。
11.根据权利要求1所述的半导体装置，所述半导体装置还包括：
外围电路，布置在基底与所述多条位线之间，并且电连接到所述多条位线；以及
屏蔽结构，在所述多条位线之间沿第一水平方向延伸。
12.一种半导体装置，所述半导体装置包括：
多条位线，布置在基底上，并且沿第一水平方向延伸；
模制绝缘层，布置在所述多条位线上，并且包括分别沿第二水平方向延伸的多个开口；
多个沟道层，在模制绝缘层的每个开口中分别布置在所述多条位线上并且包括竖直延伸部分和水平延伸部分；
多个钝化层，分别布置在每个竖直延伸部分和每个水平延伸部分上，并且包括氧化物；
栅极绝缘层，布置成面向每个竖直延伸部分和每个水平延伸部分且使每个钝化层在栅极绝缘层与竖直延伸部分和水平延伸部分之间；以及
多条字线，在栅极绝缘层上沿第二水平方向延伸。
13.根据权利要求12所述的半导体装置，其中：
所述多个钝化层中的每个钝化层包括氧化铪、氧化硅、氧化铝、氧化锆、氧化镧、氧化镁、氧化硼、氧化钛、氮化铝、氮氧化铝、氮化硅和氮氧化硅中的至少一种，并且
栅极绝缘层包括高k介电材料和铁电材料中的至少一种。
14.根据权利要求12所述的半导体装置，其中，对于所述多个沟道层中的每个沟道层：
沟道层包括彼此相对的第一侧壁和第二侧壁，
沟道层的第一侧壁被模制绝缘层覆盖，并且
沟道层的第二侧壁被钝化层的一部分覆盖。
15.根据权利要求12所述的半导体装置，其中，栅极绝缘层包括：
第一部分，布置在每个钝化层的侧壁上，并且与模制绝缘层的每个开口的侧壁不接触；以及
第二部分，与模制绝缘层的每个开口的侧壁接触，并且
其中，每个沟道层的竖直延伸部分布置在栅极绝缘层的第一部分与模制绝缘层之间。
16.根据权利要求15所述的半导体装置，其中，每个钝化层和每个竖直延伸部分不设置在栅极绝缘层的第二部分与模制绝缘层之间。
17.根据权利要求15所述的半导体装置，所述半导体装置还包括：
多个接合垫，布置在所述多个沟道层的上表面上，
其中，每个接合垫的侧壁的下侧的至少一部分被钝化层的一部分覆盖。
18.根据权利要求17所述的半导体装置，其中，对于所述多个钝化层中的每个钝化层：
钝化层的上表面与栅极绝缘层的第二部分的上表面布置在同一平面，并且
钝化层的上表面和栅极绝缘层的第二部分的上表面在竖直方向上与每个接合垫叠置。
19.一种半导体装置，所述半导体装置包括：
外围电路，布置在基底上；
多条位线，布置在外围电路上，并且沿第一水平方向延伸；
屏蔽结构，在所述多条位线之间沿第一水平方向延伸；
模制绝缘层，布置在所述多条位线和屏蔽结构上，并且包括分别沿第二水平方向延伸的多个开口；
多个沟道层，分别布置在所述多条位线上，并且在模制绝缘层的每个开口中包括竖直延伸部分和水平延伸部分；
多个钝化层，分别布置在每个竖直延伸部分和每个水平延伸部分上，并且包括氧化物；
栅极绝缘层，布置成面向每个竖直延伸部分和每个水平延伸部分，且每个钝化层位于栅极绝缘层与竖直延伸部分和水平延伸部分之间；
多条字线，在栅极绝缘层上沿第二水平方向延伸；
接合垫，形成在每个沟道层上；以及
电容器结构，布置在接合垫上。
20.根据权利要求19所述的半导体装置，其中，栅极绝缘层包括：
第一部分，布置在每个钝化层的侧壁上，并且与模制绝缘层的每个开口的侧壁不接触；以及
第二部分，与模制绝缘层的每个开口的侧壁接触，并且
其中，每个沟道层的竖直延伸部分布置在栅极绝缘层的第一部分与模制绝缘层之间。
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