TW201714277A - 半導體結構及其製造方法 - Google Patents

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Abstract

提供一種半導體結構，其包括基底、第一閘極、第二閘極、第三閘極以及閘間介電層。基底具有第一區與第二區，第一區的第一表面低於第二區的第二表面。第一閘極配置於第一區的第一表面上。第二閘極配置於第一閘極上，且第二閘極的材料包括金屬。閘間介電層配置於第二閘極與第一閘極之間。第三閘極配置於第二區的第二表面上，且第三閘極的材料包括金屬。另提供一種半導體結構的製造方法。

Description

半導體結構及其製造方法
本發明是有關於一種積體電路元件及其製造方法，且特別是有關於一種半導體結構及其製造方法。
隨著多功能晶片的發展，將不同功能的構件（例如記憶體與金氧半導體電晶體）整合在單一晶片上為時勢所趨。然而，記憶體與金氧半導體電晶體的製作通常是分開進行的，因此需要多個光罩以及複雜的製程步驟，會增加成本及減少競爭力。因此，如何有效地整合記憶體與金氧半導體電晶體，已獲得業界的高度關注。
有鑒於此，本發明提供一種半導體結構及其製造方法，可利用製作金屬閘極的製程來同步製作記憶體元件，有效整合不同構件在單一晶片上。
本發明提供一種半導體結構，其包括基底、第一閘極、第二閘極、第三閘極以及閘間介電層。基底具有第一區與第二區，第一區的第一表面低於第二區的第二表面。第一閘極配置於第一區的第一表面上。第二閘極配置於第一閘極上，且第二閘極的材料包括金屬。閘間介電層配置於第二閘極與第一閘極之間。第三閘極配置於第二區的第二表面上，且第三閘極的材料包括金屬。
在本發明的一實施例中，上述閘間介電層的表面與第二表面實質上齊平。
在本發明的一實施例中，上述半導體結構更包括第四閘極，其配置於第一閘極之一側的第一表面上。
在本發明的一實施例中，上述第一閘極以及第四閘極的材料包括含矽材料。
在本發明的一實施例中，上述半導體結構更包括：多個第一摻雜區，其配置於第一閘極以及第四閘極兩側基底中，且第一閘極以及第四閘極共用一個第一摻雜區；以及多個第二摻雜區，其配置於第三閘極兩側的基底中。
在本發明的一實施例中，上述閘間介電層的材料包括ONO介電層、介電常數大於10的一高介電常數層或其組合。
在本發明的一實施例中，上述第一區為晶胞區，第二區為周邊區。
在本發明的一實施例中，上述半導體結構更包括：第一絕緣層，其配置於第一閘極與基底之間；以及第二絕緣層，其配置於第三閘極與基底之間。
在本發明的一實施例中，上述半導體結構更包括介電常數大於10的高介電常數層，其配置於第三閘極與第二絕緣層之間。
在本發明的一實施例中，上述第一閘極為浮置閘極，第二閘極為控制閘極，且第三閘極為邏輯閘極。
本發明提供另一種半導體結構的製造方法。提供具有第一區與第二區的基底，其中第一區的第一表面低於第二區的第二表面。於第一區的第一表面上依序形成第一絕緣層、第一閘極、第一介電層以及第一虛設閘極。於第二區的第二表面上形成第二介電層以及第二虛設閘極。於第一閘極、第一虛設閘極以及第二虛設閘極的周圍形成層間介電層。移除第一虛設閘極以及第二虛設閘極，以於層間介電層中形成第一溝渠以及第二溝渠。於第一溝渠以及第二溝渠中分別填入第二閘極以及第三閘極。
在本發明的一實施例中，上述第二閘極以及第三閘極的材料各自包括金屬。
在本發明的一實施例中，上述第一介電層的表面與第二表面實質上齊平。
在本發明的一實施例中，上述方法更包括於第一閘極之一側的第一表面上形成一第四閘極，且第四閘極與第一閘極同時形成。
在本發明的一實施例中，形成上述第一閘極、第一虛設閘極、第二虛設閘極以及第四閘極方法包括：於第一區的基底上依序形成第一絕緣材料層以及第一導體層；於第一區的第一導體層上形成第一介電材料層以及於第二區的基底上形成第二介電材料層；於第一介電材料層以及第二介電材料層上形成第二導體層；進行第一圖案化步驟，以於第一區的基底上形成第一堆疊結構以及第二堆疊結構，其中第一堆疊結構包括第一絕緣層、第一閘極、第一介電以及第一虛設閘極；以及進行第二圖案化步驟，以於第二區的基底上形成第二介電層以及第二虛設閘極，其中第二圖案化步驟同時移除部分第二堆疊結構以留下第四閘極。
在本發明的一實施例中，上述第一導體層與第二導體層的材料包括含矽材料。
在本發明的一實施例中，上述方法更包括：於第一閘極以及第四閘極兩側的基底中形成多個第一摻雜區，且第一閘極以及第四閘極共用一個第一摻雜區；以及於第三閘極兩側的基底中形成多個第二摻雜區。
在本發明的一實施例中，上述第一介電層的材料包括ONO介電層、介電常數大於10的一高介電常數層或其組合。
在本發明的一實施例中，上述第一區為晶胞區，第二區為周邊區。
在本發明的一實施例中，上述第一閘極為浮置閘極，第二閘極為控制閘極，且第三閘極為邏輯閘極。
基於上述，在本發明的半導體結構中，浮置閘極處於較低水平處，且控制閘極與周邊區的金屬閘極為同時形成且處於較高水平處，故形成金屬閘極的研磨步驟不會對控制閘極造成影響。此外，在本發明中，可利用現有的製程輕易地將記憶體元件以及金氧半電晶體元件整合在一起，大幅降低成本，提升競爭力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1H為依照本發明一實施例所繪示的一種半導體結構的製造方法的剖面示意圖。
請參照圖1A，提供基底100。基底100可為半導體基底，例如含矽基底。基底100具有第一區10與第二區20。第一區10與第二區20之間例如是以隔離結構101互相隔開。隔離結構101可為淺溝渠隔離（STI）結構。在一實施例中，第一區10例如是晶胞區，第二區20例如周邊區。在另一實施例中，第一區10例如是記憶體元件區，第二區20例如是金氧半導體元件區或低壓元件區，但本發明並不以此為限。
在一實施例中，第一區10的第一表面11低於第二區20的第二表面21。在一實施例中，於基底100上形成罩幕層102，且罩幕層102覆蓋第一區10和隔離結構101。罩幕層102的材料包括氮化矽，且其形成方法包括進行沉積製程（例如化學氣相沉積（CVD）製程）以及後續的圖案化步驟（例如微影蝕刻製程）。接著，以罩幕層102為罩幕，移除部分第二區20的基底100，以於第二區20的基底100中形成凹陷104。移除部分基底100的方法包括進行蝕刻製程。
請參照圖1B，於第一區10的基底100上依序形成絕緣材料層106以及導體層108。絕緣材料層106的材料包括氧化矽，且其形成方法包括進行熱氧化法。導體層108的材料包括含矽材料，例如多晶矽、非晶矽或其組合。導體層108的形成方法包括先進行沉積製程（例如CVD製程），以於第一區10與第二區20的基底100上形成導體材料層（未繪示），且導體材料層填入凹陷104中。然後，以罩幕層102為研磨中止層，進行化學機械研磨（CMP）製程，以移除凹陷104外的導體材料層。在一實施例中，導體層108的表面與罩幕層102的表面實質上齊平。然後，移除罩幕層102。
請參照圖1C，移除部分導體層108，使得剩餘的導體層108的表面不高於第二區20的第二表面21。在一實施例中，第一區10的導體層108的表面低於第二區20的第二表面21，如圖1C所示，但本發明並不以此為限。在另一實施例中，第一區10的導體層108的表面與第二區20的第二表面21實質上齊平。移除部分導體層108的方法包括進行回蝕刻（etching back）製程。
接著，於第一區10的導體層108上形成介電材料層110。介電材料層110包括氧化矽-氮化矽-氧化矽（ONO）介電層。在一實施例中，導體層108的表面至第二表面21的距離大致上等於介電材料層110的厚度，使得導體層108上方之介電材料層110的表面與第二區20的第二表面21實質上齊平。形成介電材料層110的方法包括進行多次沉積製程（例如CVD製程），以於第一區10以及第二區20的基底100上形成ONO介電材料層（未繪示）。接著，移除第二區20之基底100上的ONO介電材料層。在一實施例中，於基底100上形成覆蓋第一區10而裸露第二區20之光阻層（未繪示），然後，移除未被光阻層覆蓋的ONO介電材料層。
請參照圖1D，於第二區20的基底100上形成絕緣材料層112與介電材料層114。絕緣材料層112的材料包括氧化矽，且其形成方法包括進行熱氧化法。介電材料層114包括高介電常數（high-dielectric-constant，high-k ）層。在一實施例中，介電材料層114可為介電常數大於4、大於7或甚至大於10的高介電常數層。舉例來說，介電材料層114的材料可包括金屬氧化物，例如稀土金屬氧化物層。具有高介電常數材料可選自氧化鉿（hafnium oxide，HfO2 ）、矽酸鉿氧化合物（hafnium silicon oxide，HfSiO4 ）、矽酸鉿氮氧化合物（hafnium silicon oxynitride，HfSiON）、氧化鋁（aluminum oxide，Al2 O3 ）、氧化鑭（lanthanum oxide，La2 O3 ）、氧化鉭（tantalum oxide，Ta2 O5 ）、氧化釔（yttrium oxide，Y2 O3 ）、氧化鋯（zirconium oxide，ZrO2 ）、鈦酸鍶（strontium titanate oxide，SrTiO3 ）、矽酸鋯氧化合物（zirconium silicon oxide，ZrSiO4 ）、鋯酸鉿（hafnium zirconium oxide，HfZrO4 ）、鍶鉍鉭氧化物（strontium bismuth tantalate，SrBi2 Ta2 O9 ，SBT）、鋯鈦酸鉛（lead zirconate titanate，PbZrx Ti1-x O3 ，PZT）與鈦酸鋇鍶（barium strontium titanate，Bax Sr1-x TiO3 ，BST）所組成之族群，其中x為介於0與1之間的數值。形成介電材料層114的方法包括進行沉積製程（例如CVD製程），以於第一區10以及第二區20的基底100上形成高介電材料層（未繪示）。接著，移除第一區10之基底100上的高介電材料層。在一實施例中，於基底100上形成覆蓋第二區20而裸露第一區10之光阻層（未繪示），然後，移除未被光阻層覆蓋的高介電材料層。
在上述實施例中，是以先形成第一區10的介電材料層110再形成第二區20的介電材料層114為例來說明之，但本發明並不以此為限。在另一實施例中，也可以先形成第二區20的介電材料層114再形成第一區10的介電材料層110。
接著，於介電材料層110以及介電材料層114上形成導體層116。導體層116的材料包括含矽材料，例如多晶矽、非晶矽或其組合，且其形成方法包括進行適當的沉積製程，例如CVD製程。
請參照圖1E，進行第一圖案化步驟，以於第一區10的基底100上形成第一堆疊結構117a以及第二堆疊結構117b。第一堆疊結構117a包括（由下而上）絕緣層106a、閘極108a、介電層110a以及虛設閘極116a。第二堆疊結構117b包括（由下而上）絕緣層106b、閘極108b、犧牲介電層110b以及犧牲閘極116b。第一圖案化步驟包括進行微影蝕刻製程。換言之，第一圖案化步驟可同時定義第一區10的閘極108b以及閘極108b。
請參照圖1F，進行第二圖案化步驟，以於第二區20的基底100上形成第三堆疊結構117c。第三堆疊結構117c包括（由下而上）絕緣層112a、介電層114a以及虛設閘極116c。第二圖案化步驟包括進行微影蝕刻製程。在一實施例中，第二圖案化步驟同時移除部分第二堆疊結構117b。更具體地說，第二圖案化步驟會移除第二堆疊結構117b的犧牲介電層110b以及犧牲閘極116b，而留下絕緣層106b以及閘極108b。
接著，於虛設閘極116a、閘極106b以及虛設閘極116c的側壁上分別形成間隙壁118a、118b以及118c。形成間隙壁118a、118b以及118c的方法包括先於基底100上形成間隙壁材料層（未繪示），再進行非等向性蝕刻製程，以移除部分間隙壁材料層。
然後，於閘極108a與閘極108b兩側的基底100中形成多個摻雜區119a，以及於閘極124b兩側的基底100中形成多個摻雜區119b。在一實施例中，閘極108a以及閘極108b共用一個摻雜區119a，且兩個摻雜區119a配置於閘極108a與閘極108b的外側。形成摻雜區119a、119b的方法包括進行離子植入製程。
請參照圖1G，於虛設閘極116a、閘極106b以及虛設閘極116c的周圍形成層間介電層120。在一實施例中，層間介電層120覆蓋閘極106b、圍繞虛設閘極116a以及虛設閘極116c的側面且裸露出虛設閘極116a以及虛設閘極116c的頂面。層間介電層120的材料包括氧化矽、硼磷矽玻璃（BPSG）、磷矽玻璃（PSG）、無摻雜矽玻璃（USG）、氟摻雜矽玻璃（FSG）、旋塗式玻璃（SOG）、介電常數低於4的低介電常數材料或其組合。層間介電層120的形成方法包括進行旋塗法或是適當的沉積製程，例如CVD製程。在一實施例中，蝕刻終止層（未繪示）可形成於層間介電層120與間隙壁120a、120b、120c之間以及層間介電層120與基底100之間。
接著，移除虛設閘極116a以及虛設閘極116c，以於層間介電層120中形成溝渠122a以及溝渠122b。移除虛設閘極116a以及虛設閘極116c的方法包括進行蝕刻製程。在此實施例中，溝渠122a、溝渠128b分別裸露出介電層110a、介電層114a。
請參照圖1H，於溝渠122a以及溝渠122b中分別填入閘極124a以及閘極124b。閘極124a以及閘極124b的材料包括金屬。在一實施例中，閘極124a以及閘極124b的材料各自包括功函數金屬層以及低電阻金屬層（未繪示）。功函數金屬層的材料包括氮化鈦（titanium nitride，TiN）、碳化鈦（titanium carbide，TiC）、氮化鉭（tantalum nitride，TaN）、碳化鉭（tantalum carbide，TaC）、碳化鎢（tungsten carbide，WC）、或氮化鋁鈦（aluminum titanium nitride，TiAlN）、鋁化鈦（titanium aluminide，TiAl）、鋁化鋯（zirconium aluminide，ZrAl）、鋁化鎢（tungsten aluminide，WAl）、鋁化鉭（tantalum aluminide，TaAl）、鋁化鉿（hafnium aluminide，HfAl）或其組合。低電阻金屬層的材料包括銅、鋁或其合金。形成閘極124a以及閘極124b的方法包括進行適當的沉積製程（例如CVD製程）以於第一區10以及第二區20的基底100上形成金屬材料層（未繪示），且金屬材料層填入溝渠122a及溝渠122b中。然後，以層間介電層120為研磨中止層，進行化學機械研磨製程，以移除溝渠122a、122b外的金屬材料層。接著，形成多個導電插塞126a、126b、126c，其分別與閘極124a、閘極108b以及閘極124b電性連接。至此，完成本發明之半導體結構1的製作。
基於上述，本發明提供一種半導體結構的製造方法。提供具有第一區10與第二區10的基底100，且第一區10的第一表面11低於第二區20的第二表面21。於第一區10的第一表面11上依序形成閘極106a、介電層108a以及閘極124a。於第二區20的第二表面21上形成閘極124b。特別要注意的是，閘極124a與閘極124b的材料包括金屬且為同時形成。在一實施例中，可選擇性地於閘極106a之一側的第一表面11上形成閘極106b，且閘極106b與閘極106a同時形成。
在此實施例中，在第一區10的記憶體元件中，絕緣層106a作為穿隧絕緣層，閘極108a作為浮置閘極，介電層110a作為閘間介電層，且閘極124a作為控制閘極。此外，絕緣層106a作為選擇閘絕緣層，且閘極108b作為選擇閘極。在第二區20的金氧半電晶體元件中，介電層114a作為閘介電層，且閘極124b作為邏輯閘極。
習知的作法中，金氧半電晶體元件的金屬閘極的所處平面通常低於記憶體元件之控制閘極的所處平面，故形成金屬閘極的研磨步驟會對控制閘極造成影響。然而，本發明中，由於第一區10的控制閘極（例如閘極124a）與第二區20的金屬閘極（例如閘極124b）同時形成且處於相同水平，故形成金屬閘極的研磨步驟不會對控制閘極造成影響。
在一實施例中，於圖1D的步驟中，介電層114可更形成於第一區10的介電層110上，再進行如圖1E至圖1H的步驟，如此可形成本發明之半導體結構2的製作。圖1H與圖2的半導體結構類似，其差別在於閘間介電層的組成不同。圖1H的閘間介電層僅由介電層110a所構成，而圖2的閘間介電層由介電層110a及其上方的介電層114b所構成。
在另一實施例中，於圖1D的步驟中，省略形成介電層110的步驟，且介電層114可更形成於第一區10的導體層108上，再進行如圖1E至圖1H的步驟，如此可形成本發明之半導體結構3的製作。圖1H與圖3的半導體結構類似，其差別在於閘間介電層的組成不同。圖1H的閘間介電層僅由介電層110a所構成，而圖3的閘間介電層僅由介電層114b所構成。
在上述的實施例中，是用先進行高k 閘介電層之金屬閘極（high-k first metal gate）製程來同步製作記憶體元件為例來說明之，但並不用以限定本發明。本領域具有通常知識者應了解，也可用後進行高k 閘介電層之金屬閘極（high-k last metal gate）製程來同步製作記憶體元件。
接下來，將參照圖1H、圖2以及圖3說明本發明之半導體結構的結構。
本發明的半導體結構1/2/3包括基底100。基底100具有第一區10與第二區20，且第一區10的第一表面11低於第二區20的第二表面21。在一實施例中，第一區10為晶胞區，第二區20為周邊區。
於第一區10中，本發明的半導體結構更含有第一絕緣層（例如絕緣層106a）、第一閘極（例如閘極108a）、第二閘極（例如閘極124a）以及閘間介電層，以共同構成電荷儲存結構。作為浮置閘極的第一閘極（例如閘極108a）配置於第一區10的第一表面11上。作為控制閘極的第二閘極（例如閘極124a）配置於第一閘極上。在一實施例中，第一閘極的材料包括含矽材料，第二閘極的材料包括金屬。作為穿隧絕緣層的絕緣層106a配置於第一閘極與基底100之間。閘間介電層配置於第二閘極與第一閘極之間。閘間介電層的材料包括ONO複合層、介電常數大於10的高介電常數層或其組合。在一實施例中，閘間介電層是僅由介電層110a（例如ONO介電層）所組成，如圖1H所示。在另一實施例中，閘間介電層是由介電材料層110a（例如ONO介電層）與介電材料層114b（例如高介電常數層）所組成，如圖2所示。在又一實施例中，閘間介電層是僅由介電層114b（例如高介電常數層）所組成，如圖3所示。在一實施例中，藉由控制第一閘極的表面至第二表面的距離，可使閘間介電層的表面與第二表面21實質上齊平。
於第一區10中，本發明的半導體結構更含有絕緣層（例如絕緣層106b）、第四閘極（例如閘極108b），以共同構成選擇電晶體。作為選擇閘極的第四閘極（例如閘極108b）配置於第一閘極（例如閘極108a）之一側的第一表面11上。第四閘極的材料包括含矽材料。作為選擇閘絕緣層的絕緣層106b配置於第四閘極與基底100之間。第一區10更含有配置於第一閘極以及第四閘極兩側的基底中的摻雜區119a，且第一閘極以及第四閘極共用一個摻雜區119a。
於第二區20中，本發明的半導體結構更含有第二絕緣層（例如絕緣層112a）、高介電常數層（例如介電層114a）以及第三閘極（例如閘極124b），以共同構成邏輯電晶體。作為邏輯閘極的第三閘極（例如閘極124b）配置於第二區20的第二表面21上，且第三閘極的材料包括金屬。高介電常數層配置於第三閘極與第二絕緣層之間。第一區10更含有配置於第三閘極124b兩側的基底100中的摻雜區119b。
綜上所述，本發明之晶胞區的浮置閘極配置於較低水平處，且控制閘極與周邊區的金屬閘極為同時形成且處於相同的較高水平處，故形成金屬閘極的研磨步驟不會對控制閘極造成影響。此外，在本發明中，利用形成金屬閘極的半導體製程來同步製作記憶體元件以及金氧半電晶體元件，可大幅降低成本，提升競爭力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、2、3‧‧‧半導體結構
10‧‧‧第一區
11‧‧‧第一表面
20‧‧‧第二區
21‧‧‧第二表面
100‧‧‧基底
101‧‧‧隔離結構
102‧‧‧罩幕層
104‧‧‧凹陷
106、112‧‧‧絕緣材料層
106a、106b、112a‧‧‧絕緣層
108、116‧‧‧導體層
108a、108b、124a、124b‧‧‧閘極
110、114‧‧‧介電材料層
110a、114a、114b‧‧‧介電層
110b‧‧‧犧牲介電層
116a、116c‧‧‧虛設閘極
116b‧‧‧犧牲閘極
117a‧‧‧第一堆疊結構
117b‧‧‧第二堆疊結構
117c‧‧‧第三堆疊結構
118a、118b、118c‧‧‧間隙壁
119a、119b‧‧‧摻雜區
120‧‧‧層間介電層
122a、122b‧‧‧溝渠
126a、126b、126c‧‧‧導體插塞
圖1A至圖1H為依照本發明一實施例所繪示的一種半導體結構的製造方法的剖面示意圖。 圖2為依照本發明另一實施例所繪示的一種半導體結構的剖面示意圖。 圖3為依照本發明又一實施例所繪示的一種半導體結構的剖面示意圖。
1‧‧‧半導體結構
10‧‧‧第一區
11‧‧‧第一表面
20‧‧‧第二區
21‧‧‧第二表面
100‧‧‧基底
101‧‧‧隔離結構
106a、106b、112a‧‧‧絕緣層
108a、108b、124a、124b‧‧‧閘極
110a、114a‧‧‧介電層
118a、118b、118c‧‧‧間隙壁
119a、119b‧‧‧摻雜區
120‧‧‧層間介電層
122a、122b‧‧‧溝渠
126a、126b、126c‧‧‧導體插塞

Claims (20)

  1. 一種半導體結構，包括： 一基底，具有一第一區與一第二區，該第一區的一第一表面低於該第二區的一第二表面； 一第一閘極，配置於該第一區的該第一表面上； 一第二閘極，配置於該第一閘極上，且該第二閘極的材料包括金屬； 一閘間介電層，配置於該第二閘極與該第一閘極之間；以及 一第三閘極，配置於該第二區的該第二表面上，且該第三閘極的材料包括金屬。
  2. 如申請專利範圍第1項所述的半導體結構，其中該閘間介電層的表面與該第二表面實質上齊平。
  3. 如申請專利範圍第1項所述的半導體結構，更包括一第四閘極，配置於該第一閘極之一側的該第一表面上。
  4. 如申請專利範圍第3項所述的半導體結構，其中該第一閘極以及該第四閘極的材料包括含矽材料。
  5. 如申請專利範圍第3項所述的半導體結構，更包括： 多個第一摻雜區，配置於該第一閘極以及該第四閘極兩側的該基底中，且該第一閘極以及該第四閘極共用一個第一摻雜區；以及 多個第二摻雜區，配置於該第三閘極兩側的該基底中。
  6. 如申請專利範圍第1項所述的半導體結構，其中該閘間介電層的材料包括ONO介電層、介電常數大於10的一高介電常數層或其組合。
  7. 如申請專利範圍第1項所述的半導體結構，其中該第一區為晶胞區，該第二區為周邊區。
  8. 如申請專利範圍第1項所述的半導體結構，更包括： 一第一絕緣層，配置於該第一閘極與該基底之間；以及 一第二絕緣層，配置於該第三閘極與該基底之間。
  9. 如申請專利範圍第8項所述的半導體結構，更包括介電常數大於10的一高介電常數層，配置於該第三閘極與該第二絕緣層之間。
  10. 如申請專利範圍第1項所述的半導體結構，其中該第一閘極為浮置閘極，該第二閘極為控制閘極，且該第三閘極為邏輯閘極。
  11. 一種半導體結構的製造方法，包括： 提供具有一第一區與一第二區的一基底，其中該第一區的一第一表面低於該第二區的一第二表面； 於該第一區的該第一表面上依序形成一第一絕緣層、一第一閘極、一第一介電層以及一第一虛設閘極； 於該第二區的該第二表面上形成一第二介電層以及一第二虛設閘極； 於該第一閘極、該第一虛設閘極以及該第二虛設閘極的周圍形成一層間介電層； 移除該第一虛設閘極以及該第二虛設閘極，以於該層間介電層中形成一第一溝渠以及一第二溝渠；以及 於該第一溝渠以及該第二溝渠中分別填入一第二閘極以及一第三閘極。
  12. 如申請專利範圍第11項所述的半導體結構的製造方法，其中該第二閘極以及該第三閘極的材料各自包括金屬。
  13. 如申請專利範圍第11項所述的半導體結構的製造方法，其中該第一介電層的表面與該第二表面實質上齊平。
  14. 如申請專利範圍第11項所述的半導體結構的製造方法，更包括於該第一閘極之一側的該第一表面上形成一第四閘極，且該第四閘極與該第一閘極同時形成。
  15. 如申請專利範圍第14項所述的半導體結構的製造方法，其中形成該第一閘極、該第一虛設閘極、該第二虛設閘極以及該第四閘極的方法包括： 於該第一區的該基底上依序形成一第一絕緣材料層以及一第一導體層； 於該第一區的該第一導體層上形成一第一介電材料層以及於該第二區的該基底上形成一第二介電材料層； 於該第一介電材料層以及該第二介電材料層上形成一第二導體層； 進行一第一圖案化步驟，以於該第一區的該基底上形成一第一堆疊結構以及一第二堆疊結構，其中該第一堆疊結構包括該第一絕緣層、該第一閘極、該第一介電層以及該第一虛設閘極；以及 進行一第二圖案化步驟，以於該第二區的該基底上形成該第二介電層以及該第二虛設閘極，其中該第二圖案化步驟同時移除部分該第二堆疊結構以留下該第四閘極。
  16. 如申請專利範圍第15項所述的半導體結構的製造方法，其中該第一導體層與該第二導體層的材料包括含矽材料。
  17. 如申請專利範圍第14項所述的半導體結構的製造方法，更包括： 於該第一閘極以及該第四閘極兩側的該基底中形成多個第一摻雜區，且該第一閘極以及該第四閘極共用一個第一摻雜區；以及 於該第三閘極兩側的該基底中形成多個第二摻雜區。
  18. 如申請專利範圍第11項所述的半導體結構的製造方法，其中該第一介電層的材料包括ONO介電層、介電常數大於10的一高介電常數層或其組合。
  19. 如申請專利範圍第11項所述的半導體結構的製造方法，其中該第一區為晶胞區，該第二區為周邊區。
  20. 如申請專利範圍第11項所述的半導體結構的製造方法，其中該第一閘極為浮置閘極，該第二閘極為控制閘極，且該第三閘極為邏輯閘極。
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