TWI490982B - 半導體結構及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種包含記憶單元與電阻器之半導體結構及其製造方法。
非揮發性記憶體元件由於具有可多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
具有穿隧氧化物之可抹除且可程式唯讀記憶體(EPROM with Tunnel Oxide，ETOX)為一種常見之記憶胞結構，其係以摻雜多晶矽製作浮置閘極與控制閘極，以進行抹除/寫入的操作。此外，為了避免ETOX因過度抹除/寫入而導致資料誤判的問題，可在記憶胞的一側串接一選擇電晶體(select transistor)，而形成兩電晶體(2T)結構。藉由選擇電晶體來控制記憶胞的程式化和讀取，來進行多次可程式化(Multiple-Time Programming；MTP)操作。
隨著多功能晶片的發展，晶胞區的記憶單元與周邊區的分壓器(如電阻器)常會製作在同一個晶片上。然而，記憶單元與電阻器的製程通常是分開進行的，因此需要多個光罩以及複雜的製程步驟，會增加成本及減少競爭力。
有鑑於此，本發明提供一種半導體結構的製造方法，可以利用現有的製程輕易地形成包含記憶單元與電阻器之半導體結構，且此結構符合客戶電性要求。
本發明提供一種半導體結構的製造方法。首先，提供一基底。基底具有晶胞區與周邊區。然後，於基底之晶胞區上形成堆疊結構以及於基底之周邊區上形成電阻器，其中堆疊結構包含閘氧化層、浮置閘極以及第一間隙壁。之後，於堆疊結構之兩側的基底中形成至少二摻雜區。繼之，於基底上依序形成介電材料層與導體材料層。接下來，於基底上形成圖案化光阻層，圖案化光阻層覆蓋堆疊結構以及部分電阻器。然後，移除未經圖案化光阻層覆蓋的介電材料層與導體材料層，以於該堆疊結構上形成閘間介電層以及控制閘極，同時於電阻器上形成金屬矽化物阻擋(SAB)層，其中堆疊結構、閘間介電層、以及控制閘極係構成電荷儲存結構。
在本發明之一實施例中，於形成電荷儲存結構的步驟之後，上述半導體結構的製造方法更包括：於電荷儲存結構的側壁上形成第二間隙壁；以及於電荷儲存結構的表面、摻雜區的表面與電阻器的部份表面上形成金屬矽化物層。
在本發明之一實施例中，上述金屬矽化物層的材料包括矽化鈷。
在本發明之一實施例中，於形成上述堆疊結構以及電阻器的步驟時，同時於基底之晶胞區之堆疊結構的一側形成選擇電晶體，且摻雜區更形成於選擇電晶體兩側的基底中，電荷儲存結構與選擇電晶體共用一個摻雜區，以及介電材料層與導體層更覆蓋選擇電晶體。
在本發明之一實施例中，上述導體材料層的材料包括摻雜多晶矽。
本發明另提供一種半導體結構，包括基底、電荷儲存結構、電阻器、介電層與第二導體層。基底具有晶胞區與周邊區。電荷儲存結構配置於基底之晶胞區上。電荷儲存結構包括依序配置於基底上的閘氧化層、浮置閘極、閘間介電層與控制閘極。電阻器配置於基底之周邊區上。電阻器包括依序配置於基底上的氧化層及第一導體層。介電層與第二導體層依序配置於電阻器上，其中介電層與第二導體層係構成金屬矽化物阻擋層。
在本發明之一實施例中，上述半導體結構更包括淺溝渠隔離結構、第一間隙壁、第二間隙壁、第三間隙壁及至少二摻雜區。淺溝渠隔離結構配置於電阻器下方的基底中。第一間隙壁配置於電荷儲存結構的側壁上。第二間隙壁配置於電阻器的側壁上。第三間隙壁配置於金屬矽化物阻擋層的側壁上。摻雜區配置於電荷儲存結構兩側的基底中。
在本發明之一實施例中，上述半導體結構更包括金屬矽化物層，其配置於電荷儲存結構的表面、摻雜區的表面、第二導體層的表面以及第一導體層未經第二導體層及第三間隙壁覆蓋的表面上。
在本發明之一實施例中，上述金屬矽化物層的材料包括矽化鈷。
在本發明之一實施例中，上述半導體結構更包括選擇電晶體，其配置於基底之晶胞區上且位於電荷儲存結構的一側。
在本發明之一實施例中，上述選擇電晶體包括依序配置在基底上的選擇閘氧化層及選擇閘極。
在本發明之一實施例中，上述半導體結構更包括淺溝渠隔離結構、第一間隙壁、第二間隙壁、第三間隙壁、第四間隙壁及多數個摻雜區。淺溝渠隔離結構配置於電阻器下方的基底中。第一間隙壁配置於電荷儲存結構的側壁上。第二間隙壁配置於電阻器的側壁上。第三間隙壁配置於金屬矽化物阻擋層的側壁上。第四間隙壁配置於選擇電晶體的側壁上。摻雜區配置於電荷儲存結構與選擇電晶體兩側的基底中，且電荷儲存結構與選擇電晶體共用一個摻雜區。
在本發明之一實施例中，上述半導體結構更包括金屬矽化物層，其配置於電荷儲存結構的表面、選擇電晶體的表面、摻雜區的表面、第二導體層的表面以及第一導體層未經第二導體層及第二間隙壁覆蓋的表面上。
在本發明之一實施例中，上述金屬矽化物層的材料包括矽化鈷。
在本發明之一實施例中，上述第一導體層與第二導體層的材料包括摻雜多晶矽。
基於上述，本發明的製造方法可整合於現有的製程(例如邏輯製程)中，利用現有的製程輕易地形成包括記憶單元與電阻器之半導體結構，大幅降低成本，提升競爭力。此處的記憶單元可為ETOX結構或包括電荷儲存結構與選擇電晶體之兩電晶體(2T)結構，可依客戶需求進行單次可程式化(OTP)或多次可程式化(MTP)操作。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至1D為依據本發明第一實施例所繪示之半導體結構之製造方法的剖面示意圖。
請參照圖1A，提供一基底100。基底100例如是P型矽基底。基底100具有晶胞區100a與周邊區100b。井區102形成於基底100中。井區102例如是P型井區。在一實施例中，深井區(未繪示)可選擇性地形成在基底100中且位於井區102的下方。此外，基底100中更形成有多個淺溝渠隔離結構101，其中至少一淺溝渠隔離結構101位於周邊區100b之基底100中。
接著，於基底100上依序形成氧化材料層及導體材料層(未繪示)。氧化材料層的材料例如是氧化矽，且其形成方法例如是進行熱氧化法或化學氣相沉積製程。導體材料層的材料例如是摻雜多晶矽，且其形成方法例如是進行化學氣相沉積製程。然後，將氧化材料層及導體材料層圖案化，以於基底100之晶胞區100a上形成堆疊結構200及選擇電晶體300，以及於基底100之周邊區100b上形成電阻器400。堆疊結構200包括依序配置在基底100上的閘氧化層104及浮置閘極110。選擇電晶體300包括依序配置在基底100上的選擇閘氧化層106及選擇閘極112。電阻器400包括依序配置在基底100上的氧化層108及導體層114。注意，閘氧化層104、選擇閘氧化層106、及氧化層108的材料、厚度均相同，浮置閘極110、選擇閘極112及導體層114的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
之後，於堆疊結構200及選擇電晶體300兩側的基底100中形成淡摻雜區116。淡摻雜區116例如是N型淡摻雜區。繼之，於堆疊結構200、選擇電晶體300及電阻器400的側壁上形成間隙壁118。間隙壁118的材料例如是氧化矽、氮化矽或氮氧化矽，且其形成方法例如是先進行化學氣相沉積製程再進行非等向性蝕刻製程。接著，於堆疊結構200及選擇電晶體300之兩側的基底100中形成多個摻雜區120。摻雜區120例如是N型摻雜區。此外，堆疊結構200(或後續形成之電荷儲存結構200')及選擇電晶體300共用一個摻雜區120。
然後，請參照圖1B，於基底100上依序形成介電材料層122與導體材料層124，以覆蓋堆疊結構200、選擇電晶體300及電阻器400。介電材料層122可為單層的氧化矽層或氧化矽-氮化矽-氧化矽(ONO)之複合層，在圖1B中是以單層結構為例來說明之。導體材料層124的材料例如是摻雜多晶矽，且其形成方法例如是進行化學氣相沉積製程。
接著，於基底100上形成圖案化光阻層129，圖案化光阻層129至少覆蓋堆疊結構200。在此實施例中，利用光罩125形成圖案化光阻層129，且圖案化光阻層129覆蓋堆疊結構200及部分電阻器400，但未覆蓋選擇電晶體300。
之後，請參照圖1C，移除未經圖案化光阻層129覆蓋的介電材料層122與導體材料層124，以於基底100之晶胞區100a上形成電荷儲存結構200'，以及於電阻器400上形成介電層128與導體層132。電荷儲存結構200'包括依序配置在基底100上的閘氧化層104、浮置閘極110、閘間介電層126與控制閘極130。注意，閘間介電層126與介電層128的材料、厚度均相同，控制閘極130與導體層132的材料、厚度均相同，且上述層可以在同一圖案化步驟中完成。
特別要說明的是，本案之介電材料層122與導體材料層124取代習知的金屬矽化物阻擋(SAB)材料層，且藉由將定義控制閘極130的圖案嵌入(embedded)定義金屬矽化物阻擋(SAB)層的光罩中，來達到使用單一光罩125以減少成本之目的。具體言之，圖案化光阻層129之圖案129a是用來定義控制閘極130，而其圖案129b是用來定義SAB層，如圖1B所示。如此一來，雖然在周邊區100b之電阻器400上會留下介電層128與導體層132，但此兩層並未改變原先客戶要求之電阻器400之電阻值，並不影響其電性，卻能達到使用單一光罩125同時定義控制閘極130及金屬矽化物阻擋(SAB)層之功效。
然後，請參照圖1D，於電荷儲存結構200'、選擇閘極300及介電層128與導體層132的側壁上形成間隙壁134。間隙壁134的材料例如是氧化矽、氮化矽或氮氧化矽，且其形成方法例如是先進行化學氣相沉積製程再進行非等向性蝕刻製程。
之後，於基底100上形成金屬層(未繪示)。金屬層的材料例如是鈷，且其形成方法例如是進行化學氣相沈積製程。繼之，進行一退火處理，使得部份金屬層與矽反應形成金屬矽化物層136。金屬矽化物層136形成於選擇電晶體300的表面、電荷儲存結構200'的表面、摻雜區的表面、導體層132的表面與電阻器400的部份表面上。金屬矽化物層136的材料包括矽化鈷。之後，移除未反應的金屬層。至此，完成本發明之半導體結構10之製造。
請參照圖1D，半導體結構10包括基底100、電荷儲存結構200'、選擇電晶體300、電阻器400、介電層128與導體層132。基底100具有晶胞區100a與周邊區100b。電荷儲存結構200'與選擇電晶體300配置於基底100之晶胞區100a上。電荷儲存結構200'包括依序配置於基底100上的閘氧化層104、浮置閘極110、閘間介電層126與控制閘極130。選擇電晶體300包括依序配置在基底100上的選擇閘氧化層106及選擇閘極112。電阻器400配置於基底100之周邊區100b上。電阻器400包括依序配置於基底100上的氧化層108及導體層114。介電層128與導體層132依序配置於電阻器400上，其中介電層128與導體層132的面積小於導體層114的面積。
此外，淺溝渠隔離結構101配置於電阻器400下方的基底100中。間隙壁118、134配置於電荷儲存結構200'的側壁上。間隙壁118配置於電阻器400的側壁上。間隙壁134配置於介電層128與導體層132的側壁上，其中介電層128與導體層132係構成金屬矽化物阻擋層。間隙壁118、134配置於選擇電晶體300的側壁上。摻雜區120配置於電荷儲存結構200'與選擇電晶體300兩側的基底100中，且電荷儲存結構200'與選擇電晶體300共用一個摻雜區120。金屬矽化物層136配置於電荷儲存結構200'的表面、選擇電晶體300的表面、摻雜區120的表面、導體層132的表面以及導體層114未經導體層132覆蓋的表面上。金屬矽化物層136的材料包括矽化鈷。導體層114與導體層132的材料包括摻雜多晶矽。
在上述的實施例中，是以在晶胞區100a形成包括電荷儲存結構200'及選擇電晶體300的兩電晶體(2T)結構為例來說明之，但本發明並不以此為限。在另一實施例中，亦可以僅形成電荷儲存結構200'於晶胞區100a上，而形成如圖2所示之半導體結構20。
綜上所述，可利用將定義控制閘極的圖案嵌入SAB光罩中，使用現有的邏輯(logic)製程來製作包括記憶單元與電阻器之半導體結構。本發明所形成之包括記憶單元與電阻器之半導體結構均符合客戶之電性要求。此處的記憶單元可為ETOX結構或包括電荷儲存結構與選擇電晶體之兩電晶體(2T)結構，可依客戶需求進行單次可程式化(OTP)或多次可程式化(MTP)操作。此外，與習知之複雜製程相比，本發明的方法可利用現有製程同時製造記憶單元與電阻器，因此能大幅降低成本，提升競爭力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20．．．半導體結構
100．．．基底
100a．．．晶胞區
100b．．．周邊區
101．．．淺溝渠隔離結構
102．．．井區
104．．．閘氧化層
106．．．選擇閘氧化層
108．．．氧化層
110．．．浮置閘極
112．．．選擇閘極
114、132．．．導體層
116．．．淡摻雜區
118、134．．．間隙壁
120．．．摻雜區
122．．．介電材料層
125．．．光罩
124．．．導體材料層
126．．．閘間介電層
128．．．介電層
129．．．圖案化光阻層
129a、129b．．．圖案
130．．．控制閘極
136．．．金屬矽化物層
200．．．堆疊結構
200'．．．電荷儲存結構
300．．．選擇電晶體
400．．．電阻器
圖1A至1D為依據本發明第一實施例所繪示之半導體結構之製造方法的剖面示意圖。
圖2為依據本發明一實施例所繪示之半導體結構的剖面示意圖。
20．．．半導體結構
100．．．基底
100a．．．晶胞區
100b．．．周邊區
101．．．淺溝渠隔離結構
102．．．井區
104．．．閘氧化層
108．．．氧化層
110．．．浮置閘極
114、132．．．導體層
116．．．淡摻雜區
118、134．．．間隙壁
120．．．摻雜區
126．．．閘間介電層
128．．．介電層
130．．．控制閘極
136．．．金屬矽化物層
200'．．．電荷儲存結構
400．．．電阻器
Claims (15)
- 一種半導體結構的製造方法，包括：提供一基底，該基底具有一晶胞區與一周邊區；於該基底之該晶胞區上形成一堆疊結構以及於該基底之該周邊區上形成一電阻器，其中該堆疊結構包含一閘氧化層、一浮置閘極以及一第一間隙壁；於該堆疊結構之兩側的該基底中形成至少二摻雜區；於該基底上依序形成一介電材料層與一導體材料層；利用包含控制閘極圖案以及金屬矽化物阻擋(SAB)層圖案的一光罩，對該介電材料層與該導體材料層進行一微影蝕刻製程，以於該堆疊結構上形成一閘間介電層以及一控制閘極，同時於該電阻器上形成一金屬矽化物阻擋(SAB)層，其中該堆疊結構、該閘間介電層、以及該控制閘極係構成一電荷儲存結構。
- 如申請專利範圍第1項所述之半導體結構的製造方法，其中於形成該電荷儲存結構的步驟之後，更包括：於該電荷儲存結構以及該金屬矽化物阻擋層的側壁上形成一第二間隙壁；以及於該電荷儲存結構的表面、該些摻雜區的表面與該電阻器的部份表面上形成一金屬矽化物層。
- 如申請專利範圍第2項所述之半導體結構的製造方法，其中該金屬矽化物層的材料包括矽化鈷。
- 如申請專利範圍第1項所述之半導體結構的製造方法，其中於形成該堆疊結構以及該電阻器的步驟時，同 時於該基底之該晶胞區之該堆疊結構的一側形成一選擇電晶體，且該些摻雜區更形成於該選擇電晶體兩側的該基底中，該電荷儲存結構與該選擇電晶體共用一個摻雜區，以及該介電材料層與該導體層更覆蓋該選擇電晶體。
- 如申請專利範圍第1項所述之半導體結構的製造方法，其中該導體材料層的材料包括摻雜多晶矽。
- 一種半導體結構，包括：一基底，該基底具有一晶胞區與一周邊區；一電荷儲存結構，配置於該基底之該晶胞區上，該電荷儲存結構包括依序配置於該基底上的一閘氧化層、一浮置閘極、一閘間介電層與一控制閘極；一電阻器，配置於該基底之該周邊區上，該電阻器包括依序配置於該基底上的一氧化層及一第一導體層；以及一介電層與一第二導體層，依序配置於該電阻器上，其中該介電層與該第二導體層係構成一金屬矽化物阻擋層，且該金屬矽化物阻擋層與該控制閘極係利用同一光罩定義。
- 如申請專利範圍第6項所述之半導體結構，更包括：一淺溝渠隔離結構，配置於該電阻器下方的該基底中；一第一間隙壁，配置於該電荷儲存結構的側壁上；一第二間隙壁，配置於該電阻器的側壁上； 一第三間隙壁，配置於該金屬矽化物阻擋層的側壁上；以及至少二摻雜區，配置於該電荷儲存結構兩側的該基底中。
- 如申請專利範圍第7項所述之半導體結構，更包括一金屬矽化物層，配置於該電荷儲存結構的表面、該些摻雜區的表面、該第二導體層的表面以及該第一導體層未經該第二導體層及該第三間隙壁覆蓋的表面上。
- 如申請專利範圍第8項所述之半導體結構，其中該金屬矽化物層的材料包括矽化鈷。
- 如申請專利範圍第6項所述之半導體結構，更包括一選擇電晶體，配置於該基底之該晶胞區上且位於該電荷儲存結構的一側。
- 如申請專利範圍第10項所述之半導體結構，其中該選擇電晶體包括依序配置在該基底上的一選擇閘氧化層及一選擇閘極。
- 如申請專利範圍第10項所述之半導體結構，更包括：一淺溝渠隔離結構，配置於該電阻器下方的該基底中；一第一間隙壁，配置於該電荷儲存結構的側壁上；一第二間隙壁，配置於該電阻器的側壁上；一第三間隙壁，配置於該金屬矽化物阻擋層的側壁上； 一第四間隙壁，配置於該選擇電晶體的側壁上；以及多數個摻雜區，配置於該電荷儲存結構與該選擇電晶體兩側的該基底中，且該電荷儲存結構與該選擇電晶體共用一個摻雜區。
- 如申請專利範圍第12項所述之半導體結構，更包括一金屬矽化物層，配置於該電荷儲存結構的表面、該選擇電晶體的表面、該些摻雜區的表面、該第二導體層的表面以及該第一導體層未經該第二導體層及該第二間隙壁覆蓋的表面上。
- 如申請專利範圍第13項所述之半導體結構，其中該金屬矽化物層的材料包括矽化鈷。
- 如申請專利範圍第6項所述之半導體結構，其中該第一導體層與該第二導體層的材料包括摻雜多晶矽。
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