CN116798956A - 一种半导体器件的制备方法及半导体器件 - Google Patents

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Abstract

本公开实施例提供了一种半导体器件的制备方法及半导体器件，其中，所述方法包括：提供衬底，衬底包括第一区域和第二区域；在衬底上形成堆叠材料层，堆叠材料层包括第一介质层、第一导电层及第二导电层；对堆叠材料层执行第一次刻蚀工艺，去除位于第一区域两端部和位于第二区域中间部分的第二导电层形成第二栅极层和电阻接触部；对堆叠材料层执行第二次刻蚀工艺，保留位于第二栅极层、电阻接触部下方的第一导电层和位于第二区域中间部分的第一导电层；其中，保留在第二栅极层下方的第一导电层构成第一栅极层，保留在第二区域中间部分的第一导电层和保留在电阻接触部下方的第一导电层构成电阻层，电阻层与电阻接触部构成电阻器结构。

Description

一种半导体器件的制备方法及半导体器件
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体器件的制备方法及半导体器件。
背景技术
半导体器件中，栅极结构和电阻器结构是非常重要的组成部分。在传统工艺过程中，需要采用多次不同的工艺过程来分别形成栅极结构和电阻器结构，工艺过程较复杂。因此，如何优化栅极结构与电阻器结构的制备工艺，成为亟需解决的问题。
发明内容
本公开实施例提供了一种半导体器件的制备方法，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成堆叠材料层，所述堆叠材料层包括从下至上的第一介质层、第一导电层及第二导电层；
对所述堆叠材料层执行第一次刻蚀工艺，去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第二导电层，使得所述第一导电层从所述第一区域的两端部以及从所述第二区域的中间部分暴露；其中，保留在所述第一区域中间部分的第二导电层构成第二栅极层，保留在所述第二区域两端部分的第二导电层构成电阻接触部；
对所述堆叠材料层执行第二次刻蚀工艺，保留位于所述第二栅极层、所述电阻接触部下方的第一导电层和位于所述第二区域中间部分的第一导电层；其中，保留在第二栅极层下方的第一导电层构成第一栅极层，保留在第二区域中间部分的第一导电层和保留在所述电阻接触部下方的第一导电层构成电阻层，所述电阻层与所述电阻接触部构成电阻器结构。
上述方案中，对所述堆叠材料层执行第二次刻蚀工艺之前，所述方法还包括：
在所述第一导电层上形成掩膜层；
对所述掩膜层执行刻蚀工艺，保留位于第二区域中间部分的掩膜层，去除第一区域上的掩膜层以及第二区域上除中间部分以外的其他区域上的掩膜层。
上述方案中，对所述堆叠材料层执行第二次刻蚀工艺后，所述方法还包括：去除位于所述第二区域的所述掩膜层。
上述方案中，在形成所述电阻器结构之后，所述方法还包括：在所述电阻器结构的两端上方形成第一接触和第二接触。
上述方案中，在形成所述第一接触和所述第二接触之前，所述方法还包括：
在所述衬底上形成第二介质层；
对所述第二介质层执行刻蚀工艺，以在所述第一栅极层和所述第二栅极层的两侧形成第一绝缘间隔物，及在所述电阻器结构的两侧形成第二绝缘间隔物。
上述方案中，在所述衬底上形成堆叠材料层之前，所述方法还包括：在所述衬底的所述第二区域上形成浅槽隔离结构，所述电阻器结构位于所述浅槽隔离结构上。
上述方案中，所述第一导电层的材料包括过渡金属氮化物；所述第二导电层的材料包括多晶硅。
上述方案中，所述第一导电层的厚度范围在1nm至10nm之间。
上述方案中，所述堆叠材料层还包括第三导电层，所述第三导电层位于所述第二导电层上；对所述堆叠材料层执行第一次刻蚀工艺还包括：去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第三导电层。
上述方案中，所述堆叠材料层还包括缓冲导电层，所述缓冲导电层位于所述第二导电层和所述第三导电层之间；对所述堆叠材料层执行第一次刻蚀工艺还包括：去除位于所述第一区域两端部和位于所述第二区域中间部分的所述缓冲导电层。
本公开实施例还提供了一种半导体器件，包括：
衬底，所述衬底包括第一区域和第二区域；
第一介质层，所述第一介质层位于所述衬底上；
第一栅极层和第二栅极层，所述第一栅极层位于所述第一区域的所述第一介质层上，所述第二栅极层位于所述第一栅极层上；
电阻器结构，位于所述第二区域的所述第一介质层上，所述电阻器结构包括电阻层和电阻接触部，所述电阻接触部位于所述电阻层的上方并设置于所述电阻层的两端，且所述电阻接触部的下方与所述电阻层的两端部的上表面接触；
其中，所述第一栅极层与所述电阻层的材料相同，所述第二栅极层与所述电阻接触部的材料相同。
上述方案中，所述第一介质层的材料包括高K介质材料。
上述方案中，所述第一栅极层和所述电阻层的材料包括过渡金属氮化物；所述第二栅极层与所述电阻接触部的材料包括多晶硅。
上述方案中，所述半导体器件还包括位于所述电阻器结构两端上方的第一接触和第二接触。
上述方案中，所述第一栅极层与所述电阻层的厚度范围在1nm至10nm之间。
上述方案中，所述半导体器件还包括第三导电层，所述第三导电层位于所述第二栅极层和所述电阻接触部上。
上述方案中，所述半导体器件还包括第一绝缘间隔物和第二绝缘间隔物；其中，所述第一绝缘间隔物位于所述第一栅极层和所述第二栅极层的两侧，所述第二绝缘间隔物位于所述电阻器结构的两侧。
上述方案中，所述半导体器件还包括缓冲导电层，所述缓冲导电层位于所述第三导电层和所述第二栅极层之间，及位于所述第三导电层和所述电阻接触部之间。
本公开实施例提供的半导体器件的制备方法及半导体器件，其中，所述方法包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上形成堆叠材料层，所述堆叠材料层包括从下至上的第一介质层、第一导电层及第二导电层；对所述堆叠材料层执行第一次刻蚀工艺，去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第二导电层，使得所述第一导电层从所述第一区域的两端部以及从所述第二区域的中间部分暴露；其中，保留在所述第一区域中间部分的第二导电层构成第二栅极层，保留在所述第二区域两端部分的第二导电层构成电阻接触部；对所述堆叠材料层执行第二次刻蚀工艺，保留位于所述第二栅极层、所述电阻接触部下方的第一导电层和位于所述第二区域中间部分的第一导电层；其中，保留在第二栅极层下方的第一导电层构成第一栅极层，保留在第二区域中间部分的第一导电层和保留在所述电阻接触部下方的第一导电层构成电阻层，所述电阻层与所述电阻接触部构成电阻器结构。形成堆叠材料层后，对堆叠材料层执行刻蚀工艺：通过第一次刻蚀工艺形成了第二栅极层和电阻接触部，通过第二次刻蚀工艺形成了第一栅极层和电阻层；其中，第一栅极层和第二栅极层可作为半导体器件的栅极，电阻接触部和电阻层共同构成电阻器结构。如此，通过两次刻蚀工艺便可同时形成栅极结构和电阻器结构，使得形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容，简化了形成栅极结构和电阻器结构的工艺流程。因此，本公开实施例中，形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容，可有效简化生产工艺流程，显著提高生产效率。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体器件的制备方法的流程框图；
图2至图11为本公开实施例提供的半导体器件在制备过程中的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体器件中，栅极结构和电阻器结构是非常重要的结构。在大多数栅极结构中，其组成部分包括多晶硅层，但该多晶硅层具有较低的电阻率，不适合作为电阻器的主体部分。通常，为了获得具有较高电阻值的电阻器结构，电阻器主体部分可通过重新形成多晶硅层并对其执行掺杂工艺来获得。
因此，在传统工艺过程中，栅极结构和电阻器结构通常在不同的工艺过程中形成，使得工艺复杂性增加，不利于生产效率的提高。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体器件的制备方法，具体请参见图1。如图所示，所述方法包括了如下步骤：
步骤101：提供衬底，所述衬底包括第一区域和第二区域；
步骤102：在所述衬底上形成堆叠材料层，所述堆叠材料层包括从下至上的第一介质层、第一导电层及第二导电层；
步骤103：对所述堆叠材料层执行第一次刻蚀工艺，去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第二导电层，使得所述第一导电层从所述第一区域的两端部以及从所述第二区域的中间部分暴露；其中，保留在所述第一区域中间部分的第二导电层构成第二栅极层，保留在所述第二区域两端部分的第二导电层构成电阻接触部；
步骤104：对所述堆叠材料层执行第二次刻蚀工艺，保留位于所述第二栅极层、所述电阻接触部下方的第一导电层和位于所述第二区域中间部分的第一导电层；其中，保留在第二栅极层下方的第一导电层构成第一栅极层，保留在第二区域中间部分的第一导电层和保留在所述电阻接触部下方的第一导电层构成电阻层，所述电阻层与所述电阻接触部构成电阻器结构。
本公开实施例中，形成堆叠材料层后，对堆叠材料层执行刻蚀工艺：通过第一次刻蚀工艺形成了第二栅极层和电阻接触部，通过第二次刻蚀工艺形成了第一栅极层和电阻层；其中，第一栅极层和第二栅极层可作为半导体器件的栅极，电阻接触部和电阻层共同构成电阻器结构。如此，通过两次刻蚀工艺便可同时形成栅极结构和电阻器结构，使得形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容，简化了形成栅极结构和电阻器结构的工艺流程。因此，本公开实施例中，形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容，可有效简化生产工艺流程，显著提高生产效率。
为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图2至图11为本公开实施例提供的半导体器件在制备过程中的工艺流程图。
首先，执行步骤101，如图2所示，提供衬底10，所述衬底10包括第一区域和第二区域。
所述衬底可以为半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底。
接着，执行步骤102，如图4所示，在所述衬底10上形成堆叠材料层12，所述堆叠材料层12包括从下至上的第一介质层12a、第一导电层12b及第二导电层12c。
这里，所述第一介质层12a的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等；可选的，在一些实施例中，所述第一介质层12a的材料包括高K介质材料，所述高K介质材料可以包含铪元素。具体的，所述高K介质材料可以包括但不限于铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)等。
在一些实施例中，所述第一导电层12b的厚度范围在1nm至10nm之间，比如2nm、2.5nm、4nm、6nm或者8nm等。
在一些具体的实施例中，所述第一导电层12b的材料包括过渡金属氮化物，比如氮化钛等。但不限于此，所述第一导电层12b还可以包括但不限于钛(Ti)、钽(Ta)、铝化钛(TiAl)、碳化钽(TaC)和氮化钽(TaN)等；所述第二导电层12c的材料包括但不限于多晶硅等。
继续参考图4，可以看出，所述堆叠材料层12还包括第三导电层12e，所述第三导电层12e位于所述第二导电层12c上；对所述堆叠材料层12执行第一次刻蚀工艺还包括：去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第三导电层12e。这里，所述第三导电层的材料包括但不限于钨等。
在一些实施例中，所述堆叠材料层12还包括缓冲导电层12d，所述缓冲导电层12d位于所述第二导电层12c和所述第三导电层12e之间；对所述堆叠材料层执行第一次刻蚀工艺还包括：去除位于所述第一区域两端部和位于所述第二区域中间部分的所述缓冲导电层。
这里，所述缓冲导电层12d可作为防扩散阻挡层，防止所述第三导电层12e的材料向所述第二导电层12b所在的区域进行扩散。在一些实施例中，所述缓冲导电层12d的材料包括但不限于钛硅氮(TiSiN)等。
可选的，所述堆叠材料层12还包括盖帽层12f，所述盖帽层12f的材料包括但不限于氮化硅等。
在实际工艺中，所述第一介质层12a、所述第一导电层12b、所述第二导电层12c、所述缓冲导电层12d、所述第三导电层12e及所述盖帽层12f的形成可以采用一种或多种薄膜沉积工艺形成；具体地，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
可以理解的，如图3所示，在一些实施例中，在所述衬底10上形成堆叠材料层12之前，所述方法还包括：在所述衬底10的所述第二区域上形成浅槽隔离结构101，所述电阻器结构14位于所述浅槽隔离结构101上。
形成所述浅槽隔离结构101的材料包括但不限于氧化物、氮化物、氮氧化物等。
接下来，执行步骤103，如图5所示，对所述堆叠材料层12执行第一次刻蚀工艺，去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第二导电层12c，使得所述第一导电层12b从所述第一区域的两端部以及从所述第二区域的中间部分暴露；其中，保留在所述第一区域中间部分的第二导电层12c构成第二栅极层132，保留在所述第二区域两端部分的第二导电层12c构成电阻接触部142。
在实际工艺中，所述刻蚀工艺可以为干法刻蚀工艺或者湿法刻蚀工艺中的至少一种或其组合。
最后，执行步骤104，如图8所示，对所述堆叠材料层12执行第二次刻蚀工艺，保留位于所述第二栅极层132、所述电阻接触部142下方的第一导电层12b和位于所述第二区域中间部分的第一导电层12b；其中，保留在第二栅极层132下方的第一导电层12b构成第一栅极层131，保留在第二区域中间部分的第一导电层12b和保留在所述电阻接触部142下方的第一导电层12b构成电阻层141，所述电阻层141与所述电阻接触部142构成电阻器结构14。
这里，所述刻蚀工艺可以为干法刻蚀工艺或者湿法刻蚀工艺中的至少一种或其组合。
在实际工艺中，所述第一栅极层和所述第二栅极层可以作为半导体器件的栅极结构。所述栅极结构可作为NMOS结构或者PMOS结构的栅极使用；其中，在不同的MOS结构中，所述栅极结构包含的所述第一导电层的厚度可以不同。因此，可以理解的，在本公开实施例中，与栅极结构同时形成的电阻器结构可以提供多种阻值供实际选择。
在一些具体的实施例中，当所述电阻层的材料为氮化钛时，与NMOS结构中的栅极结构同时形成的电阻层的厚度为6nm；与PMOS结构中的栅极结构同时形成的电阻层的厚度为2.5nm。两种厚度的材料所形成的电阻器结构均可以提供较高的电阻值。
在本公开实施例中，无需重新形成作为电阻层的材料层，仅通过两次刻蚀工艺即可同时获得栅极结构和电阻器结构，即形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容。因此，本公开实施例提供的制备方法，极大的简化了形成栅极结构和形成电阻器结构的工艺过程，有利于生产效率的提高。
同时，由于形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容，使得形成所述电阻器结构时的刻蚀精度与形成栅极结构时的刻蚀精度可以相同，从而可有效防止因刻蚀精度异常引发产品不良的风险。
传统技术中，可对有源区进行掺杂来形成电阻器，但该类型电阻器的阻值受工艺波动的影响较大，且关键尺寸、注入能量及退火温度等的设置均会对电阻器的阻值产生影响。此外，该电阻器结构还容易与衬底的掺杂阱区之间产生耦合电容。由于在电阻器结构和衬底之间存在较大的PN结电容，在对电阻器结构施加电压时需要保证PN结处于正偏状态，限制了电阻器结构的应用。
与之相比，本公开实施例中，电阻器结构具有阻值较稳定、温度系数较低，阻值不轻易随温度变化引起波动等优点。同时，由于电阻器结构与衬底的掺杂阱区之间基本没有耦合电容产生，使得施加在电阻器结构上的电压可以进行自由调制。
在一些实施例中，如图6和图7所示，对所述堆叠材料层12执行第二次刻蚀工艺之前，所述方法还包括：
在所述第一导电层12b上形成掩膜层17；
对所述掩膜层17执行刻蚀工艺，保留位于第二区域中间部分的掩膜层17，去除第一区域上的掩膜层17以及第二区域上除中间部分以外的其他区域上的掩膜层17。
所述掩膜层的材料可以包括但不限于氮化硅等，所述掩膜层的形成工艺可以与所述第一介质层的形成工艺相同，在此不做赘述。
如图9所示，对所述堆叠材料层12执行第二次刻蚀工艺后，所述方法还包括：去除位于所述第二区域的所述掩膜层17。
在实际工艺中，如图11所示，在形成所述电阻器结构14之后，所述方法还包括：在所述电阻器结构14的两端上方形成第一接触181和第二接触182。所述第一接触181和所述第二接触182的底部可以与所述第三导电层12e的上表面接触。
在一些实施例中，形成第一接触181和第二接触182，包括：
在所述衬底10上方形成绝缘材料层19；
对所述绝缘材料层19执行刻蚀工艺，形成第一接触孔(图未标识)和第二接触孔(图未标识)，所述第一接触孔(图未标识)和所述第二接触孔(图未标识)位于所述电阻器结构14的两端上方，且停止于所述第三导电层12e的上表面；
在所述第一接触孔(图未标识)和所述第二接触孔(图未标识)中分别形成所述第一接触181和所述第二接触182。
在实际工艺中，形成所述绝缘材料层19的材料可以包括但不限于氧化物、氮化物、氮氧化物等。
形成所述第一接触181和所述第二接触182的材料可以为导电材料。具体的，所述导电材料可以包括但不限于钨等。
可选的，如图10所示，在形成所述第一接触181和所述第二接触182之前，所述方法还包括：
在所述衬底10上形成第二介质层(图未示出)；
对所述第二介质层(图未示出)执行刻蚀工艺，以在所述第一栅极层131和所述第二栅极层132的两侧形成第一绝缘间隔物15，及在所述电阻器结构的两侧形成第二绝缘间隔物16。
所述第一绝缘间隔物15和所述第二绝缘间隔物16可以在所述第一栅极层131、所述第二栅极层132与所述电阻器结构14之间形成电隔离的效果。
这里，所述第一绝缘间隔物15和所述第二绝缘间隔物16的材料可以包括但不限于氧化物、氮化物、氮氧化物等。
在本公开实施例中，形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容。极大的简化了形成栅极结构和形成电阻器结构的工艺过程，有利于生产效率的提高。
同时，本公开实施例中，电阻器结构具有阻值较高、阻值稳定且温度系数较低的优点，其电阻值不会轻易随温度的变化产生波动。同时，由于电阻器结构与衬底的掺杂阱区之间基本没有耦合电容产生，使得施加在电阻器结构上的电压可以进行自由调制。
本公开实施例还提供了一种半导体器件，如图11所示，包括：
衬底10，所述衬底10包括第一区域和第二区域；
第一介质层12a，所述第一介质层12a位于所述衬底10上；
第一栅极层131和第二栅极层132，所述第一栅极层131位于所述第一区域的所述第一介质层12a上，所述第二栅极层132位于所述第一栅极层131上；
电阻器结构14，位于所述第二区域的所述第一介质层12a上，所述电阻器结构14包括电阻层141和电阻接触部142，所述电阻接触部142位于所述电阻层141的上方并设置于所述电阻层141的两端，且所述电阻接触部142的下方与所述电阻层141的两端部的上表面接触；
其中，所述第一栅极层131与所述电阻层141的材料相同，所述第二栅极层132与所述电阻接触部142的材料相同。
这里，所述衬底10可以为硅衬底。
在一些实施例中，在所述衬底10的所述第二区域中设置有浅槽隔离结构101，所述电阻器结构14位于所述浅槽隔离结构101上。形成所述浅槽隔离结构101的材料包括但不限于氧化物、氮化物、氮氧化物等。
在一些具体的实施例中，所述第一介质层12a的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等；可选的，所述第一介质层12a的材料包括高K介质材料，所述高K介质材料可以包含铪元素。具体的，所述高K介质材料可以包括但不限于铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)等。
在一些实施例中，所述第一栅极层131与所述电阻层141的材料相同，所述第二栅极层132与所述电阻接触部141的材料相同。具体的，所述第一栅极层131和所述电阻层141的材料包括过渡金属氮化物，比如氮化钛等。但不限于此，所述第一导电层12b还可以包括但不限于钛(Ti)、钽(Ta)、铝化钛(TiAl)、碳化钽(TaC)和氮化钽(TaN)等；所述第二栅极层132与所述电阻接触部142的材料包括但不限于多晶硅等。
在一些具体的实施例中，所述第一栅极层与所述电阻层的厚度范围在1nm至10nm之间，比如2nm、2.5nm、4nm、6nm或者8nm等。
可以理解的，所述第一栅极层和所述第二栅极层可作为半导体器件的栅极结构。所述栅极结构可作为NMOS结构或者PMOS结构的栅极使用；当所述电阻层的材料与NMOS结构所包含的栅极结构中的第一栅极层的材料相同，且所述材料为氮化钛时，所述第一栅极层与所述电阻层的厚度可以为6nm；当所述电阻层的材料与PMOS结构所包含的栅极结构中的第一栅极层的材料相同，且所述材料为氮化钛时，所述第一栅极层与所述电阻层的厚度可以为2.5nm。两种厚度的材料所形成的电阻器结构均可以提供较高的电阻值。
在一些实施例中，形成所述栅极结构的工艺过程和形成所述电阻器结构的工艺过程可以兼容，从而有效简化生产工艺流程，提高生产效率。
在一些实施例中，所述半导体器件还包括第三导电层12e，所述第三导电层12e位于所述第二栅极层132和所述电阻接触部142上。这里，所述第三导电层的材料包括但不限于钨等。
在一些具体的实施例中，所述半导体器件还包括缓冲导电层12d，所述缓冲导电层12d位于所述第三导电层12e和所述第二栅极层132之间，及位于所述第三导电层12e和所述电阻接触部142之间。
可以理解的，所述缓冲导电层12d可作为防扩散阻挡层，防止所述第三导电层12e的材料向所述第二导电层12b所在的区域进行扩散。这里，所述缓冲导电层12d的材料包括但不限于钛硅氮(TiSiN)等。
可选的，所述半导体器件还包括盖帽层12f，所述盖帽层12f位于所述第二栅极层132上的第三导电层12e的上方，及位于所述电阻接触部142上的第三导电层12e的上方。形成所述盖帽层12f的材料包括但不限于氮化硅等。
继续参考图11，可以看出，所述半导体器件还包括第一绝缘间隔物15和第二绝缘间隔物16；其中，所述第一绝缘间隔物15位于所述第一栅极层131和所述第二栅极层132的两侧，所述第二绝缘间隔物16位于所述电阻器结构14的两侧。
可以理解的，所述第一绝缘间隔物15和所述第二绝缘间隔物16可以在所述第一栅极层131、所述第二栅极层132与所述电阻器结构14之间形成电隔离的效果。
这里，所述第一绝缘间隔物15和所述第二绝缘间隔物16的材料可以包括但不限于氧化物、氮化物、氮氧化物等。
在实际工艺中，所述半导体器件还包括位于所述电阻器结构14两端上方的第一接触181和第二接触182。所述第一接触181和所述第二接触182的底部可以与所述第三导电层12e的上表面接触。所述第一接触181和所述第二接触182的材料可以为导电材料。具体的，所述导电材料可以包括但不限于钨等。
在一些实施例中，所述半导体器件还包括绝缘材料层19，所述绝缘材料层19位于所述衬底10上，且所述绝缘材料层19的顶表面与所述第一接触181和所述第二接触182的顶表面平齐。在实际工艺中，形成所述绝缘材料层19的材料可以包括但不限于氧化物、氮化物、氮氧化物等。
综上所述，在本公开实施例中，无需重新形成作为电阻层的材料层，仅通过两次刻蚀工艺即可同时获得栅极结构和电阻器结构，即形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容。如此，极大程度上简化了形成栅极结构和形成电阻器结构的工艺过程，有利于生产效率的提高。
同时，由于形成栅极结构的工艺过程和形成电阻器结构的工艺过程相兼容，使得形成所述电阻器结构时的刻蚀精度与形成栅极结构时的刻蚀精度相同，从而有效防止因刻蚀精度异常引发产品不良的风险。
另外，本公开实施例中，电阻器结构具有阻值高、阻值稳定性好、阻值不轻易随温度变化产生波动等优点。同时，由于电阻器结构与衬底的掺杂阱区之间基本没有耦合电容产生，使得施加在电阻器结构上的电压可以进行自由调制。
需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (18)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成堆叠材料层，所述堆叠材料层包括从下至上的第一介质层、第一导电层及第二导电层；
对所述堆叠材料层执行第一次刻蚀工艺，去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第二导电层，使得所述第一导电层从所述第一区域的两端部以及从所述第二区域的中间部分暴露；其中，保留在所述第一区域中间部分的第二导电层构成第二栅极层，保留在所述第二区域两端部分的第二导电层构成电阻接触部；
对所述堆叠材料层执行第二次刻蚀工艺，保留位于所述第二栅极层、所述电阻接触部下方的第一导电层和位于所述第二区域中间部分的第一导电层；其中，保留在第二栅极层下方的第一导电层构成第一栅极层，保留在第二区域中间部分的第一导电层和保留在所述电阻接触部下方的第一导电层构成电阻层，所述电阻层与所述电阻接触部构成电阻器结构。
2.根据权利要求1所述的方法，其特征在于，对所述堆叠材料层执行第二次刻蚀工艺之前，所述方法还包括：
在所述第一导电层上形成掩膜层；
对所述掩膜层执行刻蚀工艺，保留位于第二区域中间部分的掩膜层，去除第一区域上的掩膜层以及第二区域上除中间部分以外的其他区域上的掩膜层。
3.根据权利要求2所述的方法，其特征在于，对所述堆叠材料层执行第二次刻蚀工艺后，所述方法还包括：去除位于所述第二区域的所述掩膜层。
4.根据权利要求1所述的方法，其特征在于，在形成所述电阻器结构之后，所述方法还包括：在所述电阻器结构的两端上方形成第一接触和第二接触。
5.根据权利要求4所述的方法，其特征在于，在形成所述第一接触和所述第二接触之前，所述方法还包括：
在所述衬底上形成第二介质层；
对所述第二介质层执行刻蚀工艺，以在所述第一栅极层和所述第二栅极层的两侧形成第一绝缘间隔物，及在所述电阻器结构的两侧形成第二绝缘间隔物。
6.根据权利要求1所述的方法，其特征在于，在所述衬底上形成堆叠材料层之前，所述方法还包括：在所述衬底的所述第二区域上形成浅槽隔离结构，所述电阻器结构位于所述浅槽隔离结构上。
7.根据权利要求1所述的方法，其特征在于，所述第一导电层的材料包括过渡金属氮化物；所述第二导电层的材料包括多晶硅。
8.根据权利要求1或7所述的方法，其特征在于，所述第一导电层的厚度范围在1nm至10nm之间。
9.根据权利要求1所述的方法，其特征在于，所述堆叠材料层还包括第三导电层，所述第三导电层位于所述第二导电层上；对所述堆叠材料层执行第一次刻蚀工艺还包括：去除位于所述第一区域两端部和位于所述第二区域中间部分的所述第三导电层。
10.根据权利要求9所述的方法，其特征在于，所述堆叠材料层还包括缓冲导电层，所述缓冲导电层位于所述第二导电层和所述第三导电层之间；对所述堆叠材料层执行第一次刻蚀工艺还包括：去除位于所述第一区域两端部和位于所述第二区域中间部分的所述缓冲导电层。
11.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
第一介质层，所述第一介质层位于所述衬底上；
第一栅极层和第二栅极层，所述第一栅极层位于所述第一区域的所述第一介质层上，所述第二栅极层位于所述第一栅极层上；
电阻器结构，位于所述第二区域的所述第一介质层上，所述电阻器结构包括电阻层和电阻接触部，所述电阻接触部位于所述电阻层的上方并设置于所述电阻层的两端，且所述电阻接触部的下方与所述电阻层的两端部的上表面接触；
其中，所述第一栅极层与所述电阻层的材料相同，所述第二栅极层与所述电阻接触部的材料相同。
12.根据权利要求11所述的器件，其特征在于，所述第一介质层的材料包括高K介质材料。
13.根据权利要求11所述的器件，其特征在于，所述第一栅极层和所述电阻层的材料包括过渡金属氮化物；所述第二栅极层与所述电阻接触部的材料包括多晶硅。
14.根据权利要求11所述的器件，其特征在于，所述半导体器件还包括位于所述电阻器结构两端上方的第一接触和第二接触。
15.根据权利要求11所述的器件，其特征在于，所述第一栅极层与所述电阻层的厚度范围在1nm至10nm之间。
16.根据权利要求11所述的器件，其特征在于，所述半导体器件还包括第三导电层，所述第三导电层位于所述第二栅极层和所述电阻接触部上。
17.根据权利要求14所述的器件，其特征在于，所述半导体器件还包括第一绝缘间隔物和第二绝缘间隔物；其中，所述第一绝缘间隔物位于所述第一栅极层和所述第二栅极层的两侧，所述第二绝缘间隔物位于所述电阻器结构的两侧。
18.根据权利要求16所述的器件，其特征在于，所述半导体器件还包括缓冲导电层，所述缓冲导电层位于所述第三导电层和所述第二栅极层之间，及位于所述第三导电层和所述电阻接触部之间。
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* Cited by examiner, † Cited by third party
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US7186617B2 (en) * 2003-07-08 2007-03-06 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having a resistor pattern and plug pattern that are made from a same material
TWI490982B (zh) * 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
US9093559B2 (en) * 2012-03-09 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of hybrid high-k/metal-gate stack fabrication
US9000533B2 (en) * 2012-04-26 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for high-K and metal gate stacks
US9478636B2 (en) * 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
CN107924948B (zh) * 2015-08-26 2023-12-05 英特尔公司 用于集成电路的复合横向电阻器结构

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