KR100714481B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 반도체 기판 내에 형성된 제1 도전형의 소오스/드레인 영역, 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되고, 제1 도전형 불순물이 도우프된 폴리실리콘막, 상면이 비정질화된 금속 배리어막 및 고융점 금속막을 구비하는 게이트 전극을 포함하는 제1 도전형 트랜지스터를 포함한다.
불순물이 도우프된 폴리실리콘막, 금속 배리어막, 비정질화

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and semiconductor device fabrication method}
도 1은 본 발명의 일 실시예에 따른 평판 채널(planar channel) 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 리세스 채널(recess channel) 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정에 대한 순서도이다.
도 4 내지 도 11은 도 1을 참고하여 설명한 평판 채널 트랜지스터를 포함하는 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101: 반도체 기판 105: 게이트 절연막
110P:P형 불순물이 도우프된 폴리실리콘막
110N:N형 불순물이 도우프된 폴리실리콘막
116: 플라즈마 처리
120a: 금속 배리어막 120: 상면이 비정질화된 금속 배리어막
130: 고융점 금속막 135: P형 게이트 전극
137: N형 게이트 전극 140: 하드 마스크
150: 스페이서 160: P형 소오스/드레인 영역
162: N형 소오스/드레인 영역
165, 167: 채널 영역
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 게이트 면저항을 감소시킬 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 배선의 디자인 룰이 서브 100㎚(sub-100nm) 이하로 축소됨에 따라 배선의 RC 지연이 큰 문제로 제기되고 있다. 이러한 문제를 해결하기 위하여 텅스텐과 같은 고융점 금속(high fusion point metal)이 배선 물질로 적용되기 시작하였다.
게이트 라인에 고융점 금속막만을 적용할 경우에는 게이트 절연막의 오염 문제가 발생할 수 있다. 따라서, 불순물이 도우프된 폴리실리콘으로 이루어진 버퍼용 게이트 라인을 형성하고 그 위에 고융점 금속 라인을 적층하는 구조를 채용한다. 그러나, 폴리실리콘막 상에 고융점 금속막을 바로 적층시킬 경우 콘택 저항이 커지게 되고 실리콘 성분과 금속 성분의 반응으로 금속 실리사이드가 형성되므로, 폴리실리콘막과 고융점 금속막 사이에 금속 배리어막을 개재시킨다.
그런데, 이러한 금속 배리어막이 개재됨으로써 전술한 문제점은 해결될 수 있으나, 이로 인하여 금속 배리어막의 상면에 형성되는 고융점 금속막의 면저항이 증가될 수 있어 오히려 반도체 특성이 열화될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는 고융점 금속막의 면저항이 감소되어 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 내에 형성된 제1 도전형의 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 형성되고, 상기 제1 도전형 불순물이 도우프된 폴리실리콘막, 상면이 비정질화된 금속 배리어막 및 고융점 금속막을 구비하는 게이트 전극을 포함하는 제1 도전형 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 게이트 절연막이 형성된 반도체 기판을 제공하는 단계, 상기 게이트 절연막 상에 제1 도전형 불순물이 도우프된 폴리실리콘막을 형성하는 단계, 상 기 폴리실리콘막 상에 금속 배리어막을 형성하는 단계, 상기 금속 배리어막의 상면을 비정질화하는 단계, 상기 비정질화된 금속 배리어막의 상면에 고융점 금속막을 형성하는 단계 및 상기 고융점 금속막, 상면이 비정질화된 금속 배리어막, 제1 도전형 불순물이 도우프된 폴리실리콘막 및 게이트 절연막을 차례대로 패터닝하여 제1 도전형 트랜지스터용 게이트 전극을 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 나아가, "제1 도전형"과 "제2 도전형"이라는 용어는 P형 또는 N형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명이 일 실시예에 따른 평판 채널 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 제1 도전형 트랜지스터를 포함한다. 여기서 제1 도전형은 P형 또는 N형일 수 있다. 예를 들면, 제1 도전형 트랜지스터는 P형 트랜지스터로서, 반도체 기판(101) 내에 형성된 P형 소오스/드레인 영역(160)과 P형 소오스/드레인 영역(160) 사이의 채널 영역(165)상에 형성된 게이트 절연막(105) 및 게이트 전극(135)을 포함한다. 게이트 전극(135)은 P형 불순물이 도우프된 폴리실리콘막(110P)과 고융점 금속막(130)을 포함하는 다층 구조의 적층 게이트 전극이다. 이러한 게이트 전극(135)은 고융점 금속막(130)과 폴리실리콘막(110P) 사이에는 금속 배리어막(120)을 구비한다.
여기서, 금속 배리어막(120)은 그 상면이 비정질화된 것이다. 이러한 비정질화된 상면은 그 위에 형성되는 고융점 금속막(130)의 결정립을 증대시킬 수 있고, 이로 인해 고융점 금속막(130)의 면저항을 감소시킬 수 있게 해 준다.
이 때, 금속 배리어막(120)은 상면을 포함하여 그로부터 금속 배리어막 내에 소정의 두께까지 비정질화될 수 있다. 여기서, 금속 배리어막(120)은 그 상면으로부터 금속 배리어막(120) 두께의 약 50% 이내로 비정질화 된 것이 바람직하다. 이것은 금속 배리어막(120)이 과도하게 비정질화되면 비정질화된 금속 배리어막에 의한 접촉저항이 오히려 증가될 우려가 있기 때문이다.
이러한 금속 배리어막(24)은 금속 질화물로 이루어질 수 있다. 금속 질화물로는 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx)과 같은 이원계 화합물, 텅스텐실리콘질화물, 티타늄실리콘질화물, 탄탈륨실리콘질화물과 같은 삼원계 화합물 등을 예로 들 수 있으며, 이에 한정되는 것은 아니다.
이러한 금속 배리어막(120)의 비정질화된 상면에 형성되는 고융점 금속막(30)은 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti) 등의 금속을 사용할 수 있는데 이에 한정되는 것은 아니다. 반도체 소자 제조 공정에의 적용 용이성을 고려할 때 텅스텐이 고융점 금속막(30)으로 범용적으로 사용될 수 있으나, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
또한, 금속 배리어막(120)의 하부에 형성되는 P형 불순물이 도우프된 폴리실리콘막(110P)은 P형 불순물이 단독으로 도우프된 폴리실리콘막이거나, P형 불순물과 N형 불순물이 함께 도우프되어 있되 P형 불순물의 농도가 N형 불순물의 농도보다 더 높게 도우프된 폴리실리콘막일 수 있다.
도면으로 도시하지는 않았으나, 본 발명의 목적범위 내에서 상기 게이트 전극은 전술한 폴리실리콘막, 금속 배리어막, 확산방지막, 오믹콘택막 등과 같은 다른 층간막을 더 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 제1 도전형 트랜지스터를 구비하는 반도체 소자는 제2 도전형 트랜지스터, 예컨대 NMOS 트랜지스터를 PMOS 트랜지스터와 함께 포함할 수 있다.
NMOS 트랜지스터는 반도체 기판(101) 내에 형성된 N형 소오스/드레인 영역(162)과 N형 소오스/드레인 영역(162) 사이의 채널 영역(167)상에 형성된 게이트 절연막(105) 및 게이트 전극(137)을 포함한다. 게이트 전극(137)은 N형 불순물이 도우프된 폴리실리콘막(110N)과 고융점 금속막(130)을 포함한다. 게이트 전극(137) 은 N형 불순물이 도우프된 폴리실리콘막(110N)과 고융점 금속막(130)을 포함하는 다층 구조의 적층 게이트 전극으로, 고융점 금속막(130)과 상기 폴리실리콘막(110N) 사이에는 상면이 비정질화된 금속 배리어막(120)을 구비한다.
금속 배리어막(120) 및 고융점 금속막(130)은 도 1을 참고하여 설명한 바와 동일하므로 여기서는 생략하기로 한다.
본 발명의 일 실시예에 따른 반도체 소자는 서로 다른 불순물이 도우프된 폴리실리콘막, 즉 듀얼 폴리실리콘막(110P, 110N)으로 이루어진 게이트 전극(135, 137)을 포함할 수 있다. 즉, PMOS 트랜지스터의 경우에는 P형 불순물이 도우프된 폴리실리콘막(110P)으로 이루어진 게이트 전극(135)이, NMOS 트랜지스터의 경우에는 N형 불순물이 도우프된 폴리실리콘막(110N)으로 이루어진 게이트 전극(137)이 사용된다. 종래의 경우 공정 단순화를 위하여 N형 불순물이 도우프된 폴리실리콘막을 사용하여 PMOS 트랜지스터용 게이트 전극을 형성하였는데, 본 발명과 같이 P형 불순물이 도우프된 폴리실리콘막을 사용하여 PMOS 트랜지스터용 게이트 전극(135)를 형성하면 문턱 전압이 더 낮아진다. 따라서, 듀얼 폴리실리콘막(110P, 110N)을 사용할 경우 트랜지스터의 특성을 향상시킬 수 있다.
또, P형 불순물이 도우프된 폴리실리콘막(110P)은 P형 불순물과 함께 P형 불순물의 농도보다 낮은 농도의 N형 불순물이 도우프되어 있는 폴리실리콘막이고, N형 불순물이 도우프된 폴리실리콘막(110N)은 N형이 단독으로 도우프되어 있는 것이 각각(110P, 110N)에 P형 불순물과 N형 불순물만이 도우프되어 있는 경우에 비해 제조 공정이 간단하다. 이에 대해서는 제조 방법에서 상술한다.
미설명 부호 140은 게이트 전극(135, 137)을 형성하기 위한 하드 마스크를, 150은 스페이서를 각각 나타낸다.
도 2는 본 발명의 일 실시예에 따른 다층 구조가 적용된 리세스 채널 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 1과 달리 PMOS 트랜지스터의 P형 소오스/드레인 영역(160') 사이의 채널 영역과 NMOS 트랜지스터의 N형 소오스/드레인 영역(162') 사이의 채널 영역이 각각 반도체 기판(101) 내로 리세스되어 형성된 트렌치(T)의 외주를 따라 형성된다. 따라서, 트랜지스터의 게이트 라인의 디자인 룰이 작아지더라도 충분한 채널 길이를 확보할 수 있다. 기타 나머지 구성 요소는 도 1을 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
이하 도 3 내지 도 11을 참조하여 도 1에 도시되어 있는 반도체 소자의 예시적인 제조 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 공정의 순서도이고, 도 4 내지 도 11은 도 1의 반도체 소자를 제조하는 공정을 순차적으로 나타낸 단면도이다.
먼저, 반도체 기판을 제공한다(S10).
도 4를 참조하면, 반도체 기판(101) 내에 소자 분리 영역(미도시)을 형성하여 액티브 영역을 정의한 후, 반도체 기판(101) 상에 게이트 절연막(105)을 형성한 다.
기판(101)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
게이트 절연막(105)은 기판(101)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들 수 있다.
다음으로, 전술한 반도체 기판의 게이트 절연막 상에 폴리실리콘막을 형성한다(S20).
도 5를 참조하면, 먼저 게이트 절연막(105) 상에 N형 불순물이 도우프된 폴리실리콘막 (110N)을 형성한다. N형 불순물이 도우프된 폴리실리콘막은 폴리실리콘막을 형성한 후 N형 불순물을 이온 주입에 의해 도핑하거나, 폴리실리콘막 증착시에 인-시츄로 N형 불순물을 도핑하여 형성할 수 있다. N형 불순물로는 인(P) 또는 비소(As)를 사용할 수 있다.
도 6을 참조하면, 액티브 영역 중 NMOS가 형성될 영역을 마스킹하는 포토레지스트 패턴(112)을 형성한다. 이어서, 포토레지스트 패턴(112)을 이온주입마스크로 사용하여 P형 불순물(114)을 이온 주입에 의해 도핑하여 P형 불순물이 도우프된 폴리실리콘막(110P)을 형성한다. P형 불순물로는 붕소(B), 붕소 불화물(BF2), 인듐 (In) 등이 사용될 수 있다.
이 때 P형 불순물의 농도가 이미 도핑되어 있던 N형 불순물의 농도보다 높도록 도핑하여 전체적인 도전형이 P형을 나타내도록 한다. 그 결과 도 6에 도시되어 있는 바와 같이 반도체 기판(101) 상에 N형 불순물이 도우프된 폴리실리콘막(110N)과 P형 불순물이 도우프된 폴리실리콘막(110P)으로 이루어진 듀얼 폴리실리콘막이 형성된다.
듀얼 폴리실리콘막은 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 각각 노출시키는 2장의 마스크를 사용하여 N형 불순물과 P형 불순물을 각각 주입하여 형성할 수도 있으나, 도 5 및 도 6에 설명한 바와 같이 한 장의 마스크만을 사용하여 형성하는 것이 공정을 단순화하고 제조 단가를 감소시킬 수 있다. 이어서, 급속 질화 처리 및 세정 공정을 실시한다.
다음으로, 앞서 형성된 폴리실리콘막 상에 금속 배리어막을 형성한다(S30).
도 7을 참조하면, N형 불순물이 도우프된 폴리실리콘막(110N) 및 P형 불순물이 도우프된 폴리실리콘막(110P) 상에 각각 금속 배리어막(120a)를 형성한다. 이러한 금속 배리어막(120a)에 사용할 수 있는 재료는 전술한 바와 같다.
이어서, 형성된 금속 배리어막의 상면을 비정질화한다(S40).
도 8을 참조하면, 금속 배리어막의 상면을 비정질화 처리(116)하여 상면이 비정질화된 금속 배리어막(120)을 형성한다. 이 때, 비정질화 공정은 플라즈마 처리에 의할 수 있다. 여기서 플라즈마 공정에 사용할 수 있는 플라즈마 소오스로는 He, Ne, Ar, Kr, Xe, N2 기체 등을 각각 단독으로 또는 이들을 혼합하여 사용할 수 있는데 이에 한정되는 것은 아니다. 이러한 플라즈마 공정이 수행되는 챔버의 온도는 상온 내지 900℃ 정도에서 적절하게 조절될 수 있으며, 챔버의 압력은 10Torr 이하로 조절될 수 있다.
이러한 공정에 의해 형성되는 금속 배리어막의 비정질화된 상면은 후술할 고융점 금속막과 접촉된다. 이 때 금속 배리어막의 상면으로부터 소정의 두께까지 금속 배리어막의 내부에 비정질화가 일어날 수 있다. 다만, 전술한 바와 같이 금속 배리어막의 대부분이 비정질화되면 게이트의 접촉저항이 증가할 우려가 있으므로, 금속 배리어막의 상면으로부터 금속 배리어막 전체 두께의 약 50% 정도 이내로 비정질화되도록 조절하는 것이 바람직하다.
다음으로, 상면이 비정질화된 금속 배리어막의 상면에 고융점 금속막을 형성한다(S50).
도 9를 참조하면, 상면이 비정질화된 금속 배리어막(120)의 상면에 고융점 금속막(130)을 형성하고, 이어서 게이트 전극을 정의하기 위한 하드마스크(140)를 고융점 금속막(130) 상에 형성한다. 고융점 금속막의 재질은 전술한 바와 같으며, 하드마스크(140)는 실리콘 질화막 등으로 이루어질 수 있다.
다음으로, 전술한 고융점 금속막, 금속 배리어막, 폴리실리콘막 및 게이트 절연막을 차례로 패터닝하여 게이트 전극을 완성한다(S60).
도 10을 참조하면, 하드 마스크(140)를 식각마스크로 사용하여 고융점 금속막(130), 금속 배리어막(120), 폴리실리콘막(110N 및 110P) 및 게이트 절연막(105)을 식각하여 PMOS용 게이트 전극(135)과 NMOS용 게이트 전극(137)을 각각 형성한 다. 이어서, PMOS 영역에는 P형 불순물을 NMOS 영역에는 N형 불순물을 각각 주입하여 저농도 P형 소오스/드레인 영역(145)과 저농도 N형 소오스/드레인 영역(147)을 각각 형성한다.
도 11을 참조하면, 각 게이트 전극(135, 137)의 측벽에 스페이서(150)를 형성한 후 PMOS 영역에는 P형 불순물을 NMOS 영역에는 N형 불순물을 각각 주입하여 고농도 P형 소오스/드레인 영역(155)과 고농도 N형 소오스/드레인 영역(157)을 형성한다. 그 결과 P형 소오스/드레인 영역(160)과 N형 소오스/드레인 영역(162)을 구비하는 평판 채널형 PMOS 트랜지스터와 NMOS 트랜지스터가 완성된다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 PMOS 트랜지스터 및 NMOS 트랜지스터에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자는 금속 배리어막의 상면을 비정질화함으로써 그 상면에 형성되는 고융점 금속막의 면저항을 감소시킬 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판 내에 형성된 제1 도전형의 소오스/드레인 영역;
    상기 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 제1 도전형 불순물이 도우프된 폴리실리콘막, 상기 폴리실리콘막 상에 형성된 상면이 비정질화된 금속 배리어막 및 상기 비정질화된 금속 배리어막의 상면에 형성된 고융점 금속막을 구비하는 게이트 전극을 포함하는 제1 도전형 트랜지스터를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    제1 도전형은 P형인 반도체 소자.
  3. 제2항에 있어서,
    상기 P형 불순물이 도우프된 폴리실리콘막은 상기 P형 불순물과 함께 상기 P형 불순물의 농도보다 낮은 농도의 N형 불순물이 도우프되어 있는 반도체 소자.
  4. 제2항에 있어서,
    상기 반도체 기판 내에 형성된 제2 도전형의 소오스/드레인 영역;
    상기 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 제2 도전형 불순물이 도우프된 폴 리실리콘막, 상면이 비정질화된 금속 배리어막 및 고융점 금속막을 구비하는 게이트 전극을 포함하는 제2 도전형 트랜지스터를 더 포함하는 반도체 소자.
  5. 제1항 또는 제4항에 있어서,
    상기 금속 배리어막은 금속 질화물로 이루어진 반도체 소자.
  6. 제5항에 있어서,
    상기 금속 배리어막은 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 텅스텐실리콘질화물, 티타늄실리콘질화물 및 탄탈륨실리콘질화물로 이루어진 군으로부터 선택된 어느 하나 이상으로 형성된 반도체 소자.
  7. 제1항 또는 제4항에 있어서,
    상기 고융점 금속막은 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr) 및 티타늄(Ti)으로 이루어진 군으로부터 선택된 어느 하나 이상의 금속으로 이루어진 반도체 소자.
  8. 제1항 또는 제4항에 있어서,
    상기 채널영역은 상기 반도체 기판 내로 리세스된 채널 영역인 반도체 소자.
  9. 제1항 또는 제4항에 있어서,
    상기 금속 배리어막은 그 상면으로부터 상기 금속 배리어막 두께의 50%이내로 비정질화된 반도체 소자.
  10. 게이트 절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 게이트 절연막 상에 제1 도전형 불순물이 도우프된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 금속 배리어막을 형성하는 단계;
    상기 금속 배리어막의 상면을 비정질화하는 단계;
    상기 비정질화된 금속 배리어막의 상면에 고융점 금속막을 형성하는 단계;및
    상기 고융점 금속막, 상기 상면이 비정질화된 금속 배리어막, 상기 제1 도전형 불순물이 도우프된 폴리실리콘막 및 상기 게이트 절연막을 차례대로 패터닝하여 제1 도전형 트랜지스터용 게이트 전극을 완성하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 도전형은 P형인 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 폴리실리콘막을 형성하는 단계는
    상기 게이트 절연막이 형성되어 있는 상기 반도체 기판 전면에 N형 불순물이 도우프된 폴리실리콘 막을 형성하는 단계;및
    상기 N형 불순물이 도우프된 폴리실리콘막의 일부에 P형 불순물을 도우프하여 상기 P형 불순물이 도우프된 폴리실리콘막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 도전형 불순물이 도우프된 폴리실리콘막을 형성하는 단계는 상기 게이트 절연막 상에 상기 제1 도전형 불순물이 도우프된 폴리실리콘막과 함께 제2 도전형 불순물이 도우프된 폴리실리콘막을 형성하는 단계이고,
    상기 제1 도전형 트랜지스터용 게이트 전극을 완성하는 단계는 상기 제1 도전형 트랜지스터용 게이트 전극과 함께 상기 고융점 금속막, 상면이 비정질화된 금속 배리어막, 상기 제2 도전형 불순물이 도우프된 폴리실리콘막 및 상기 게이트 절연막을 차례대로 패터닝하여 제2 도전형 트랜지스터용 게이트 전극을 동시에 형성하는 단계인 반도체 소자의 제조 방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 비정질화 단계는 상기 금속 배리어막의 상면을 플라즈마 처리하여 진행하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 플라즈마 처리 공정은 플라즈마 소오스로서 He, Ne, Ar, Kr, Xe 및 N2 로 이루어진 군으로부터 선택된 어느 하나 이상의 기체를 사용하는 반도체 소자의 제조 방법.
  16. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 비정질화 공정은 상기 금속 배리어막을 상면으로부터 상기 금속 배리어막의 두께의 50% 내로 비정질화하는 반도체 소자의 제조 방법.
  17. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 금속 배리어막은 금속 질화물로 이루어진 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 금속 배리어막은 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 텅스텐실리콘질화물, 티타늄실리콘질화물 및 탄탈륨실리콘질화물로 이루어진 군으로부터 선택된 어느 하나 이상으로 형성된 반도체 소자의 제조 방법.
  19. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 고융점 금속막은 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr) 및 티타늄(Ti)으로 이루어진 군으로부터 선택된 어느 하나 이상의 금속으로 이루어진 반도체 소자의 제조 방법.
  20. 제1항에 있어서,
    상기 비정질화된 금속 배리어막의 상면에 형성된 고융점 금속막은 비정질화되지 않은 금속 배리어막의 상면에 형성된 고융점 금속막보다 결정립이 증대된 반도체 소자.
  21. 제10항에 있어서,
    상기 비정질화된 금속 배리어막의 상면에 형성된 고융점 금속막은 비정질화되지 않은 금속 배리어막의 상면에 형성된 고융점 금속막보다 결정립이 증대된 반도체 소자 제조 방법.
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