KR100642761B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 반도체 기판 내에 형성된 제1 도전형의 소오스/드레인 영역, 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막 및 게이트 절연막 상에 형성되고, 제1 도전형 불순물이 도우프된 다결정 반도체막, 다결정 반도체막의 상부에 형성되고 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x=0.01 ~ 0.55)을 포함하는 오믹콘택막, 오믹콘택막의 상부에 형성된 금속 배리어막 및 금속 배리어막의 상부에 형성된 고융점 금속막을 구비하는 다층 게이트 전극을 포함하는 제1 도전형 트랜지스터를 포함한다.
오믹콘택막, 불순물이 도우프된 다결정 실리콘막, 저항특성, 반전 커패시턴스

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method for the same}
도 1은 본 발명의 일 실시예에 따른 평판 채널(planar channel) 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 리세스 채널(recess channel) 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 3 내지 도 8는 도 1을 참고하여 설명한 평판 채널 트랜지스터를 포함하는 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따라 제조한 테스트 샘플과 비교 샘플의 계면 형상을 나타낸 주사전자현미경(scanning electron microscope; SEM) 이미지이다.
도 10은 본 발명의 일 실시예에 따라 제조한 테스트 샘플과 비교 샘플의 C-V 특성을 나타내는 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
101: 반도체 기판 105: 게이트 절연막
110P: P형 불순물이 도우프된 다결정 반도체막
110N: N형 불순물이 도우프된 다결정 반도체막
120: 오믹콘택막 130: 고융점 금속막
132: 금속 배리어막 135, 135': P형 게이트 전극
137, 137': N형 게이트 전극 140: 하드 마스크
150: 스페이서 160, 160': P형 소오스/드레인 영역
162, 162': N형 소오스/드레인 영역
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 고온에서 안정하면서도 저항 등 특성 등이 개선되어 신뢰성이 우수한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화 되고 배선의 디자인 룰이 서브 100㎚(sub-100nm) 이하로 축소됨에 따라 배선의 RC 지연이 큰 문제로 제기되고 있다. 이러한 문제를 해결하기 위하여 면저항(sheet resistance)이 2-4Ω/□ 정도로 작은 텅스텐과 같은 고융점 금속(high fusion point metal)이 배선 물질로 적용되기 시작하였다. 고융점 금속막은 게이트 라인 또는 비트 라인등에 적용될 수 있다.
게이트 라인에 고융점 금속막만을 적용할 경우에는 게이트 절연막의 오염 문제가 발생할 수 있다. 따라서, 불순물이 도우프된 다결정 실리콘으로 이루어진 버퍼용 게이트 라인을 형성하고 그 위에 고융점 금속 라인을 적층하는 구조를 채용한다. 그러나, 다결정 실리콘막 상에 고융점 금속막을 바로 적층시킬 경우 발생할 수 있는 고융점 금속막 자체의 실리사이드화를 차단하기 위한 금속 배리어막과, 고융 점 금속막의 콘택 저항을 감소시키기 위하여 다결정 실리콘막과 고융점 금속막 사이에 오믹콘택막 등을 개재시키게 된다.
그런데, 종래의 오믹콘택막은 다결정 실리콘막에 도우프된 불순물이 외부로 확산(out diffusion)하는 경로로 작용할 수 있으며, 오믹콘택막 위에 증착되는 게이트 금속의 결정성을 변화 시켜 게이트 전극의 면저항을 상승시키는 요인이 될 수 있다. 이로 인하여, PMOS 소자의 경우에는 C-V특성이 현저히 열화되는 현상이 발생할 수 있다. 또한, 종래의 오믹콘택막은 고온에서 불안정하여, 열공정에서 응집하거나 다결정 실리콘막에 보이드(void)를 형성하는 현상 등이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고온에서 안정하면서도 저항 등 특성 등이 개선되어 신뢰성이 우수한 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 내에 형성된 제1 도전형의 소오스/드레인 영역, 상기 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막 및 상기 게 이트 절연막 상에 형성되고, 상기 제1 도전형 불순물이 도우프된 다결정 반도체막, 상기 다결정 반도체막의 상부에 형성되고 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x=0.01 ~ 0.55)을 포함하는 오믹콘택막, 상기 오믹콘택막의 상부에 형성된 금속 배리어막 및 상기 금속 배리어막의 상부에 형성된 고융점 금속막을 구비하는 다층 게이트 전극을 포함하는 제1 도전형 트랜지스터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 게이트 절연막이 형성된 반도체 기판을 제공하는 단계, 상기 게이트 절연막 상에 제1 도전형 불순물이 도우프된 다결정 반도체막을 형성하는 단계, 상기 다결정 반도체막 상에 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x = 0.01 내지 0.55)을 포함하는 오믹콘택막을 형성하는 단계, 상기 오믹콘택막의 상부에 금속 배리어막을 형성하는 단계, 상기 금속 배리어막의 상부에 고융점 금속막을 형성하는 단계 및 상기 고융점 금속막, 금속 배리어막, 오믹콘택막, 제1 도전형 불순물이 도우프된 다결정 반도체막 및 게이트 절연막을 차례대로 패터닝하여 제1 도전형 트랜지스터용 게이트 전극을 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 나아가, "제1 도전형"과 "제2 도전형"이라는 용어는 P형 또는 N형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 다층 구조가 적용된 평판 채널 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 다층 구조가 적용된 반도체 소자는 제1 도전형 트랜지스터, 예컨대 PMOS 트랜지스터를 포함한다. PMOS 트랜지스터는 반도체 기판(101) 내에 형성된 P형 소오스/드레인 영역(160)과 P형 소오스/드레인 영역(160) 사이의 채널 영역(165)상에 형성된 게이트 절연막(105) 및 게이트 전극(135)을 포함한다. 게이트 전극(135)은 P형 불순물이 도우프된 다결정 반도체막(110P)과 고융점 금속막(130)을 포함하는 다층 게이트 전극으로, P형 불순물이 도우프된 다결정 반도체막(110P)과 고융점 금속막(130) 사이에 오믹콘택막(120)과 금속 배리어막(132)을 구비한다.
본 발명의 일 실시예에서, 다결정 반도체막(110P)은 실리콘계 반도체막일 수 있다. 예를 들면 다결정 실리콘막일 수 있다. 이러한 다결정 반도체막(110P)는 약 10 내지 2000Å 정도로 적절하게 형성될 수 있다.
고융점 금속막(130)은 녹는점이 철(1539℃)보다 높은 금속인 고융점 금속으로 이루어질 수 있다. 고융점 금속을 예시하면 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti) 등이 있는데 이에 한정되지는 않는다. 반도체 소자 제조 공정에의 적용 용이성을 고려할 때 텅스텐이 고융점 금속막(130)으로 범용적으로 사용될 수 있으나, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다. 이러한 고융점 금속막(130)은 약 10 내지 2000Å 정도로 적절하게 조절될 수 있다.
금속 배리어막(132)은 후속 열처리에 의해 고융점 금속막(130)이 실리사이드화되는 것을 차단하기 위한 것이다. 이러한 금속 배리어막(132)은 금속 질화물로 이루어질 수 있다. 금속 질화물로는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 보론 질화물 등을 예로 들 수 있다. 이러한 금속 배리어막(132)은 약 5 내지 300Å의 두께로 적절하게 조절될 수 있다.
오믹콘택막(120)은 고융점 금속막(130) 또는 금속 배리어막(132)과 다결정 반도체막(110P)의 콘택 저항을 낮추기 위한 것이다. 본 발명의 일 실시예에 있어서, 오믹콘택막(120)은 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x=0.01 ~ 0.55)을 포함하여 이루어진다. 예를 들면, 오믹콘택막(120)은 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x=0.01 ~ 0.55)을 포함하는 이성분계 금속막, 삼원계 실리사이드막(MxW1 - xSiy, x=0.01 ~ 0.55) 또는 이들의 복합막일 수 있다. 여기서, 별도의 도면으로 도시하지는 않았으나, 이성분계 금속막과 삼원계 실리사이드막을 포함하는 복합막에 있어서 실리사이드막은 불순물이 도우프된 다결정 반도체막(110N, 110P)과의 계면에 형성될 수 있다. 이러한 오믹콘택막(120)은 약 5 내지 500Å 정도로 적절하게 조절될 수 있다. 이 때, 비텅스텐 금속(M)으로는 Ti, Zr, Hf 등이 사용될 수 있으나 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 오믹콘택막(120)에 포함된 텅스텐의 원자함량(1-x)은 비텅스텐 금속의 원자함량(x)보다 크거나 같다. 이러한 함량 범위 내에서 게이트 전극의 낮은 면저항을 확보할 수 있으며, 나아가 오믹콘택막과 다결정 반도체막 사이 등과 같이 게이트 전극 내에 형성될 수 있는 계면에서의 거칠음(roughness)이 개선될 수 있다. 또한, 열공정시 안정성을 확보할 수 있다. 여기서, x가 0.01 미만이면, 과도한 텅스텐으로 인하여 후속 열공정시 실리콘 성분의 확산으로 인한 보이드 형성이 발생되는 등 반도체 소자의 신뢰성이 저하될 우려가 있다. 반면, x가 0.55를 초과하면, 비텅스텐 금속의 함량이 높아지므로 이로 이하여 고온 열공정시 비텅스텐 금속으로 인한 응집화가 일어날 우려가 있을 뿐만 아니라, 비텅스텐 금속과 도우프된 다결정 반도체막과의 반응이 일어나서 PMOS 트랜지스터에서의 반전 커패시턴스 특성이 열화될 우려가 있다. 그러나, 본 발명이 전술한 범위를 벗어나는 비율을 배제하는 것은 아니다.
미설명 부호 140은 게이트 전극(135, 137)을 형성하기 위한 하드 마스크를 나타내며, 150은 스페이서를 각각 나타낸다.
한편, 본 발명의 일 실시예에 따른 반도체 소자는 제2 도전형 트랜지스터, 예컨대 NMOS 트랜지스터를 PMOS 트랜지스터와 함께 포함할 수 있다. NMOS 트랜지스터는 반도체 기판(101) 내에 형성된 N형 소오스/드레인 영역(162)과 N형 소오스/드레인 영역(162) 사이의 채널 영역(167)상에 형성된 게이트 절연막(105) 및 게이트 전극(137)을 포함한다. 게이트 전극(135)은 N형 불순물이 도우프된 다결정 반도체막(110N)과 고융점 금속막(130)을 포함하는 다층 게이트 전극으로, N형 불순물이 도우프된 다결정 반도체막(110N)과 고융점 금속막(130) 사이에 오믹콘택막(120)과 금속 배리어막(132) 등을 구비한다.
게이트 전극을 구성하는 각각의 막에 대한 설명은 전술한 PMOS 트랜지스터에 대한 설명과 실질적으로 동일하므로, 여기서는 생략하기로 한다.
본 발명의 일 실시예에 따른 반도체 소자는 서로 다른 불순물이 도우프된 다결정 반도체막, 즉 듀얼 다결정 반도체막(110P, 110N)으로 이루어진 게이트 전극(135, 137)을 포함한다. 즉, PMOS 트랜지스터의 경우에는 P형 불순물이 도우프된 다결정 반도체막(110P)으로 이루어진 게이트 전극(135)이, NMOS 트랜지스터의 경우에는 N형 불순물이 도우프된 다결정 반도체막(110N)으로 이루어진 게이트 전극(137)이 사용된다. 종래의 경우 공정 단순화를 위하여 N형 불순물이 도우프된 다결정 반도체막을 사용하여 PMOS 트랜지스터용 게이트 전극을 형성하며 이 경우 문턱 전압이 약 0.7V정도이다. 반면, 본 발명과 같이 P형 불순물이 도우프된 다결정 반도체막을 사용하여 PMOS 트랜지스터용 게이트 전극(135)를 형성하면 문턱 전압이 약 0.55V 정도로 낮아진다. 따라서, 듀얼 다결정 반도체막(110P, 110N)을 사용할 경우 트랜지스터의 특성을 향상시킬 수 있다.
또, P형 불순물이 도우프된 다결정 반도체막(110P)은 P형 불순물과 함께 P형 불순물의 농도보다 낮은 농도의 N형 불순물이 도우프되어 있는 다결정 반도체막이고, N형 불순물이 도우프된 다결정 반도체막(110N)은 N형이 단독으로 도우프되어 있는 것이 각각(110P, 110N)에 P형 불순물과 N형 불순물만이 도우프되어 있는 경우에 비해 제조 공정이 간단하다. 이에 대해서는 제조 방법에서 상술한다.
도 2는 본 발명의 일 실시예에 따른 다층 구조가 적용된 리세스 채널 트랜지스터를 포함하는 반도체 소자를 나타내는 단면도이다.
도 1과 달리 PMOS 트랜지스터의 P형 소오스/드레인 영역(160') 사이의 채널 영역과 NMOS 트랜지스터의 N형 소오스/드레인 영역(162') 사이의 채널 영역이 각각 반도체 기판(101) 내로 리세스되어 형성된 트렌치(T)의 외주를 따라 형성된다. 따라서, 트랜지스터의 게이트 라인의 디자인 룰이 작아지더라도 충분한 채널 길이를 확보할 수 있다. 기타 나머지 구성 요소는 도 1을 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
이하 도 3 내지 도 8을 참조하여 도 1에 도시되어 있는 반도체 소자의 예시적인 제조 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 3을 참조하면, 반도체 기판(101) 내에 소자 분리 영역(미도시)을 형성하여 액티브 영역을 정의한 후, 반도체 기판(101) 상에 게이트 절연막(105)을 형성한 다.
기판(101)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
게이트 절연막(105)은 기판(101)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
이어서, 게이트 절연막(105) 상에 N형 불순물이 도우프된 다결정 반도체막, 예컨대 다결정 실리콘막(110N)을 형성한다. N형 불순물이 도우프된 다결정 실리콘막은 먼저 다결정 실리콘막을 형성한 후 N형 불순물을 이온 주입에 의해 도핑하거나, 다결정 실리콘막 증착시에 인-시츄로 N형 불순물을 도핑하여 형성할 수 있다. N형 불순물로는 인(P) 또는 비소(As)를 사용할 수 있다.
도 4를 참조하면, 액티브 영역 중 NMOS가 형성될 영역을 마스킹하는 포토레지스트 패턴(112)을 형성한다. 이어서, 포토레지스트 패턴(112)을 이온주입마스크로 사용하여 P형 불순물(114)을 이온 주입에 의해 도핑하여 P형 불순물이 도우프된 다결정 실리콘막(110P)을 형성한다. P형 불순물로는 붕소(B), 붕소 불화물(BF2), 인듐(In) 등이 사용될 수 있다.
이 때 P형 불순물의 농도가 이미 도핑되어 있던 N형 불순물의 농도보다 높도 록 도핑하여 전체적인 도전형이 P형을 나타내도록 한다. 그 결과 도 4에 도시되어 있는 바와 같이 반도체 기판(101) 상에 N형 불순물이 도우프된 다결정 실리콘막(110N)과 P형 불순물이 도우프된 다결정 실리콘막(110P)으로 이루어진 듀얼 다결정 실리콘막이 형성된다.
듀얼 다결정 실리콘막은 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 각각 노출시키는 2장의 마스크를 사용하여 N형 불순물과 P형 불순물을 각각 주입하여 형성할 수도 있으나, 도 3 및 도 4에 설명한 바와 같이 한 장의 마스크만을 사용하여 형성하는 것이 공정을 단순화하고 제조 단가를 감소시킬 수 있다. 이어서, 급속 질화 처리 및 세정 공정을 실시한다.
도 5를 참조하면, 다결정 반도체막(110N, 110P)의 상면에 오믹콘택막(120)을 형성한다.
이러한 오믹콘택막(120)은 텅스텐과 비텅스텐을 포함하는 이성분계 금속막 (W1-xMx, x = 0.01 내지 0.55)으로 형성될 수 있다. 본 발명의 일 실시예에 의하면, 이러한 이성분계 금속막은 텅스텐과 비텅스텐을 포함하는 이성분계 컴포지트 타겟(composite target) (W1 - xMx, x = 0.01 내지 0.55)을 이용한 물리적기상증착법 등에 의해 형성될 수 있는데 이에 한정되는 것은 아니다. 이 때, 증착 온도는 약 0 내지 900℃에서 이루어질 수 있다.
또한, 본 발명의 다른 실시예에 의하면, 이성분계 금속막은 다음과 같이 형성될 수 있다.
먼저 제1 도전형 불순물이 도우프된 다결정 반도체막 상에 텅스텐막과 비텅스텐막을 순차적으로 적층하여 이중막(bilayer)을 형성한다. 이 때, 다결정 반도체막 상에 텅스텐막을 비텅스텐막보다 먼저 형성하는 것이 저항특성의 관점에서 보다 바람직하나, 비텅스텐막을 먼저 형성하는 것을 배제하는 것은 아니다. 여기서, 텅스텐막과 비텅스텐막은 각각 PVD, CVD, PECVD, ALD 등에 의해 증착되어 형성될 수 있는데 이에 한정되지는 않는다. 여기서, 텅스텐 소스가스로서는 WF6, WCl6, W(CO)6 등을, 비텅스텐 소스 가스로서는 TiCl4, TDMAT, TEMAT, TDEAT, TDMAH, TDEAH, TEMAH, HfCl4, TDMAZ, TDEAZ, TEMAZ, ZrCl4 등을 사용할 수 있는데 이에 한정되는 것은 아니다. 또한, 텅스텐막과 비텅스텐막은 각각 약 0 내지 900℃ 정도에서 증착될 수 있다. 이 때, 텅스텐막(A)과 비텅스텐막(B)의 두께는 각각 5 내지 100Å 정도로 이루어질 수 있으며, 그 두께비(B/A)는 0.01 내지 1.2 정도일 수 있다.
이어서 형성된 이중막을 어닐링한다. 이 때, 어닐링 공정에 의해 텅스텐막과 비텅스텐막이 서로 혼합되어(inter-mixing) 균질한 이성분계 금속막이 형성된다. 이러한 어닐링 공정은 200 내지 900℃에서 진행될 수 있다. 또한, 이러한 어닐링 공정의 조건에 따라서 이성분계 금속막의 일부, 구체적으로는 불순물이 도우프된 다결정 반도체막과의 계면과 인접한 이성분계 금속막이 다결정 반도체막과 반응하여 그 일부가 삼원계 실리사이드막으로 변형될 수 있다.
전술한 각각의 실시예들에서 형성된 이성분계 금속막은 추가적인 어닐링 공정을 통해 그 일부 또는 전부가 실리사이드화될 수 있다. 즉, 어닐링에 의해 이성 분계 금속막은 다결정 반도체막과 인접된 영역에 일부 또는 그 전부가 실리사이드화됨으로써, 삼원계(ternary) 실리사이드막 (MxW1 - xSiy, x=0.01 ~ 0.55)이 형성될 수 있다. 이러한 어닐링 공정은 이성분계 금속막 형성 후 어느 단계에서라도 이루어질 수 있으며, 1회 또는 그 이상의 횟수로 이루어질 수 있다. 또한, 어닐링 공정은 실리사이드화를 위한 별개의 공정으로 이루어질 수도 있지만, 후속 공정, 예를 들면 커패시터 형성하는 단계, 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계, 기판을 패키지하는 단계 등에 수반되는 열공정에 의해 이루어질 수 있다. 이러한 어닐링 공정은 이성분계 금속막이 실리사이드화될 수 있도록 약 400 내지 1100℃에서 이루어질 수 있다.
한편, 본 발명의 다른 실시예에 의한 오믹콘택막(120)의 제조 방법은, 텅스텐 소스가스, 비텅스텐 소스가스 및 실리콘 소스가스를 이용하여 CVD 또는 ALD법에 의해 삼원계 실리사이드막을 증착시키는 방법이다. 이 때, 텅스텐 소스가스로서는 WF6, WCl6, W(CO)6 등을, 비텅스텐 소스 가스로서는 TiCl4, TDMAT, TEMAT, TDEAT, TDMAH, TDEAH, TEMAH, HfCl4, TDMAZ, TDEAZ, TEMAZ, ZrCl4, 실리콘 소스 가스로서는 SiH4, SiH2Cl2, Si(OC2H5)4 등을 사용할 수 있는데 이에 한정되는 것은 아니다.
이러한 금속막 및 실리사이드막 제조 공정시 사용되는 소오스 가스의 유량, 온도, 압력 등은 각각의 증착장치의 종류에 따라서 다양하게 변화될 수 있으며 본 발명의 사상 및 범위 내에서 본 발명에 적합한 금속막 및 실리사이드막의 형성에 적합한 어떠한 유량, 온도 및 압력이 사용될 수 있다.
도 6을 참조하면, 오믹콘택막(120) 상에 금속 배리어막(132)과 고융점 금속막(130)을 차례대로 형성한다. 이어서, 고융점 금속막(130) 상에 게이트 전극을 정의하기 위한 하드마스크(140)를 형성한다. 하드마스크(140)는 실리콘 질화막 등으로 이루어질 수 있다.
도 7을 참조하면, 하드 마스크(140)를 식각마스크로 사용하여 고융점 금속막(130), 금속 배리어막(124), 오믹콘택막(120), 다결정 실리콘막(110N 및 110P) 및 게이트 절연막(105)을 패터닝하여 게이트 전극을 완성한다.
도 8을 참조하면, PMOS 영역에는 P형 불순물을 NMOS 영역에는 N형 불순물을 각각 주입하여 P형 소오스/드레인 영역(160)과 N형 소오스/드레인 영역(162)을 각각 형성한다. 이 때, 각각의 소오스/드레인 영역은 LDD 구조로 이루어질 수 있다. 그 결과 P형 소오스/드레인 영역(160)과 N형 소오스/드레인 영역(162)을 구비하는 평판 채널형 PMOS 트랜지스터와 NMOS 트랜지스터가 완성된다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 커패시터를 형성하는 단계, PMOS 트랜지스터 및 NMOS 트랜지스터에 각각 전기적 신호의 입출력이 가능하도록 하는 비트라인을 포함하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다. 여기서, 커패시터를 형성하는 단계와 배선들을 형성하는 단계는 본 발명의 목적 범위 안에서 그 순서가 서로 변경될 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 특성평가에 대하여 설명하기로 한다.
저항특성 및 계면 형상
텅스텐막(W)/텅스텐 질화물(WN)/오믹콘택막/p+ 다결정 실리콘막으로 이루어진 게이트를 구비하는 반도체 소자를 제조하여 면저항을 측정하였으며, 또한 계면 형상을 주사전자현미경(scanning electron microscope; SEM)으로 관찰하여 그 결과를 표 1에 정리하였다. 표 1에서, 계면 형상이 양호하면 ○, 불량하면 x로 표시하였다.
구체적으로, 테스트 샘플 1을 형성하기 위하여, 게이트 절연막 상에 형성된 다결정 실리콘막 상에 Ti0.1W0.9의 조성으로 이루어진 컴포지트 타겟을 이용하여 PVD법에 의해 이성분계 금속막을 증착하였으며, 이어서 WN, W을 순차적으로 증착한 다음 하드마스크를 형성하고 게이트 패터닝을 하였다. 그런 다음 850℃에서 어닐링하여 이성분계 금속막을 실리사이드화하였다. 실리사이드화 전과 후에 각각 면저항을 측정하였으며, 실리사이드화 후에 계면 형상을 관찰하였다.
테스트 샘플 2를 형성하기 위하여, 먼저 게이트 절연막 상에 형성된 다결정 실리콘막 상에 W막과 Ti막을 순차적으로 증착하였다. 이 때, W막과 Ti막의 두께는 각각 50Å과 30Å로서 그 두께비(Ti/W)는 0.6 이다. 그런 다음, 450℃에서 어닐링하여 이성분계 금속막을 형성하였다. 이어서 WN, W을 순차적으로 증착한 다음 하드마스크를 형성하고 게이트 패터닝을 하였다. 이어서 850℃에서 어닐링하여 이성분계 금속막을 실리사이드화하였다. 실리사이드화 전과 후에 각각 면저항을 측정하였 으며, 실리사이드화 후에 계면 형상을 관찰하였다.
비교 샘플 1을 형성하기 위하여, 게이트 절연막 상에 형성된 다결정 실리콘막 상에 Ti로 이루어진 금속막을 증착하였으며, 이어서 WN, W을 순차적으로 증착한 다음 하드마스크를 형성하고 게이트 패터닝을 하였다. 그런 다음 850℃에서 어닐링하여 이성분계 금속막을 실리사이드화하였다. 실리사이드화 전과 후에 각각 면저항을 측정하였으며, 실리사이드화 후에 계면 형상을 관찰하였다.
면저항(Rs) (Ω/sq) 계면형상
실리사이드화 전 실리사이드화 후
테스트 샘플 1 6.2 5.3 ○
테스트 샘플 2 6.9 5.6 ○
비교 샘플 1 9.0 8.8 x
표 1에 나타낸 바와 같이, 본 발명의 일 실시예에 따라 제조된 테스트 샘플 1과 2는 비교 샘플 1에 비하여 면저항이 크게 개선됨을 알 수 있다. 또한, 실리사이드화 후에는 실리사이드화 전에 비하여 더욱 면저항이 낮아진다.
또한, 도 9a 내지 도 9c를 참조하여 다결정 실리콘막과 오믹콘택막의 계면 형상을 보면, 테스트 샘플 1(도 9a) 및 테스트 샘플 2(도 9b)는 비교 샘플 1(도 9c)에 비하여 계면의 거칠음이 매우 개선됨을 알 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 C-V 특성평가를 도 10a 내지 도 10d를 참고하여 설명하기로 한다.
도 10a 내지 도 10d는 모두 고융점 금속막/금속 배리어막/오믹콘택막/다결정 실리콘막으로 이루어진 게이트를 구비하는 반도체 소자에 관한 C-V 특성을 측정한 것이다. 구체적으로, 도 10a는 본 발명의 일 실시예에 따른 테스트 샘플 3에 관한 것으로서, W/WNx/Ti0 .1W0 .9Si/다결정 실리콘막으로 이루어진 듀얼 게이트를 구비하는 반도체 소자의 pMOS 트랜지스터에 대하여 C-V 특성을 평가한 결과를 나타내는 그래프이다. 도 10b 내지 도 10d는 각각 비교 샘플 2 내지 4에 관한 것으로서, 각각 W/WNx/TiSix/ 다결정 실리콘막(비교 샘플 2), W/TiNx/WSix/다결정 실리콘막(비교 샘플 3, W/TiNx/TiSix/다결정 실리콘막(비교 샘플 4)으로 이루어진 듀얼 게이트를 구비하는 반도체 소자의 PMOS 트랜지스터에 대하여 C-V 특성을 평가한 결과를 나타내는 그래프이다. C-V 특성은 각각의 샘플에 대한 반도체 웨이퍼의 서로 다른 5개의 측정 포인트에서 측정되었다.
도 10a를 참조하면, 본 발명의 일 실시예에 따라서 형성된 게이트를 구비하는 반도체 소자는 PMOS 반전 커패시턴스(inversion capacitance)의 개선 효과를 관찰할 수 있다. 반면, 비교 샘플 2 내지 4의 C-V 특성을 나타내는 도 10b 내지 도 10d의 경우, 반전 커패시턴스가 저하됨을 알 수 있다. 특히, 비교 샘플 2(도 10b)의 경우에는 그 측정 위치에 따라서 반전 커패시턴스 값에 편차가 크게 발생하고 있음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
이와 같이, 본 발명의 실시예들에 따른 반도체 소자는 고온에서 열적으로 안정하면서도 게이트 전극의 저항 특성을 원하는 범위 내로 유지할 수 있을 뿐만 아니라 반전 커패시턴스 등 그 특성이 향상될 수 있으므로, 반도체 소자의 신뢰성이 개선될 수 있다.

Claims (22)

  1. 반도체 기판;
    상기 반도체 기판 내에 형성된 제1 도전형의 소오스/드레인 영역;
    상기 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 제1 도전형 불순물이 도우프된 다결정 반도체막, 상기 다결정 반도체막의 상부에 형성되고 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x=0.01 ~ 0.55)을 포함하는 오믹콘택막, 상기 오믹콘택막의 상부에 형성된 금속 배리어막 및 상기 금속 배리어막의 상부에 형성된 고융점 금속막을 구비하는 다층 게이트 전극을 포함하는 제1 도전형 트랜지스터를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판 내에 형성된 제2 도전형의 소오스/드레인 영역;
    상기 소오스/드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 제2 도전형 불순물이 도우프된 다결정 반도체막, 상기 다결정 반도체막의 상부에 형성되고 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x=0.01 ~ 0.55)을 포함하는 오믹콘택막, 상기 오믹콘택막의 상부에 형성된 금속 배리어막 및 상기 금속 배리어막의 상부에 형성된 고융점 금속막을 구비하는 다층 게이트 전극을 포함하는 제2 도전형 트랜지스터를 더 포함하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 오믹콘택막은 상기 다결정 반도체막과의 계면에 텅스텐 및 비텅스텐 금속을 포함하는 삼원계 실리사이드막을 포함하는 반도체 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 오믹콘택막은 상기 텅스텐 및 비텅스텐 금속을 포함하는 삼원계 실리사이드막인 반도체 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 비텅스텐 금속은 Ti, Zr 및 Hf으로 이루어진 군으로부터 선택된 어느 하나인 반도체 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 고융점 금속막은 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr) 및 티타늄(Ti)으로 이루어진 군으로부터 선택된 어느 하나 이상의 금속으로 이루어진 반도체 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 금속 배리어막은 WNx, TaNx 및 TiNx로 이루어진 군으로부터 선택된 어느 하나 이상으로 형성된 반도체 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 채널 영역은 상기 반도체 기판 내로 리세스된 채널 영역인 반도체 소자.
  9. 게이트 절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 게이트 절연막 상에 제1 도전형 불순물이 도우프된 다결정 반도체막을 형성하는 단계;
    상기 다결정 반도체막 상에 텅스텐(W1 -x) 및 비텅스텐 금속(Mx, x = 0.01 내지 0.55)을 포함하는 오믹콘택막을 형성하는 단계;
    상기 오믹콘택막의 상부에 금속 배리어막을 형성하는 단계;
    상기 금속 배리어막의 상부에 고융점 금속막을 형성하는 단계; 및
    상기 고융점 금속막, 금속 배리어막, 오믹콘택막, 제1 도전형 불순물이 도우프된 다결정 반도체막 및 게이트 절연막을 차례대로 패터닝하여 제1 도전형 트랜지스터용 게이트 전극을 완성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 도전형 불순물이 도우프된 다결정 반도체막을 형성하는 단계는 상기 게이트 절연막 상에 상기 제1 도전형 불순물이 도우프된 다결정 반도체막과 함께 제2 도전형 불순물이 도우프된 다결정 반도체막을 형성하는 단계이고,
    상기 제1 도전형 트랜지스터용 게이트 전극을 완성하는 단계는 상기 제1 도전형 트랜지스터용 게이트 전극과 함께 고융점 금속막, 금속 배리어막, 오믹콘택막, 제2 도전형 불순물이 도우프된 다결정 반도체막 및 게이트 절연막을 차례대로 패터닝하여 제2 도전형 트랜지스터용 게이트 전극을 동시에 형성하는 단계인 반도체 소자의 제조 방법..
  11. 제9항 또는 제10항에 있어서,
    상기 오믹콘택막을 형성하는 단계는 텅스텐 및 비텅스텐 금속으로 이루어진 컴포지트 타겟을 증착하여 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 오믹콘택막을 실리사이드화하기 위한 어닐링 공정을 더 포함하는 반도체 소자의 제조 방법.
  13. 제9항 또는 제10항에 있어서,
    상기 오믹콘택막을 형성하는 단계는
    상기 다결정 반도체막 상에 텅스텐막 및 비텅스텐막을 포함하는 이중막을 형 성하는 단계; 및
    상기 이중막을 어닐링하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 이중막을 형성하는 단계는 상기 다결정 반도체막 상에 상기 텅스텐막 및 상기 비텅스텐막을 순차적으로 적층하여 형성하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 텅스텐막(A) 및 상기 비텅스텐막(B)의 두께비(B/A)는 0.01 내지 1.2인 반도체 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 오믹콘택막을 실리사이드화하기 위한 어닐링 공정을 더 포함하는 반도체 소자의 제조 방법.
  17. 제9항 또는 제10항에 있어서,
    상기 오믹콘택막을 형성하는 단계는 텅스텐 소스가스, 비텅스텐 소스가스 및 실리콘 소스가스를 이용한 CVD법 또는 ALD법에 의해 진행되는 반도체 소자의 제조 방법.
  18. 제9항 또는 제10항에 있어서,
    상기 오믹콘택막을 실리사이드화하기 위하여 어닐링하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  19. 제9항 또는 제10항에 있어서,
    상기 트랜지스터를 형성하는 단계 후에 커패시터 형성 단계;
    상기 트랜지스터에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계;
    상기 기판상에 패시베이션층을 형성하는 단계; 및
    상기 기판을 패키지하는 단계를 더 포함하는 반도체 소자의 제조 방법..
  20. 제9항 또는 제10항에 있어서,
    상기 비텅스텐 금속은 Ti, Zr 및 Hf으로 이루어진 군으로부터 선택된 어느 하나인 반도체 소자의 제조 방법.
  21. 제9항 또는 제10항에 있어서,
    상기 고융점 금속막은 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr) 및 티타늄(Ti)으로 이루어진 군으로부터 선택된 어느 하나 이상의 금속으로 이루어진 반도체 소자의 제조 방법.
  22. 제9항 또는 제10항에 있어서,
    상기 반도체 기판을 제공하는 단계는 상기 반도체 기판 내로 리세스된 채널 트렌치가 형성된 반도체 기판을 제공하는 단계인 반도체 소자의 제조 방법.
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