KR100371289B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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오우미가즈유끼
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Abstract

게이트 전극은 다결정 실리콘층, 배리어층 및 금속층을 구비한다. 금속층을 예를 들면 W층으로 구성하고, 배리어층을 예를 들면 RuO2층으로 구성한다. 그리고, 게이트 전극의 형성 시에, 배리어층과 다결정 실리콘층 중 적어도 한쪽을 에칭 스토퍼로서 이용하여 금속층 및 배리어층을 에칭한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 불순물이 도핑된 다결정 실리콘층과 배리어층과 금속층의 적층 구조를 갖는 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치의 미세화를 위해, 게이트 전극의 저저항화가 필요해지고 있다. 이와 같이 게이트 전극을 저저항화하기 위해, 고융점 금속과 다결정 실리콘을 적층한 구조가 제안되어 있다. 이 구조에 있어서는, 금속층 중으로 다결정 실리콘층 중의 실리콘이나 인, 붕소, 비소 등의 불순물이 확산하는 것을 억제하기 위한 배리어층이 필수이다. 이 때문에, 게이트 전극은 금속층/배리어층/다결정 실리콘층의 3층에 의해 구성되어 있다. 게이트 전극이 이러한 구조를 가짐으로써, 게이트 전극의 저저항화를 도모할 수 있다.
그러나, 상술한 바와 같은 다층 구조의 게이트 전극을 갖는 반도체 장치에는, 다음에 설명하는 여러가지의 문제가 있었다. 이 문제에 대해 도 25 내지 도 28을 이용하여 설명한다.
종래의 게이트 전극(7)은, 예를 들면 도 25에 도시한 바와 같이, 금속층(5)으로서의 텅스텐(W)층과, 배리어층(4)으로서의 질화 텅스텐(WN)층과, 다결정 실리콘층(3)으로 구성된다. 게이트 전극(7) 상에는, 하드 마스크로서 기능하는 실리콘 질화물층(6)이 형성되는 경우가 있다.
게이트 전극(7)은, 반도체 기판(1) 상에 게이트 절연층(2)을 통해 다결정 실리콘층(3), 배리어층(4) 및 금속층(5)을 형성한 후, 이들을 반응성 이온 에칭에 의해 선택적으로 에칭하여 형성된다. 이 때, 금속층(5)의 에칭에는 불소 함유 가스가 이용된다.
그러나, 이 불소 함유 가스는 배리어층(4)인 질화 텅스텐이나 다결정 실리콘과의 반응성도 높기 때문에, 금속층(5)의 에칭 시에 다결정 실리콘층(3)까지 일괄하여 에칭이 진행된다. 이 때문에, 에칭의 제어성이 부족하다고 하는 문제가 있었다.
또한, 불소 함유 가스는 SiO2을 에칭 제거하기 때문에, 게이트 절연층(2)이 SiO2로 구성된 경우, 게이트 절연층(2)을 에칭 제거하게 된다. 그 결과, 도 25에 도시한 바와 같이, 게이트 절연층(2)을 관통하여 반도체 기판(1)에 도달하는 오목부(16)가 형성(게이트 절연층의 홀의 형성)된다고 하는 문제가 있었다.
또한, 금속층(5)은 실리콘 질화물층(6)을 마스크로 하여 에칭되지만, 그 경우에는, 이하와 같은 문제가 발생되었다.
실리콘 질화물층(6)을 마스크로 하여 금속층(5)을 에칭할 때에 Cl2/O2플라즈마를 이용하면, 실리콘 질화물층(6)과 금속층(W: 5)과의 에칭 선택비가 작아진다. 그 때문에, 도 26에 도시한 바와 같이, 실리콘 질화물층(6)의 두께가 감소하게 된다.
이 실리콘 질화물층(6)은, 소위 자기 정합 컨택트라고 불리는 컨택트 구조를 형성할 때의 에칭 스토퍼로 되기 때문에, 실리콘 질화물층(6)의 두께가 작은 경우에는 반도체 장치의 신뢰성을 저하시키게 된다.
이것을 회피하기 위해서는, 실리콘 질화물층(6)의 두께를 미리 크게 형성할 필요가 있다. 그러나, 이 경우에는, 실리콘 질화물층(6)의 형성 시의 처리량이 저하하는 것 외에, 실리콘 질화물층(6)의 형성 시의 열 처리에 의해 기초의 반도체 기판(1) 중의 불순물 프로파일이 변동된다고 하는 문제가 발생된다.
또한, 종래의 게이트 전극 구조에서는, 배리어층(4) 및 금속층(5)의 에칭의 종점 검출이 곤란해진다고 하는 문제도 있었다. 일반적으로, W이나 WN의 에칭의 종점 판정은, 플라즈마 중의 불소 혹은 W의 불화물의 발광 강도의 변화를 검지함으로써 행해진다. 그러나, 상술한 게이트 전극(7)의 경우와 같이 배리어층(4) 하에 다결정 실리콘층(3)이 존재하는 경우, 불소 함유 가스는 다결정 실리콘(3)을 에칭하기 때문에, 배리어층(4) 및 금속층(5)의 에칭의 종점 부근에서의 불소의 발광 강도의 변화량이 적어진다.
그 때문에, 배리어층(4)및 금속층(5)의 에칭의 종점 검출이 곤란해져서, 도 27에 도시한 바와 같이, 불소 함유 가스에 의한 다결정 실리콘층(3)의 등방성 에칭이 지나치게 진행하여, 다결정 실리콘층(3)의 측면이 에칭되게 된다(다결정 실리콘층의 사이드 에칭). 그에 따라, 게이트 전극(7)의 저항이 증대할 뿐만 아니라, 반도체 장치의 신뢰성을 저하시킨다고 하는 문제가 있었다.
또한, 다음과 같은 문제도 있었다. 도 28에 도시한 바와 같이, 게이트 전극(7)을 덮도록 층간 절연층(12)이 형성된다. 그러나, 게이트 전극(7)의 어스펙트비가 크기 때문에, 게이트 전극(7) 사이에의 층간 절연층(12)의 매립이 곤란해져서, 층간 절연층(12) 중에 보이드(17)가 형성될 수 있다. 이 보이드(17)의 존재에의해, 배선간의 단락이 발생되어, 반도체 장치의 신뢰성이 저하되는 것이 우려된다.
이상과 같이, 종래의 반도체 장치에는, 상기 장치의 신뢰성을 저하시키는 여러가지의 문제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은, 금속층과 배리어층과 다결정 실리콘층을 갖는 게이트 전극을 구비한 반도체 장치의 신뢰성을 향상시키는 것에 있다.
본 발명에 따른 반도체 장치는 주 표면을 갖는 반도체 기판과, 게이트 전극을 구비한다. 게이트 전극은 불순물이 도핑된 다결정 실리콘층과, 배리어층으로서 기능하는 금속 산화물층과, 금속층을 갖는다. 다결정 실리콘층은 반도체 기판의 주 표면 상에 게이트 절연층을 통해 형성된다. 금속 산화물층은 다결정 실리콘층 상에 형성되고, 다결정 실리콘층 중의 불순물 또는 실리콘이 확산하는 것을 억제한다. 금속층은 금속 산화물층 상에 형성된다.
본원의 발명자 등은, 상술한 바와 같은 다층 구조를 갖는 게이트 전극의 에칭의 제어성을 향상시키기 위해 예의 검토한 바, 게이트 전극 중의 배리어층의 재질을 적절하게 선택함으로써 게이트 전극의 에칭 시의 제어성을 향상할 수가 있는 것을 깨달았다. 구체적으로는, 게이트 전극 중의 배리어층으로서 금속 산화물을 이용함으로써, 배리어층과 다른 층과의 계면에서 높은 에칭 선택비로 에칭을 행할 수 있어, 상기 계면 근방에서 에칭을 멈출 수 있는 것을 깨달았다. 그에 따라, 에칭의 제어성을 향상시킬 수 있다. 그뿐만 아니라, 다결정 실리콘층의 표면에서 에칭을 멈출 수 있기 때문에, 게이트 절연층에 대한 에칭 선택비가 높은 조건으로 다결정 실리콘층을 에칭할 수가 있어, 게이트 절연층의 홀이 형성되는 것을 방지할 수가 있다.
상기한 금속층은, 바람직하게는, 텅스텐(W), 탄탈(Ta) 및 몰리브덴(Mo)으로 이루어지는 군(group)으로부터 선택되는 적어도 1 종류의 재질을 포함한다. 금속 산화물층은 바람직하게는, 산화 루테늄(RuO2)을 포함한다.
본원의 발명자 등은, 상기한 재질을 선택함으로써, 상술한 바와 같이 게이트 전극의 에칭의 제어성을 향상시키고 또한 게이트 절연층의 홀이 형성되는 것을 방지할 수가 있는 것을 깨달았다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 주 표면 상에 게이트 절연층을 통해 형성되어 불순물이 도핑된 다결정 실리콘층과, 상기 다결정 실리콘층 상에 형성되고 상기 다결정 실리콘층 중의 불순물 또는 실리콘이 확산되는 것을 억제하기 위한 배리어층과, 상기 배리어층 상에 형성된 금속층을 갖는 게이트 전극을 포함하는 반도체 장치의 제조 방법이다. 그리고, 본 발명에 따른 제조 방법은, 제1 국면에서는, 배리어층과 다결정 실리콘층 중 적어도 한쪽을 에칭 스토퍼로서 이용하여, 금속층 및 배리어층을 선택적으로 에칭하는 것을 특징으로 한다.
본원의 발명자 등은, 상기한 바와 같이 배리어층과 다결정 실리콘층의 적어도 한쪽을 에칭 스토퍼로서 이용할 수 있는 에칭 조건이 존재할 수 있는 것을 깨달았다. 보다 상세하게는, 본원의 발명자 등은, 배리어층 등의 재질을 적절하게 선택함으로써 배리어층과 다른 층과의 계면에서 에칭 선택비가 높은 조건으로 에칭을 행할 수 있는 것을 깨달았다. 그에 따라, 게이트 전극의 에칭 시에 상기 에칭을 원하는 위치에서 멈추게 할 수 있어, 에칭의 제어성을 향상시킬 수 있다. 또한, 그에 따라, 게이트 절연층의 홀이 형성되는 것도 저지할 수가 있다.
상기한 금속층은, 바람직하게는, 텅스텐, 탄탈 및 몰리브덴으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 재질을 포함한다. 배리어층은, 바람직하게는, 산화 루테늄을 포함한다. 이 경우, 상술한 제1 국면에서의 반도체 장치의 제조 방법은, 하기의 각 공정을 구비한다. 불소 함유 가스의 플라즈마를 이용하여 금속층을 선택적으로 에칭하고, 배리어층을 에칭 스토퍼로서 기능시킨다. 배리어층을 산소 가스 주체의 가스의 플라즈마를 이용하여 에칭하고, 다결정 실리콘층을 에칭 스토퍼로서 기능시킨다. 그 후, 다결정 실리콘층을 에칭한다.
또한, 상기한 배리어층은, 질화 티탄(TiN)을 포함하여도 좋다. 이 경우, 하나의 국면에 있어서의 반도체 장치의 제조 방법은, 하기의 각 공정을 구비한다. 금속층을 일산화탄소 가스 주체의 가스의 플라즈마를 이용하여 선택적으로 에칭하고, 배리어층을 에칭 스토퍼로서 기능시킨다. 배리어층 및 다결정 실리콘층을 에칭한다.
또한, 상기한 배리어층은 질화 텅스텐(WN), 질화 탄탈(TaN) 및 질화 몰리브덴(MoN)으로 이루어지는 군으로부터 선택되는 적어도 1종류의 재질을 포함하여도 좋다. 이 경우, 상기한 하나의 국면에 있어서의 반도체 장치의 제조 방법은, 하기의 각 공정을 구비한다. 금속층과 배리어층을 일산화탄소 가스 주체의 가스의 플라즈마를 이용하여 선택적으로 에칭하고, 다결정 실리콘층을 에칭 스토퍼로서 기능시킨다. 그 후, 다결정 실리콘층을 에칭한다.
상술한 3개의 방법 중 어느 하나를 이용하여도, 게이트 전극의 에칭의 도중에서 상기 에칭을 원하는 위치에서 멈추게 할 수 있어, 게이트 전극을 에칭할 때의 제어성을 향상시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 다른 국면에서는 하기의 각 공정을 구비한다. 반도체 기판의 주 표면 상에 게이트 절연층, 불순물이 도핑된 다결정 실리콘층, 금속 질화물층 및 금속층을 순차 형성한다. 프론계(flon(chlorofluorocarbon) type) 가스와 산소 가스를 포함하는 혼합 가스를 이용하여 금속층과 금속 질화물층을 선택적으로 에칭함으로써, 금속층과 금속 질화물층의 측면을 테이퍼 형상으로 한다. 다결정 실리콘층을 에칭함으로써 게이트 전극을 형성한다. 게이트 전극을 덮도록 층간 절연층을 형성한다.
프론계 가스와 산소 가스의 혼합 가스를 이용하여 금속층과 금속 질화물층을 에칭함으로써, 금속층과 금속 질화물층의 측면을 테이퍼 형상으로 할 수 있다. 그에 따라, 게이트 전극의 상단 근방을 테이퍼 형상으로 할 수 있어, 게이트 전극을 덮도록 층간 절연층을 형성했을 때에, 게이트 전극 사이에 층간 절연층을 밀하게 매립할 수 있다. 그 결과, 층간 절연층중에 보이드가 발생하는 것을 효과적으로 저지할 수가 있다.
상기한 혼합 가스 중의 산소 가스의 유량을 제어함으로써, 금속층 및 금속질화물층의 측면의 경사각을 제어하는 것이 바람직하다.
본원의 발명자 등은, 상기한 혼합 가스 중의 산소 가스의 유량을 제어함으로써, 예를 들면 도 11에 도시한 바와 같이 금속층 혹은 금속 질화물층의 측면의 경사각(테이퍼각)을 제어할 수 있는 것을 깨달았다. 따라서, 혼합 가스 중의 산소 가스 농도의 유량을 적절하게 제어함으로써, 게이트 전극의 상단 근방의 경사 각도를 원하는 것으로 할 수 있어, 보다 효과적으로 층간 절연막 중에 있어서의 보이드 발생을 억제할 수가 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 또 다른 국면에서, 다음의 각 공정을 구비한다. 반도체 기판의 주 표면 상에 게이트 절연층, 불순물이 도핑된 다결정 실리콘층, 상기 다결정 실리콘층 중의 실리콘 혹은 불순물이 확산하는 것을 억제하기 위한 배리어층, 금속층 및 질화물층을 순차 형성한다. 질화물층 상에 선택적으로 마스크층을 형성한다. 프론계의 가스를 이용하여, 마스크층을 마스크로 하여 질화물층을 에칭한다. 질화물층의 에칭 후에 인시튜(in-situ)로 산소 방전을 행하여, 금속층 및 배리어층을 에칭한다. 마스크층을 제거한다. 질화물층을 마스크로 하여 다결정 실리콘층을 에칭한다.
본원의 발명자 등은, 상기한 바와 같이 질화물층의 에칭 후에 인시튜로 산소 방전을 행함으로써, 챔버 내의 잔류 불소를 이용하여 금속층과 배리어층을 에칭할 수 있는 것을 깨달았다. 이 에칭 시에 다결정 실리콘층은 거의 에칭되지 않기 때문에, 다결정 실리콘층의 표면에서 에칭을 멈추게 할 수 있다. 그 후, 주지의 다결정 실리콘 에칭제를 이용함으로써 게이트 절연층에 대하여 에칭 선택비가 높은 조건으로 다결정 실리콘층을 에칭할 수가 있어, 게이트 절연층의 표면에서 에칭을 멈추게 할 수 있다. 그에 따라, 게이트 절연층의 홀이 형성되는 것을 효과적으로 저지할 수가 있다. 또한, 질화물층의 에칭 후에 인시튜로 산소 방전을 행하는 것만으로 충분하기 때문에, 공정을 단순화할 수 있어 제조 비용을 저감시킬 수가 있다.
상기한 질화물층의 에칭은, 바람직하게는, 1∼10mTorr의 압력 하에서 행해진다.
이와 같이 저압 하에서 질화물층의 에칭을 행함으로써, 예를 들면 도 15에 도시된 바와 같이, 게이트 패턴의 밀도차(게이트 사이의 간격의 대소)에 의한 게이트 전극의 치수차를 저감시킬 수가 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 또 다른 국면에서는, 하기의 각 공정을 구비한다. 반도체 기판의 주 표면 상에 게이트 절연층, 불순물이 도핑된 다결정 실리콘층, 상기 다결정 실리콘층 중의 실리콘 혹은 불순물이 확산하는 것을 억제하기 위한 배리어층, 금속층, 질화물층 및 반사 방지층을 순차 형성한다. 반사 방지층 상에 선택적으로 마스크층을 형성한다. 마스크층을 마스크로 하여 O℃ 이하의 온도에서 반사 방지층, 질화물층, 금속층 및 배리어층을 에칭한다. 마스크층 및 반사 방지층을 제거한다. 질화물층을 마스크로 하여 다결정 실리콘층을 에칭한다.
상기한 바와 같이 O℃ 이하의 저온에서, 반사 방지층, 질화물층, 금속층 및 배리어층을 에칭함으로써, 에칭 시의 래디컬종의 흡착 확률을 증대시킬 수 있어,래디컬 공급량의 게이트(배선) 패턴 의존성을 저하할 수가 있다. 그에 따라, 게이트 패턴의 밀도차가 있는 경우에 있어서도, 배리어층의 에칭 후의 다결정 실리콘층의 두께를 균일화할 수가 있다. 그에 따라, 다결정 실리콘층의 에칭을 게이트 절연층 표면에서 확실하게 멈출 수 있어, 게이트 절연층의 홀이 형성되는 것을 방지할 수가 있다.
상기한 반사 방지층은, 바람직하게는, 유기 재료를 포함한다. 그리고, 반사 방지층, 질화물층, 금속층 및 배리어층의 에칭은, 바람직하게는, 동일 챔버 내에서, 프론계 가스와 산소 가스와의 혼합 가스를 이용하여 행해진다.
본 발명에 따른 반도체 장치의 제조 방법은, 또 다른 국면에서는, 하기의 각 공정을 구비한다. 반도체 기판의 주 표면 상에 게이트 절연층, 불순물이 도핑된 다결정 실리콘층, 상기 다결정 실리콘층 중의 실리콘 혹은 불순물이 확산하는 것을 억제하기 위한 배리어층, 금속층 및 질화물층을 순차 형성한다. 질화물층 상에 선택적으로 마스크층을 형성한다. 마스크층을 마스크로 하여 질화물층, 금속층 및 배리어층을, 게이트(배선) 패턴 사이의 간격이 작은 영역에서의 에칭 속도가 게이트 패턴 사이의 간격이 큰 영역에서의 에칭 속도보다 작아지는 조건으로 에칭한다. 마스크층을 제거한다. 질화물층을 마스크로 하여 다결정 실리콘층을 에칭한다.
본원의 발명자 등은, 게이트 전극에 있어서의 다결정 실리콘층의 에칭 중에, 게이트(배선) 사이의 간격이 작은 영역에서의 에칭 속도가 게이트 사이의 간격이 큰 영역에서의 에칭 속도보다 커지는 현상(이하「역 RIE-Lag」라 칭함)이 생기는 것을 깨달았다. 그래서, 다결정 실리콘층의 에칭 전에, 적극적으로, RIE-Lag(게이트 사이의 간격이 작은 영역에서의 에칭 속도가 게이트 사이의 간격이 큰 영역에서의 에칭 속도보다 작아지는 현상)을 발생시키도록 생각하였다. 그리고, 예의 검토한 결과, 본원 발명자 등은, 이러한 RIE-Lag를 생기게 하는 에칭 조건이 존재하는 것을 깨달았다. 이러한 에칭 조건으로 질화물층, 금속층 및 배리어층을 에칭함으로써, 다결정 실리콘층의 에칭 전에 RIE-Lag를 발생시킬 수 있다. 이 상태에서 다결정 실리콘층을 에칭함으로써, 역 RIE-Lag가 발생되어, 상기한 RIE-Lag에 의해 발생된 다결정 실리콘층의 두께의 차를 상쇄할 수가 있다. 그 결과, 다결정 실리콘층의 에칭 후의 게이트 절연층의 홀이 형성되는 것을 방지할 수가 있다.
상기한 에칭 조건으로는, 예를 들면 SF6계의 가스를 프로세스 가스로서 사용한다. 그리고 20mTorr 이하의 저압 하 혹은 기판 온도를 0℃ 정도로 유지한 조건 하에서 에칭을 행하는 것이 바람직하다. 플라즈마 방식으로서는 ECR-RIE나 ICP의 사용이 효과적이다.
본원의 발명자 등은, 상기한 가스를 이용함으로써 다결정 실리콘층의 에칭전에 RIE-Lag를 적극적으로 생기게 할 수 있는 것을 깨달았다.
본 발명에 따른 반도체 장치의 제조 방법은, 또 다른 국면에서는, 하기의 각 공정을 구비한다. 반도체 기판의 주 표면 상에 게이트 절연층, 불순물이 도핑된 다결정 실리콘층으로 이루어지는 제1층, 금속층과 금속 화합물층 중 적어도 한쪽을 포함하는 제2층 및 질화물층을 순차 형성한다. 질화물층 상에 선택적으로 마스크층을 형성한다. 마스크층을 마스크로 하여 질화물층 및 제2층을 에칭한다. 마스크층을 제거한다. 질화물층을 마스크로 하여 제1층을 에칭한다.
이와 같이 마스크층을 마스크로 하여 질화물층 및 제2층을 에칭함으로써, 제1층의 에칭 전에 질화물층의 두께가 감소하는 것을 방지할 수가 있다. 그에 따라, 질화물층의 두께를 소정치 이상으로 유지할 수가 있어, 게이트 전극과 상층배선 간의 누설 전류를 저지할 수가 있다. 또한, 질화물층의 초기 두께를 작게 설정할 수 있어, 처리량 향상 및 기판 중의 불순물 프로파일의 변동을 억제할 수가 있다.
상기한 질화물층 및 제2층의 에칭은, 바람직하게는, 산소 가스와, CF4, CHF3및 CH2F2으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 포함하는 혼합 가스를 이용하여 행해진다.
이와 같이 질화물층과 제2층의 에칭을 동일한 혼합 가스를 이용하여 행할 수 있는 것을 본원의 발명자 등은 깨달았다. 그에 따라, 공정수를 저감시킬 수 있다.
또한, 상기한 제2층의 에칭 시의 산소 농도는 바람직하게는, 질화물층의 에칭 시의 산소 농도보다 높다.
금속의 불화물 및 산화물의 증기압은 높기 때문에, 산소의 첨가량을 늘림으로써 금속층이나 금속 화합물층을 효율적으로 에칭할 수가 있다. 이에 의해, 제2층의 에칭 시의 산소 농도를 높임으로써, 제2층을 효율적으로 에칭할 수가 있다.
제2층의 에칭 시의 산소 농도는 바람직하게는, 20% 이상이다.
본원의 발명자 등은, 산소 농도를 상기한 범위의 것으로 함으로써, 제2층의에칭을 효율적으로 행할 수 있는 것을 깨달았다.
본 발명에 따른 반도체 장치의 제조 방법은, 또 다른 국면에서는, 하기의 각 공정을 구비한다. 반도체 기판의 주 표면 상에 게이트 절연층, 불순물이 도핑된 다결정 실리콘층, 상기 다결정 실리콘층 중의 실리콘 혹은 불순물이 확산하는 것을 억제하기 위한 배리어층, 금속층 및 질화물층을 순차 형성한다. 질화물층, 금속층 및 배리어층을 선택적으로 에칭한다. N, N2또는 N를 포함하는 화합물의 발광 강도의 변화를 검지함으로써, 배리어층의 에칭의 종점을 검출한다.
배리어층의 에칭 종점 검출 후에 다결정 실리콘층을 에칭한다.
본원의 발명자 등은, 배리어층 하에서 다결정 실리콘층이 존재하는 경우의 배리어층의 에칭의 종점 판정을 행하는 방법에 대해 예의 검토한 결과, 예를 들면 도 24에 도시한 바와 같이, 배리어층의 에칭 중에 N, N2또는 N을 포함하는 화합물의 발광 강도가 커지는 것을 깨달았다. 따라서, N, N2또는 N을 포함하는 화합물의 발광 강도의 변화를 모니터함으로써, 배리어층의 에칭의 종점을 확실하게 판정할 수가 있다. 상기 판정 후에 다결정 실리콘층을 에칭함으로써, 다결정 실리콘층의 에칭이 지나치게 진행되는 것을 회피할 수가 있다. 그에 따라, 다결정 실리콘층의 측면이 에칭되는 것을 저지할 수가 있어, 게이트 전극의 형상 및 치수 정밀도를 향상시킬 수가 있다.
상기한 배리어층은, 바람직하게는, 금속 질화물층을 포함하며, 불소 함유 가스를 이용하여 에칭된다.
이 경우에, 상술한 에칭의 종점 검출은 특히 유용하다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치의 일부를 나타내는 단면도.
도 2 내지 도 6은 도 1에 도시한 반도체 장치의 제조 방법의 제1 공정을 나타내는 단면도.
도 7은 본 발명의 실시예 2에 있어서의 반도체 장치의 일부를 나타내는 단면도.
도 8은 도 7에 도시한 반도체 장치의 특징적인 제조 공정을 나타내는 단면도.
도 9는 도 7에 도시한 반도체 장치의 변형예를 나타내는 단면도.
도 10은 도 9에 도시한 반도체 장치의 특징적인 제조 공정을 나타내는 단면도.
도 11은 게이트 전극의 측면의 테이퍼각 θ와 에칭 가스 중에 있어서의 산소 농도와의 관계를 나타내는 도면.
도 12와 도 13은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법의 특징적인 제1과 제2 공정을 나타내는 단면도.
도 14는 게이트 패턴이 밀한 부분과 소한 부분을 갖는 반도체 장치의 일례를 나타내는 단면도.
도 15는 게이트 치수와 게이트 패턴 사이의 간격과의 관계를 나타내는 도면.
도 16과 도 17은 본 발명의 실시예 4에 있어서의 반도체 장치의 제조 방법의 제1과 제2 공정을 나타내는 단면도.
도 18 내지 도 21은 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 방법의 제1 내지 제4 공정을 나타내는 단면도.
도 22와 도 23은 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법의 제1과 제2 공정을 나타내는 단면도.
도 24는 금속층 및 배리어층의 에칭 중의 N, N2또는 N를 포함하는 화합물의 발광 강도의 변화를 나타내는 도면.
도 25는 종래의 반도체 장치에 있어서 게이트 절연층의 홀이 형성된 상태를 나타내는 단면도.
도 26은 종래의 반도체 장치의 제조 방법에 있어서 실리콘 질화물층의 두께가 저감(低減)한 상태를 나타내는 단면도.
도 27은 종래의 반도체 장치에 있어서 다결정 실리콘층의 사이드 에칭이 생긴 상태를 나타내는 단면도.
도 28은 종래의 반도체 장치에 있어서 층간 절연층 중에 보이드가 발생한 상태를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 게이트 절연층
3 : 다결정 실리콘층
4 : 배리어층
5 : 금속층
6 : 실리콘 질화물층
7 : 게이트 전극
8 : MOS 트랜지스터
9 : 불순물 영역
10 : 반사 방지층
11 : 포토레지스트
12 : 층간 절연층
13 : 밀한 영역
14 : 소한 영역
15 : 게이트 패턴
16 : 오목부
17 : 보이드
이하, 도 1 내지 도 24를 이용하여, 본 발명에 따른 반도체 장치 및 그 제조 방법에 대해 설명한다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 있어서의 반도체 장치에 포함되는 MOS(Metal Oxide Semiconductor) 트랜지스터(8)를 나타내는 단면도이다.
도 1에 도시한 바와 같이, MOS 트랜지스터(8)는 게이트 전극(7)과, 게이트 절연층(2)과, 한쌍의 불순물 영역(9)을 갖는다. 게이트 전극(7) 상에는, 자기 정합 컨택트용의 실리콘 질화물층(6)이 형성된다.
게이트 전극(7)은 다결정 실리콘층(3)과, 배리어층(4)과, 금속층(5)을 포함한다. 다결정 실리콘층(3)의 두께는 예를 들면 50㎚ 정도이고, 다결정 실리콘층(3)에는 도전성 향상을 위한 인이나 붕소 등의 불순물이 도핑된다. 배리어층(4)은 다결정 실리콘층(3) 중의 실리콘이나 불순물이 금속층(5) 중에 확산되는 것을 억제하는 기능을 갖는다. 배리어층(4)은 산화 루테늄(RuO2) 등의 금속 산화물을 포함하고, 20㎚ 정도의 두께를 갖는다. 금속층(5)은 텅스텐(W), 탄탈(Ta)혹은 몰리브덴(Mo) 등의 고융점 금속을 포함하며, 예를 들면 80㎚ 정도의 두께를 갖는다.
게이트 절연층(2)은, 예를 들면 실리콘 산화물에 의해 구성되고, 2㎚ 정도의 두께를 갖는다. 불순물 영역(9)은 예를 들면 소스/드레인으로서 기능하며, 반도체 기판(1)의 주 표면에 간격을 두고 형성된다.
상기한 바와 같이 금속 산화물층을 배리어층(4)으로서 이용함으로써, 게이트 전극(7)의 에칭 시에 상기 에칭을 도중에 멈추게 할 수 있다. 보다 상세하게는, 배리어층(4)과 금속층(5) 혹은 배리어층(4)과 다결정 실리콘층(3) 계면에 있어서, 에칭 선택비가 높은 조건으로 에칭을 행할 수 있다. 즉, 배리어층(4) 혹은 다결정 실리콘층(3)을 에칭 스토퍼로서 기능시킬 수 있다. 그에 따라, 상술된 바와 같이 게이트 전극(7)의 에칭을 도중에 멈출 수 있어, 게이트 전극(7)의 패터닝 시의 에칭의 제어성을 향상시킬 수 있다. 그 결과, 게이트 절연층의 표면에서 확실하게 게이트 전극(7)의 에칭을 멈추게 할 수 있다. 즉, 게이트 전극(7)의 패터닝을 위한 에칭 시에 게이트 절연층(2)이 선택적으로 제거되게 되는 것[게이트 절연층(2)의 홀이 형성되는 것]을 회피할 수가 있다. 그에 따라, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하, 도 2 내지 도 6을 이용하여, 도 1에 도시한 게이트 전극(7)의 형성 방법과 그 변형예에 대해 설명한다.
우선 도 2를 참조하여, 반도체 기판(1)의 주 표면 상에 소자 분리 영역을 형성한 후, 열 산화법 등을 이용하여 게이트 절연층(2)을 형성한다. 게이트 절연층(2) 상에 CVD(Chemical Vapor Deposition)법 등을 이용하여 다결정실리콘층(3)을 형성한다. 다결정 실리콘층(3) 상에, 스퍼터링법 등을 이용하여 배리어층(4) 및 금속층(5)을 형성한다. 금속층(5) 상에, CVD법 등을 이용하여, 실리콘 질화물층(6)을 형성한다. 실리콘 질화물층(6) 상에, 반사 방지층(ARC층: 10) 및 포토레지스트(11)를 형성한다.
포토레지스트(11)를 소정 형상으로 패터닝하고, 이 패터닝된 포토레지스트(11)를 마스크로 하여 반사 방지층(10)과 실리콘 질화물층(6)을 RIE(Reactive Ion Etching)에 의해 에칭한다. 이 상태가 도 3에 도시되어 있다.
다음에, 도 4에 도시한 바와 같이, 포토레지스트(11)를 마스크로 하여 금속층(5)을 RIE에 의해 에칭한다. 금속층(5)이 W층인 경우, 에칭 가스로서는 SF6가스를 사용한다. 이 때, 금속층(5)이 제거된 부분에 있어서 배리어층(4)이 노출되지만, 배리어층(4)이 RuO2인 경우에는, 배리어층(4)은 SF6플라즈마에서는 에칭되지 않는다. 이 때의 에칭의 선택비는 약 20 정도였다.
금속층(5)을 완전히 에칭하여 소정의 패턴이 얻어진 후, 방전을 정지하고, 가스를 SF6로부터 O2로 변경한다. 그리고, O2가스 플라즈마에 의해 배리어층(5)의 에칭을 행한다. 그에 따라, 도 5에 도시한 상태가 얻어진다. O2가스 플라즈마는 기초의 다결정 실리콘층(3)과는 거의 반응하지 않기 때문에 배리어층(4)만을 에칭할 수가 있었다. 이 때의 에칭 선택비는 100 이상이었다.
배리어층(4)을 소정의 패턴으로 가공한 후, 방전을 정지하고,포토레지스트(11) 및 반사 방지층(10)을 제거한다. 그 후, 가스를 O2로부터 HBr와 O2의 혼합 가스로 변경한다. O2의 농도는 5%로 설정하였다. 이 HBr/O2플라즈마에 의해, 도 6에 도시한 바와 같이, 다결정 실리콘층(3)을 에칭한다. 그에 따라, 게이트 절연층(2)의 표면을 노출시킨다. HBr/O2플라즈마로서는 게이트 절연층(2)은 거의 에칭되지 않기 때문에, 매우 얇은 두께의 게이트 절연층(2) 상에서 다결정 실리콘층(3)을 패터닝할 수가 있다.
또한, 상술한 방법에서는 금속층(5)의 에칭에 SF6가스를 사용하였지만, CF4, CHF3, C4F8등의 다른 불소 함유 가스 및 이들의 혼합 가스를 이용하여도 좋다. 또한, 이들의 가스에 불활성 가스나 미량의 O2, N2, CO 가스를 첨가하여도 좋다. 배리어층(4)의 에칭에 이용되는 가스는, O2가스가 주성분의 가스이면 좋고, 기초의 다결정 실리콘층(3)에 대한 에칭 선택비가 10 이상이면 O2가스에 임의의 가스를 첨가하여도 좋다. 또한, 다결정 실리콘층(3)의 에칭 가스로서는, Cl2/O2, HBr/Cl2/O2등을 사용하여도 좋다.
다음에, 게이트 전극(7)의 형성 방법의 다른 방법에 대해 설명한다. 본 방법에서는, 배리어층(4)을 질화 티탄(TiN)으로 구성하고, 금속층(5)을 텅스텐(W)으로 구성한다. 그 이외의 구조에 대해서는 도 1에 도시한 경우와 마찬가지이다.
상술한 방법과 마찬가지의 공정을 거쳐 도 3에 도시한 상태를 얻은 후, CO 가스를 이용하여 금속층(5)의 에칭을 행한다. 이 때, 배리어층(4)과의 에칭 선택비는 35이므로, 도 4에 도시한 바와 같이, 금속층(5)만을 원하는 패턴으로 에칭할 수가 있다.
다음에, 가스를 다결정 실리콘층(3)의 에칭 가스로 교체하고, 배리어층(4) 및 다결정 실리콘층(3)을 일괄하여 에칭한다. HBr 혹은 Cl2을 함유하는 가스계 이면 배리어층(4)을 다결정 실리콘층(3)과 마찬가지로 에칭할 수가 있다. 구체적으로는, HBr/Cl2/O2를 포함하는 혼합 가스계를 사용하였다. 가스 유량비는 60/30/10% 로 설정한다. 이 가스는 기초의 게이트 절연층(2)과 거의 반응하지 않기 때문에, 게이트 절연층(2)의 두께가 매우 얇은 경우에서도 그 위에서 게이트 패턴 형성이 가능하다.
또한, 본 방법에서는, W층을 금속층(5)으로서 사용하였지만, CO 가스로 에칭 가능한 Ta층이나 Mo층을 금속층(5)으로서 사용하여도 좋다. 또한, 에칭 가스로서는 CO 가스가 주성분인 가스를 사용할 수가 있어, 배리어층(4)에 대한 에칭 선택비가 10 이상을 확보할 수 있으면 임의의 가스를 C0 가스에 첨가하는 것도 고려된다. 또한, 배리어층(4) 및 다결정 실리콘층(3)의 에칭 가스로서는, Cl2/O2, HBr/O2등을 사용하는 것도 가능하다.
다음에, 또 다른 방법에 대해 설명한다. 본 방법에서는, 배리어층(4)으로서 WN층을 사용하고, 금속층(5)으로서 W층을 사용한다. 그 이외의 구성에 대해서는 도 1에 도시한 경우와 마찬가지이다.
본 방법에서도, 상술한 각 방법의 경우와 마찬가지의 공정을 거쳐 도 3에 도시한 상태를 얻는다. 이 상태에서, CO 가스 플라즈마에 의해 금속층(5)과 배리어층(4)을 일괄하여 에칭한다. CO 가스 플라즈마는 다결정 실리콘층(3)과는 거의 반응하지 않기 때문에, 도 5에 도시한 바와 같이, 다결정 실리콘층(3) 상에서 금속층(5)과 배리어층(4)을 원하는 패턴으로 형성할 수 있다. 다결정 실리콘층(3)에 대한 에칭 선택비는 50 정도이다.
다음에, 가스를 다결정 실리콘층(3)의 에칭 가스로 교체하고, 도 6에 도시한 바와 같이, 다결정 실리콘층(3)을 에칭한다. 이 에칭에는, 상술한 방법의 경우와 마찬가지의 혼합 가스를 사용할 수가 있다.
또한, 본 방법에서는, 금속층(5)으로서 W층을 사용하고, 배리어층(4)으로서 WN층을 사용하였지만, CO 가스로 에칭 가능한 임의의 재질을 금속층(5) 및 배리어층(4)으로서 선택할 수가 있다. 예를 들면, 금속층(5)으로서 Ta층이나 Mo층을 사용할 수가 있어, 배리어층(4)으로서 TaN층이나 MoN층을 사용할 수가 있다.
이상과 같이, 본 실시예에서는, 게이트 전극(7)의 에칭 도중에 상기 에칭을 멈출 수 있기 때문에, 에칭의 제어성을 향상시킬 수 있다. 그에 따라, 게이트 절연층(2)의 홀이 형성되는 것 등을 억제할 수 있어, 반도체 장치의 신뢰성을 향상시키는 것이 가능하다.
(실시예 2)
다음에, 도 7 내지 도 11을 이용하여, 본 발명의 실시예 2에 대해 설명한다. 도 7은, 본 발명의 실시예 2에 있어서의 반도체 장치의 일부를 나타내는 단면도이다.
도 7에 도시한 바와 같이, 본 실시예 2에서는,게이트 전극(7)의 측면을 테이퍼 형상으로 하고 있다. 보다 상세하게는, 게이트 전극(7)은, 상면[금속층(5)의 상면]을 향함에 따라서 서서히 폭이 적어지는 테이퍼 형상을 갖는다. 게이트 전극(7)을 덮도록 예를 들면 BPTE0S(Boro Phospho Tetra Etyle Ortho Silicate) 등으로 이루어지는 층간 절연층(12)이 형성된다.
게이트 전극(7)의 측면을 테이퍼 형상으로 함으로써, 게이트 전극(7) 사이에 층간 절연층(12)을 매립하기 용이해진다. 그뿐만이 아니라, 게이트 전극(7) 사이에 위치하는 층간 절연층(12) 중에 보이드가 발생하는 것을 억제할 수가 있다. 그에 따라, 반도체 장치의 신뢰성을 향상할 수가 있다.
다음에, 도 8을 이용하여, 도 7에 도시한 반도체 장치의 제조 방법에 대해 설명한다. 상술한 실시예의 경우와 마찬가지의 방법으로 반도체 기판(1) 상에 금속층(5)까지를 퇴적하고, 이 금속층(5) 상에 포토레지스트(11)를 도포한다. 또한, 포토레지스트(11)와 금속층(5) 사이에 실리콘 질화물층이나 반사 방지층을 형성하여도 좋다. 또한, 금속층(5)으로서는 W층을 사용하고, 배리어층(4)으로서는 WN층을 사용한다.
금속층(5) 상에서 포토레지스트(11)를 원하는 형상으로 패터닝 한 후, 이 포토레지스트(11)를 이용하여 금속층(5), 배리어층(4) 및 다결정 실리콘층(3)을 순차 에칭한다. 에칭 가스로서는, C4F8가스와 O2가스와의 혼합 가스를 이용할 수 있다. 이 가스를 이용하여 각층을 에칭함으로써, 도 8에 도시한 바와 같이 각층의 측면을 테이퍼 형상으로 할 수가 있다. 또, 다결정 실리콘층(3)의 에칭 가스로서, Cl2/O2혹은 HBr/Cl2/O2를 이용할 수 있다.
본원의 발명자 등은, 게이트 전극(7) 사이에의 층간 절연층(12)의 충전(充塡)을 보다 용이하게 하기 위해, 게이트 전극(7)의 측면의 경사각(테이퍼각) θ의 제어 방법에 대해 검토하였다. 그 결과, 도 11에 도시한 바와 같이 테이퍼각 θ가 에칭 가스 중의 O2가스의 유량에 의존하는 것을 깨달았다. 즉, 도 11에 도시한 바와 같이, O2의 유량비를 제어함으로써 테이퍼각 θ를 제어할 수가 있다. 보다 구체적으로는, O2의 유량비를 저감함으로써 테이퍼각 θ를 증대시킬 수 있다. 이와 같이 테이퍼각θ를 적절하게 조정(예를 들면 92°∼95°)함으로써, 게이트 전극(7) 사이에의 층간 절연층(12)의 매립을 보다 용이하게 행할 수 있다고 생각된다.
다음에, 도 9 및 도 10을 이용하여, 본 실시예 2의 변형예에 대해 설명한다. 도 9는, 본 실시예 2의 변형예에 있어서의 반도체 장치의 일부를 나타내는 단면도이다.
도 9에 도시한 바와 같이, 본 변형예에서는, 금속층(5)과 배리어층(4)의 측면만을 테이퍼 형상으로 하고 있다. 이 경우에 있어서도, 상술한 경우와 마찬가지의 효과를 기대할 수가 있다.
다음에, 도 10을 이용하여, 본 변형예의 제조 방법에 대해 설명한다. 본 변형예에서는, C4F8가스와 O2가스를 이용하여 금속층(5)과 배리어층(4)만을 테이퍼 에칭한다. 그 후, Cl2/O2, HBr/C12/O2등의 가스를 이용하여 다결정 실리콘층(3)을 에칭한다. 그에 따라, 도 10에 도시한 상태가 얻어진다.
또한, C4F8가스를 대신하여 C5F8, C3F6, C3F8, C2F6, CHF3, CH2F2, CF4등의 프론계 가스를 사용하는 것도 가능하다. 또한, 프론계의 가스와 산소 가스와의 혼합 가스에 Ar, He 등의 불활성 가스를 첨가하여도 좋다.
(실시예 3)
다음에, 도 12 내지 도 15를 이용하여, 본 발명의 실시예 3과 그 변형예에 대해 설명한다. 도 12와 도 13은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법의 특징적인 제1 및 제2 공정을 나타내는 단면도이다.
우선, 실시예 1의 경우와 마찬가지의 공정을 거쳐 반사 방지층(10)까지를 형성하고, 이 반사 방지층(10) 상에 585㎚ 정도의 두께의 포토레지스트(11)를 형성한다. 또한, 금속층(5)으로서는 예를 들면 W층을 이용하고, 배리어층(4)으로서는 예를 들면 TaN층이나 WN층 등의 금속 질화물층을 이용한다.
포토레지스트(11)를 패터닝한 후, 도 12에 도시한 바와 같이, 이 포토레지스트(11)를 이용하여 반사 방지층(10: 80㎚ 정도의 두께) 및 실리콘 질화물층(6: (100㎚ 정도의 두께)의 에칭을 행한다. 이 에칭에 ECR(Electron Cyclotron Resonance)-RIE나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마를 이용한다. 또한, 에칭 가스로서, CF4, C4F8, C3F6등의 프론계 가스를 이용한다. 보다구체적으로는, ECR-RIE를 이용하여 CF4/Ar/O2= 20/100/2sccm, 압력 1∼4mTorr, Pμ 파= 800W∼1300W, P(바이어스)= 300W∼800W의 조건으로 에칭한다. 이 때, 금속층(5)과의 에칭 선택비가 작아지는 조건으로 하는 것이 바람직하다.
그러나, 이 조건으로는, 금속층(5)을 충분히 에칭할 수 없다. 그것은, 금속층(5)과의 에칭 선택비가 낮은 조건(예를 들면 O2유량이 3%∼10%인 조건이나, CF4유량이 25% 이상이 되는 조건)에서는 포토레지스트(11)도 금속층(5)과 마찬가지로 에칭되기 때문에, 금속층(5)을 전부 에칭하기 전에 포토레지스트(11)가 소실되기 때문이다. 따라서, 실리콘 질화물층(6)의 에칭에서는, 금속층(5)을 소정량 D(예를 들면 20㎚ 정도)만큼 에칭한 단계에서 에칭을 종료한다. 즉, 적절한 양의 오버 에칭을 행한 후에 실리콘 질화물층(6)의 에칭을 종료한다.
그 후, 실리콘 질화물층(6)의 에칭과 인시튜에서 산소(O2) 방전을 행한다. 조건은, 예를 들면 O2= 700 sccm, 10mTorr, Pμ파= 800∼1300W, P(바이어스)= 0∼150W, 처리 시간 30sec∼90sec 이다. 이 때, 인시튜에서 처리하는 것이 중요하다. 이에 따라, 실리콘 질화물층(6)의 에칭 시에 생성한 챔버 내의 잔류 불소 및 챔버 내벽에 부착한 폴리머의 재해리에 의해 생성되는 불소 래디컬에 의해 금속층(5) 및 배리어층(4)을 에칭할 수가 있다(도 13 참조). 이 때, 불소의 공급원인 폴리머가 유한하므로, 다결정 실리콘층(3)의 삭감을 억제할 수 있다.(<10 ㎚). 또한, 이 때 포토레지스트(11)도 제거된다.
그 후, 포토레지스트(11)의 제거 및 세정 프로세스를 행한 후, 다결정 실리콘 에칭제를 이용하여 다결정 실리콘층(3)을 에칭한다. 이 때, 상술한 각 실시예에 있어서 진술한 바와 같이, 게이트 절연층(2)에 대해 높은 선택비의 조건으로 다결정 실리콘층(3)을 에칭할 수가 있기 때문에, 게이트 절연층(2)의 두께가 얇은 경우에 있어서도 게이트 절연층(2) 표면 상에서 안정적으로 다결정 실리콘층(3)의 에칭을 멈출 수 있다.
이상과 같이, 본 실시예의 방법에 따르면, 게이트 절연층(2)을 관통하지 않고 게이트 전극을 패터닝할 수가 있다. 그에 따라, 반도체 장치의 수율 및 신뢰성을 향상시킬 수 있다. 또한, 실리콘 질화물층(6)의 에칭과 인시튜에서 산소 방전을 행함으로써 금속층(5) 및 배리어 메탈층(4)을 에칭할 수가 있으므로, 공정을 간략화할 수가 있다. 그 때문에, 제조 비용을 저감할 수가 있다.
다음에, 도 14 및 도 15를 이용하여, 본 실시예 3의 변형예에 대해 설명한다.
반도체 장치에 있어서는, 도 14에 도시한 바와 같이, 게이트(배선) 패턴(15)이 밀한 영역(13)과, 게이트 패턴(15)이 소한 영역(14)이 존재한다. 이들 영역에서의 게이트 치수차는 회로 동작의 성능 향상을 위해, 작은 것이 요구된다.
도 15에 도시한 바와 같이, 종래의 RIE에 의한 에칭에서는, 게이트 사이의 간격 S의 변화에 의한 게이트 패턴의 치수차가 커지고 있었다. 그래서, 본원 발명자 등은 이러한 치수차를 저감시키기 위해 검토한 바, 저압 조건(1∼10 mTorr)으로 상술한 에칭을 행하는 것을 생각하였다. 이와 같이 저압 조건 하에서 에칭을 행함으로써, 넓은 영역(오픈 스페이스)으로 증착(deposition)이 공급 과잉되는 것을 억제할 수가 있어, 배선 패턴의 밀도차에 의한 치수차를 저감시킬 수가 있다.
(실시예 4)
다음에, 도 16 및 도 17을 이용하여, 본 발명의 실시예 4에 대해 설명한다. 도 16 및 도 17은 본 발명의 실시예 4에 있어서의 반도체 장치의 제조 방법의 특징적인 제1 및 제2 공정을 나타내는 단면도이다.
우선, 실시예 1의 경우와 마찬가지의 방법으로 포토레지스트(11)까지를 형성하여, 이 포토레지스트(11)를 소정 형상으로 패터닝 한다. 또한, 본 실시예 4에서는, 금속층(5)으로서 예를 들면 W층을 사용하여, 배리어층(4)으로서 예를 들면 WN 층을 사용하여, 반사 방지층(10)으로서 유기 재료로 이루어지는 층을 사용한다.
도 16에 도시한 바와 같이, 포토레지스트(11)를 마스크로 하여 반사 방지층(10)을 에칭한다. 에칭 가스로서는, CFx(플루오르 카본계), O2등의 가스를 사용한다. 그리고, 저온(0℃ 이하)에서 상기한 에칭을 행한다. 그에 따라, 게이트 패턴의 소밀차에 기인하는 게이트 치수차를 저감하여, 또한 역 RIE-Lag의 해소를 기대할 수가 있다. 여기서, RIE-Lag는 게이트(배선) 패턴 간격이 큰 영역에서의 에칭 속도가, 게이트(배선) 패턴 간격이 좁은 영역에서의 에칭 속도보다도 큰 현상의 것을 말한다. 또한, 역 RIE-Lag는 이것과는 반대의 현상을 말한다.
상기한 바와 같이 저온에서 에칭을 행함으로써, 래디컬종의 기판 상에의 흡착 확률을 증대시킬 수 있어, 래디컬 공급량의 패턴 의존성을 저하시킬 수 있다. 그에 따라, 반사 방지층(10)의 에칭 후의 실리콘 질화막(6)의 두께 t1을, 게이트패턴 간격의 변화에 관계 없이 균일하게 제어할 수가 있다. 그 후, 포토레지스트(11)를 마스크로 하여 이용하여, 실리콘 질화물층(6)으로부터 배리어층(4)까지를 동일 챔버 내에서 에칭한다. 이 에칭도, 저온(O℃ 이하)에서 행한다. 에칭 가스로서는, 반사 방지층(10)의 에칭에 이용함으로써 동일 가스를 이용한다. 그에 따라, 도 17에 도시한 바와 같이, 실리콘 질화물층(6), 금속층(5) 및 배리어층(4)을 에칭할 수가 있다.
이 경우에도, 저온에서 에칭을 행하고 있으므로, 패턴의 소밀차에 기인하는 게이트의 치수차를 저감하여, 또한 역 RIE-Lag을 해소할 수가 있다. 또한, 상기한 에칭 가스를 이용함으로써, 다결정 실리콘층(3)에 대한 에칭 선택비를 크게 하는 것도 가능하다. 그 결과, 다결정 실리콘층(3)의 두께 t2의 변동을 억제하여, 또한 두께 t2를 비교적 크게 확보할 수가 있다.
그 후, 포토레지스트(11)를 제거하여, 웨트(wet) 세정을 행한다. 그리고, 다결정 실리콘 에칭제를 이용하여 다결정 실리콘층(3)을 에칭한다. 이 때, 다결정 실리콘층(3)의 두께 t2가 거의 균일하기 때문에, 제어성 있게 게이트 절연층(2)에서 에칭을 멈출 수 있다. 그에 따라, 게이트 절연층(2)의 홀이 형성되는 것을 방지할 수가 있어, 반도체 장치의 신뢰성을 향상시킬 수가 있다.
또한, 실리콘 질화물층(6)으로부터 다결정 실리콘층(3)까지의 에칭은, ECR 형 드라이 에칭 장치나 평행 평판형 드라이 에칭 장치를 이용하여 행할 수 있다.
(실시예 5)
다음에, 도 18 내지 도 21을 이용하여, 본 발명의 실시예 5에 대해 설명한다. 도 18 내지 도 21은 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 방법의 특징적인 제1 공정 내지 제4공정을 나타내는 단면도이다.
본 실시예에 있어서도, 실시예 1의 경우와 마찬가지의 방법으로 포토레지스트(11)까지를 형성한다. 또한, 실리콘 질화물층(6)의 두께는 70㎚ 정도이다. 금속층(5)은, 예를 들면 W층에 의해 구성되고, 40㎚ 정도의 두께를 갖는다. 배리어층(4)은 예를 들면 WN층에 의해 구성되고, 5㎚ 정도의 두께를 갖는다. 다결정 실리콘층(3)의 두께는 예를 들면 60∼100㎚ 정도이다. 게이트 절연층(2)의 두께는, 예를 들면 3㎚ 정도이다.
포토레지스트(11)를 소정 형상으로 패터닝한 후, 이 포토레지스트(11)를 마스크로 하여 반사 방지층(10)을 에칭한다. 그 후, 실리콘 질화물층(6), 금속층(5)및 배리어층(4)을, 포토레지스트(11)를 마스크로 하여 에칭한다. 이 때, 고의로 RIE-Lag를 발생시키는 조건으로 에칭을 행한다.
W층 등의 금속층(5)을 에칭할 때에는, SF6등의 F 함유 가스를 사용하고, W와 F를 반응시켜 WF6를 생성함으로써 에칭이 진행된다. 이 때 생성물이 WFx(x= 1∼5)에서도 에칭은 진행하지만, F가 부족한 생성물은, 피가공면으로부터 이탈 분리하기 어렵기 때문에 에칭의 진행이 지연된다.
따라서, F의 과부족을 패턴의 소밀에 의해 생기게 한다. 즉, 밀한 영역에서 소한 영역보다도 F가 부족하도록 조건 설정하면 RIE-Lag를 발생시킬 수 있다. 구체적으로는, F 함유 가스의 공급량의 증가, 기판에 인가하는 바이어스의 증가에 의해이온 에너지를 높이는, 압력을 저하시키는 등의 조건 하에서 RIE-Lag를 생기게 할 수 있다.
따라서, 예를 들면, SF6계의 가스(F 함유 가스)를 이용하여, 저압(20mTorr 이하) 혹은 저온(기판 온도 O℃ 이하)에서 에칭을 행함으로써, 도 18에 도시한 바와 같이, RIE-Lag를 발생시킬 수 있다. 보다 상세하게는, 게이트 패턴 사이의 간격이 좁은 영역에, 예를 들면 배리어층(4)의 일부를 잔여시켜, 게이트 패턴 사이의 간격이 넓은 영역에 있어서 다결정 실리콘층(3)의 표면을 노출시킬 수 있다.
이와 같이 고의로 RIE-Lag를 발생시키는 이유는 다음과 같다. 본원의 발명자 등은, 후술하는 다결정 실리콘층(3)의 에칭에 있어서 역 RIE-Lag가 발생하는 것을 깨달았다. 그래서, 이 역 RIE-Lag을 해소하는 방법에 대해 검토하고, 다결정 실리콘층(3)의 에칭 전에 적극적으로 RIE-Lag를 발생시키는 것을 생각하였다. 그에 따라, 이 RIE-Lag에 의해 상기한 역 RIE-Lag를 상쇄할 수 있어, 게이트 절연층의 홀이 형성되는 것을 저지할 수가 있다.
배리어층(4)의 에칭의 후, 포토레지스트(11) 및 반사 방지층(10)을 제거한다. 다음에, 도 19 및 도 20에 도시한 바와 같이, 실리콘 질화물층(6)을 마스크로 이용하여, 다결정 실리콘층(3)을 에칭한다. 에칭 가스로서는, 예를 들면 C l2/O2를 이용할 수 있다. 이 에칭에 의해, 도 20에 도시한 바와 같이, 통상의 RIE-Lag가 발생된다고 생각된다.
그러나, 다결정 실리콘층(3)의 에칭 중에는, 상술된 바와 같이 역 RIE-Lag이발생하기 때문에, 이 현상에 의해, 도 20에 도시되는 잔여의 다결정 실리콘층(3)을 에칭 제거할 수가 있다. 그 결과, 도 21에 도시한 바와 같이, 게이트 절연층(2)에서 에칭을 멈출 수 있어, 게이트 절연층(2)의 홀이 형성되는 것을 방지할 수가 있다.
(실시예 6)
다음에, 도 22 및 도 23을 이용하여, 본 발명의 실시예 6에 대해 설명한다. 도 22 및 도 23은, 본 실시예 6에 있어서의 반도체 장치의 제조 방법의 특징적인 제1 및 제2 공정을 나타내는 단면도이다.
실시예 1의 경우와 마찬가지의 공정을 거쳐 포토레지스트(11)를 형성하고, 이 포토레지스트(11)를 소정 형상으로 패턴한다. 또한, 금속층(5)은, 예를 들면 W 층에 의해 구성되며, 배리어층(4)은 예를 들면 WN층에 의해 구성된다.
포토레지스트(11)를 마스크로 하여 이용하고, 반사 방지층(유기 ARC층: 10), 실리콘 질화물층(6), 금속층(5)및 배리어층(4)을 ECR 플라즈마를 이용하여 에칭한다. 또한, CF4/Ar 플라즈마를 이용한 RIE에 의해 반사 방지층(10) 및 실리콘 질화물층(6)을 에칭하여도 좋지만, 여기서는 공정수를 저감시키기 위해 반사 방지층(10) 및 실리콘 질화물층(6)을 금속층(5) 등과 동시에 에칭한다. 각 에칭 스텝의 조건을 하기에 나타낸다.
<반사 방지층(10)의 에칭 조건>
가스: C4F8/O2/Ar= 2∼20/2∼20/100sccm
압력: 1.0∼6.0mTorr
μ파 전력: 600∼1800W
하부 전극 RF 전력 : 50∼250W
<실리콘 질화물층(6)의 에칭 조건>
가스: CF4/O2/Ar= 2∼40/2∼10/100sccm
압력 : 0.5∼4.0mTorr
μ파 전력 : 600∼1800W
하부 전극 RF 전력 : 100∼800W
<금속층(5) 및 배리어층(4)의 에칭 조건>
가스 : CF4/CHF3/O2/Ar=2∼40/2∼40/5∼40/100sccm
압력 : 0.5∼4.0mTorr
μ파 전력 : 800∼1800W
하부 전극 RF 전력 : 100∼600W
이상의 에칭 시의 코일 전류는, 30A[코일 전류(1)], 30A[코일 전류(2)] 및 25A[코일 전류(3)]였다.
상기한 금속층(5)의 에칭 시의 산소 농도는, 바람직하게는, 실리콘 질화물층(6)의 에칭 시의 산소 농도보다도 크다. 구체적으로는, 금속층(5)의 에칭 시에는, 산소 농도를 20% 이상으로 하는 것이 바람직하다. 금속(W)의 불화물 및 산화물의 증기압은 높기 때문에, 산소의 첨가량을 늘리는 것으로 금속층(5)을 효율적으로 에칭할 수가 있다. 이 때, 포토레지스트(11)의 에칭율도 동시에 상승하지만, 하부 전극에 인가하는 RF 전력을 조절함으로써, 포토레지스트(11)의 에칭율을 조절할 수가 있다.
또한, CF4, CHF3을 대신하여 CH2F2를 이용하여도 좋고, 에칭 형상을 제어하기위해 상기한 가스에 C4F8를 첨가하여도 좋다.
이상과 같이, 포토레지스트(11)를 마스크로 하여 이용하여 배리어층(4)까지를 에칭함으로써, 이 에칭 중에 실리콘 질화물층(6)의 두께가 감소하는 것을 억제할 수가 있다. 그에 따라, 실리콘 질화물층(6)을 미리 두껍게 형성할 필요가 없게 되어, 처리량을 향상시킬 수가 있다. 그 뿐만이 아니라, 실리콘 질화물층(6)의 형성 시의 열 처리 시간도 단축할 수가 있어, 반도체 기판(1) 중의 불순물의 프로파일의 변동을 방지할 수 있다. 그 결과, 초기의 설계 그대로의 디바이스를 얻을 수 있다.
금속층(5) 및 배리어층(4)의 에칭의 후, 애싱(ashing)에 의해 포토레지스트(11)를 제거하여, 희불산 처리에 의해 잔류 흡착물을 제거한다. 포토레지스트(11)의 제거는 금속층(5)의 에칭을 행하는 장치 내에서 동시에 행하여도 좋다.
그 후, 도 23에 도시한 바와 같이, 실리콘 질화물층(6)을 마스크로 이용하여, HBr/O2가스를 이용한 ECR 플라즈마에 의해, 다결정 실리콘층(3)을 에칭한다. 그에 따라, 게이트 전극(7)을 형성할 수가 있다.
또한, 상기한 금속층(5) 및 배리어층(4)의 에칭 시의 종점 검출을 행함으로써, 기초의 다결정 실리콘층(3)의 절삭량을 제어할 수가 있어, 보다 확실하게 게이트 절연층(2)의 표면에서 게이트 전극(7) 형성을 위한 에칭을 멈출 수 있다. 또한, 상술한 실시예에서는 게이트 전극(7)이 W층과 WN층의 2층 구조를 갖는 경우에 대해 설명을 행하였지만 이들 중 어느 한쪽을 갖는 게이트 전극에 대해서도 본 실시예는 적용 가능하다.
(실시예 7)
다음에, 도 24를 이용하여, 본 발명의 실시예 7에 대해 설명한다.
본 실시예에서는, 배리어층(4)의 에칭으로부터 다결정 실리콘층(3)의 에칭으로 전환할 때의 에칭 종점 검출을 행하는 것을 특징으로 한다. 이와 같이 배리어층(4)의 에칭의 종점 검출을 행함으로써, 에칭 전의 다결정 실리콘층(3)의 두께를 원하는 값으로 유지할 수가 있어, 다결정 실리콘층(3)의 과잉 에칭을 회피할 수가 있다. 보다 상세하게는, 다결정 실리콘층(3)의 등방성 에칭이 지나치게 진행하여, 다결정 실리콘층(3)의 측면이 에칭되는 현상[다결정 실리콘층(3)의 사이드 에칭]을 회피할 수가 있다. 그에 따라, 게이트 전극(7)의 형상 및 치수 정밀도를 향상할 수가 있다.
이하, 본 실시예에 있어서의 반도체 장치의 제조 방법에 대해 구체적으로 설명한다. 우선, 실시예 6의 경우와 마찬가지의 공정을 거쳐 도 22에 도시한 바와 같이 배리어층(4)까지를 에칭한다. 여기서, 본 실시예에 있어서의 에칭의 종점 판정을 행한다.
본원의 발명자 등은, 상기한 에칭의 종점 판정을 행하기 위해 예의 검토한 바, 도 24에 도시한 바와 같이, 배리어층(4)의 에칭 기간 T2 중에, N, N2또는 N를 포함하는 화합물, 예를 들면 NO의 발광 강도가 강해지는 것을 깨달았다. 그래서, 이러한 발광 강도의 변화를 모니터함으로써, 배리어층(4)의 에칭의 종점 판정을 행하는 것을 생각하였다. 또, 도 24에 있어서, T1은 금속층(5)의 에칭 기간을 나타내고, T3은 오버 에칭 기간을 나타내고 있다.
상기한 바와 같이 하여 배리어층(4)의 에칭의 종점 판정을 행한 후, 포토레지스트(11)를 제거하고, 도 23에 도시한 바와 같이, 실리콘 질화물층(6)을 마스크로 하여 이용하여 다결정 실리콘층(3)을 에칭한다. 이 때, 상술한 배리어층(4)의 에칭의 종점 판정을 행함으로써, 에칭 전의 다결정 실리콘층(3)을 원하는 두께로 할 수 있다. 그에 따라, 다결정 실리콘층(3)의 측면에의 지나친 등방성 에칭을 억제할 수가 있어, 다결정 실리콘층(3)의 사이드 에칭을 억제할 수가 있다.
또한, 본 실시예 7에서는 포토레지스트(11)는, 실리콘 질화물층(6)의 에칭후 혹은 다결정 실리콘층(3)의 에칭의 후에 제거하여도 좋다. 또한, 본 실시예 7의 사상은, 실시예1 내지 6에 있어서의 반도체 장치의 제조 방법에도 적용 가능하다. 또한, 배리어층(4)은 TiN 등의 WN 이외의 금속 질화물에 의해 구성되어도 좋다.
이상과 같이 본 발명의 실시예에 대해 설명을 행하였지만, 이번 개시한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 된다. 본 발명의 범위는 특허 청구의 범위에 의해서 설명되고, 특허 청구의 범위와 균등의 의미 및 범위내 에서의 모든 변경이 포함되도록 의도된다.
이상 설명한 바와 같이, 본 발명에 따르면, 금속층이나 배리어층을 포함하는 다층 구조의 게이트 전극을 형성할 때에 있어서의 게이트 절연층의 홀이 형성되는 것을 억제할 수가 있다. 또한, 다층 구조의 게이트 전극을 덮는 층간 절연층 중에 있어서의 보이드의 발생도 억제할 수가 있다. 또한, 게이트 전극 상에 자기 정합 컨택트용의 질화물층이 형성된 경우의 상기 질화물층의 두께의 감소도 억제할 수가 있다. 또한, 게이트 전극의 형상 및 치수 정밀도도 향상시킬 수가 있다. 이것에 의해, 반도체 장치에 있어서의 누설 전류 등의 발생을 효과적으로 억제할 수가 있어, 반도체 장치의 신뢰성을 향상시킬 수가 있다.

Claims (3)

  1. 반도체 기판(1)의 주 표면 상에, 게이트 절연층(2)을 개재하여 형성되고 불순물이 도핑된 다결정 실리콘층(3)과, 상기 다결정 실리콘층(3) 상에 형성되고 상기 다결정 실리콘층(3) 중의 불순물 또는 실리콘이 확산하는 것을 억제하기 위한 배리어층(4), 및 상기 배리어층(4) 상에 형성된 금속층(5)을 갖는 게이트 전극(7)을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 배리어층(4)과 상기 다결정 실리콘층(3) 중 적어도 한쪽을 에칭 스토퍼로서 이용하여, 상기 금속층(5) 및 상기 배리어층(4)을 선택적으로 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판(1)의 주 표면 상에 게이트 절연층(2), 불순물이 도핑된 다결정 실리콘층(3), 상기 다결정 실리콘층(3) 중의 실리콘 또는 상기 불순물이 확산하는 것을 억제하기 위한 배리어층(4), 금속층(5) 및 질화물층(6)을 순차 형성하는 공정과,
    상기 질화물층(6) 상에 선택적으로 마스크층(11)을 형성하는 공정과,
    프론계(flon type)의 가스를 이용하여, 상기 마스크층(11)을 마스크로 하여 상기 질화물층(6)을 에칭하는 공정과,
    상기 질화물층(6)의 에칭 후에 인시튜로 산소 방전을 행하고, 상기 금속층(5) 및 상기 배리어층(4)을 에칭하는 공정과,
    상기 마스크층(11)을 제거하는 공정, 및
    상기 질화물층(6)을 마스크로 하여 상기 다결정 실리콘층(3)을 에칭하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  3. 반도체 기판(1)의 주 표면 상에, 게이트 절연층(2), 불순물이 도핑된 다결정 실리콘층(3)으로 이루어진 제1층, 금속층(5)과 금속 화합물층 중 적어도 한쪽을 포함하는 제2층 및 질화물층(6)을 순차 형성하는 공정과,
    상기 질화물층(6) 상에 선택적으로 마스크층을 형성하는 공정과,
    상기 마스크층(11)을 마스크로 하여 상기 질화물층(6) 및 상기 제2층을 에칭하는 공정과,
    상기 마스크층(11)을 제거하는 공정, 및
    상기 질화물층(6)을 마스크로 하여 상기 제1층을 에칭하는 공정을 포함하며,
    상기 질화물층 및 상기 제2층은 CF4, CHF3및 CH2F2의 그룹으로부터 선택된 적어도 한 종류의 가스와 산소 가스를 포함하는 혼합가스에 의해 에칭되고, 상기 제2층을 에칭하기 위한 산소 농도가 상기 질화물층을 에칭하기 위한 산소 농도보다 더 높은, 반도체 장치의 제조 방법.
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