JP3287403B2 - Ｍｉｓ型電界効果トランジスタ及びその製造方法 - Google Patents

Ｍｉｓ型電界効果トランジスタ及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にゲート電極の空乏化を低減させ
たＭＩＳ型電界効果トランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】トランジスタのゲート絶縁膜に接するゲ
ート電極として、イオン注入法により不純物をドープし
た多結晶シリコン膜が一般的に用いられている。この種
のトランジスタでは、多結晶シリコン膜がゲート絶縁膜
に接する近傍領域において、不純物が十分多くドープさ
れないために空乏化が生じることにより、実効的なゲー
ト絶縁膜厚が厚くなる。その結果、トランジスタ性能が
劣化してしまう。
【０００３】これら、従来のゲート電極として用いられ
ている不純物をドープした多結晶シリコン膜では、膜厚
が１００〜１５０ｎｍ以上のシリコン膜が用いられてい
る。多結晶シリコン・ゲート電極に不純物をドープする
場合、通常は、イオン注入法を用いるが、シリコン膜の
膜厚が薄いと、注入された不純物がシリコン基板のチャ
ネル領域に突き抜けてしまうため、トランジスタのしき
い値電圧が不確定に変化する現象が生じる。このため、
シリコン膜の膜厚を１００ｎｍよりも薄くすることがで
きなかった。
【０００４】このようなゲート空乏化は、ゲート絶縁膜
の膜厚との相対比に依存するため、絶縁膜の膜厚が６〜
８ｎｍ以上の場合に空乏化の効果は極めて小さい。した
がって、特にゲート長が０．２５μｍ以下の場合に当該
ゲート空乏化が顕著な問題となる。
【０００５】この問題に対応するため、ゲート電極とし
て空乏化が生じない金属膜を用いるトランジスタ構造が
提案されている。この種のゲート電極に金属膜を用いた
トランジスタは、例えば、「１９９７・インターナショ
ナル・エレクトロン・デバイセス・コンファレンス」の
「テクニカル・ダイジェスト」（１９９７年１２月７
日）の８２１〜８２４頁に掲載された論文に開示されて
いる。
【０００６】また、最近のＣＭＯＳデバイスでは、トラ
ンジスタにおける短チャネル効果を抑制できるように、
ｎチャネルトランジスタではｎ型ドープ多結晶シリコン
膜を用い、ｐチャネルトランジスタではｐ型ドープ多結
晶シリコン膜を用いるというように、それぞれのトラン
ジスタの電気極性に適した仕事関数を有するゲート電極
材料を用いている。この種のＣＭＯＳデバイスは、例え
ば、「１９９６・インターナショナル・エレクトロン・
デバイセス・コンファレンス」の「テクニカル・ダイジ
ェスト」（１９９６年１２月８日）の４５５〜４５８頁
に掲載された論文に開示されている。
【０００７】また、従来のＭＩＳ型電界効果トランジス
タでは、ゲート電極の低抵抗化のために、ゲート電極上
にシリサイド膜を形成する構造が用いられていた。しか
し、デバイスサイズの縮小化に伴い、ゲート電極抵抗の
より一層の低抵抗化が求められ、シリサイド膜よりも抵
抗の小さい金属膜の採用が検討されている。
【０００８】しかし、ゲート電極を金属膜と多結晶シリ
コン膜の２層構造とした場合、７００℃以上の熱処理に
よりシリサイド化反応を生じるため、金属膜の低抵抗化
を保持できない。そこで、図１２に示すように、金属膜
１２０１と多結晶シリコン膜１２０２との間に、例えば
窒化チタン膜等のバリヤ膜１２０３を形成する積層構造
が提案されている。
【０００９】この種の従来のトランジスタの例として
は、特開平８−２２２７３４号公報や特開平９−２４６
３９４号公報に開示されたトランジスタがある。
【００１０】
【発明が解決しようとする課題】上述した、ゲート電極
として金属膜を用いる従来のトランジスタは、ゲート空
乏化は無くすることができる。しかし、ＣＭＯＳ構造に
おいては、ｎチャネルＭＯＳトランジスタとｐチャネル
ＭＯＳトランジスタとがあるために、しきい値電圧を両
トランジスタに最適に設定することが困難であるという
欠点があった。
【００１１】また、ゲート電極として金属膜と多結晶シ
リコン膜との間にバリヤ膜を形成した積層構造を用いる
従来のトランジスタは、シリコン膜にドープする不純物
の電気極性を変えることでしきい値電圧を両トランジス
タに最適に設定できる。しかし、イオン注入法による不
純物のドーピングを行なうため、ゲート電極の空乏化が
十分に低減できないという欠点があった。
【００１２】本発明は、上記従来の欠点を解決し、ゲー
ト電極の空乏化を低減し、かつトランジスタのしきい値
電圧を容易に制御できるＭＩＳ型電界効果トランジスタ
及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成する本
発明のＭＩＳ型電界効果トランジスタは、ゲート電極膜
が、導体膜の多層構造を有し、ゲート絶縁膜に接する最
下層の前記導体膜の膜厚が、少なくとも上層の前記導体
膜により基板チャネル領域の電位を変位する程度に十分
に薄く、かつ、一方の前記ゲート電極膜における前記最
下層の導体膜の膜厚と、電気極性の異なる他方の前記ゲ
ート電極膜における前記最下層の導体膜の膜厚とが異な
るように形成されることを特徴とする。
【００１４】請求項２の本発明のＭＩＳ型電界効果トラ
ンジスタは、前記最下層の導体膜が、電気極性の相異な
る双方の前記ゲート電極膜において、同一の材料で形成
されており、かつ、金属膜あるいは金属窒化膜あるいは
金属酸化膜あるいは金属シリサイド膜あるいは不純物を
ドープした半導体膜であることを特徴とする。
【００１５】請求項３の本発明のＭＩＳ型電界効果トラ
ンジスタは、前記最下層の導体膜の上に形成される上層
の前記導体膜が、電気極性の相異なる双方の前記ゲート
電極膜において、相互に同一の材料であって、かつ前記
最下層の導体膜と異なる材料で形成されており、かつ、
金属膜あるいは金属酸化膜あるいは金属窒化膜あるいは
金属シリサイド膜であることを特徴とする。
【００１６】請求項４の本発明のＭＩＳ型電界効果トラ
ンジスタは、前記最下層の導体膜と前記上層の導体膜と
の間に、金属窒化膜あるいは金属酸化膜で形成された中
間層導体膜を形成し、前記上層の導体膜が、金属膜ある
いは金属シリサイド膜で形成されていることを特徴とす
る。
【００１７】上記の目的を達成する他の本発明であるＭ
ＩＳ型電界効果トランジスタの製造方法において、素子
分離領域を形成した半導体基板上に、ゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に、少なくとも後の
工程で堆積する上層の導体膜により基板チャネル領域の
電位を変位する程度の厚さに、ゲート電極を形成する第
１の導体膜を堆積する工程と、前記ＭＩＳ型電界効果ト
ランジスタにおける一方の電気極性のゲート電極を形成
する前記第１の導体膜をエッチングにより適宜除去する
工程と、前記第１の導体膜の上に、前記第１の導体膜と
は異なる材料であって、かつ金属膜あるいは金属酸化膜
あるいは金属窒化膜あるいは金属シリサイド膜からなる
第２の導体膜を堆積する工程と、前記第１の導体膜及び
前記第２の導体膜からなる積層膜に対して、エッチング
によりゲート電極パターンを形成する工程と、前記半導
体における各電気極性のソース／ドレイン領域に各々所
定の不純物をドープし、熱処理によって不純物を活性化
する工程とを含むことを特徴とする。
【００１８】請求項６の本発明のＭＩＳ型電界効果トラ
ンジスタの製造方法は、前記第１の導体膜を堆積する工
程が、前記第１の導体膜の材料を、前記ＭＩＳ型電界効
果トランジスタにおける一方の電気極性のゲート電極に
対して設定された厚さまで堆積する工程と、エッチング
ストップとして用いる所定の導体膜を堆積する工程と、
前記第１の導体膜の材料を、前記第１の導体膜の総膜厚
が前記ＭＩＳ型電界効果トランジスタにおける他方の電
気極性のゲート電極に対して設定された厚さまで堆積す
る工程とを含み、前記第１の導体膜を除去する工程にお
いて、前記他方の電気極性のゲート電極を形成する前記
第１の導体膜を、前記エッチングストップとして用いる
導体膜の位置までエッチングにより除去することを特徴
とする。
【００１９】請求項７のＭＩＳ型電界効果トランジスタ
の製造方法前記第１の導体膜を除去する工程と前記第２
の導体膜を堆積する工程との間に、金属窒化膜あるいは
金属酸化膜からなる中間層を堆積する工程をさらに含む
ことを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００２１】図１は、本発明の第１の実施形態による半
導体装置であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌ
ａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す断
面図である。図１を参照すると、本実施形態のＭＩＳＦ
ＥＴは、シリコン基板１０上に、素子分離酸化膜２０に
て仕切られたゲート絶縁膜３０を形成し、かつゲート絶
縁膜３０上に、周囲にゲート電極側壁膜６０を設けたゲ
ート電極膜４０、５０を形成して構成される。また、ゲ
ート絶縁膜３０のシリコン基板１０側には、ｎ型ソース
／ドレイン領域７０及びｐ型ソース／ドレイン領域８０
が形成されている。
【００２２】ゲート電極膜４０、５０は、２０〜６０ｎ
ｍ厚の下層導体膜４１、５１と、５０〜８００ｎｍ厚の
上層導体膜４２、５２とからなる積層構造を有する。下
層導体膜４１、５１は、不純物をドープしたシリコンで
形成され、上層導体膜４２、５２は、金属窒化物あるい
は金属酸化物あるいは金属あるいは金属シリサイドで形
成される。
【００２３】このように構成したゲート電極膜４０、５
０において、下層導体膜４１、５１を２０〜６０ｎｍと
薄膜化すると、トランジスタのしきい値電圧が下層導体
膜４１、５１の仕事関数のみでは決まらず、上層導体膜
４２、５２の仕事関数がしきい値電圧に影響を与えるこ
とになる。すなわち、基板チャネル領域の電位を変位す
る。このしきい値電圧は、下層導体膜４１、５１の膜厚
を変えることで制御可能であり、トランジスタの基板不
純物量とは独立にしきい値電圧を制御できる利点を有す
る。
【００２４】本実施形態における上層導体膜４２、５２
の材料としては、例えば、金属窒化膜であれば、窒化チ
タン膜や窒化タンタル膜等を用いることができ、金属酸
化膜であれば、酸化ルテニウム膜で酸化イリジウム膜等
を用いることができ、金属膜であれば、タングステン膜
やモリブデン膜等を用いることができ、金属シリサイド
膜であれば、チタンシリサイド膜やコバルトシリサイド
膜等を用いることができる。さらに、仕事関数によって
ＭＩＳＦＥＴのしきい値電圧を制御する目的に使用でき
るものであれば、これらの材料に限定されるものではな
いことは言うまでもない。
【００２５】本実施形態におけるシリコン膜厚とトラン
ジスタのしきい値電圧との関係を図１１に示す。図１１
を参照すると、シリコン膜厚を一定の膜厚以下に薄くす
ることによって、しきい値電圧は、下層導体膜４１、５
１であるシリコン膜の仕事関数だけでなく、上層導体膜
４２、５２である金属膜の仕事関数にも影響を受ける。
したがって、シリコン膜の膜厚を変えることにより、し
きい値電圧を制御できることがわかる。図１１では、下
層導体膜４１、５１のポリシリコン膜の膜厚が約６０ｎ
ｍ以下の場合に、上層導体膜４２、５２のタングステン
膜がしきい値電圧に影響を及ぼしている。また、後述す
る上層導体膜４２、５２が金属膜等である場合にも同様
の効果が生じることを確認している。
【００２６】図３は、図１に示した第１の実施形態によ
るＭＩＳＦＥＴの製造過程を示す図である。図３を参照
すると、本実施形態のＭＩＳＦＥＴの製造手順は、ま
ず、素子分離酸化膜２０を形成したシリコン基板１０上
に、ゲート絶縁膜３０を形成する。次に、下層導体膜４
１、５１を形成するため、不純物をドープしたシリコン
膜をＣＶＤ法により２０〜６０ｎｍ堆積する。次に、一
方のゲート電極膜（図の例ではｐチャネルトランジスタ
のゲート電極膜５０を形成するシリコン膜を、エッチン
グにより適宜取り除いて、二つのゲート電極膜４０、５
０における下層導体膜４１、５１の膜厚が異なるように
する（図３（ａ）参照）。
【００２７】次に、上層導体膜４２、５２を形成するた
め、高融点金属膜等を５０〜８００ｎｍ堆積する。この
後、通常のリソグラフィ工程とエッチング工程により、
ゲート電極を形成する（図３（ｂ）参照）。
【００２８】次に、各ゲート電極に絶縁膜側壁を形成
し、ソース・ドレイン領域に高濃度に不純物をドープす
る。そして、熱処理により不純物を活性化してＭＩＳＦ
ＥＴを完成する（図３（ｃ）参照）。
【００２９】図４は、本発明の第２の実施形態による半
導体装置であるＭＩＳＦＥＴの構成を示す断面図であ
る。図４を参照すると、本実施形態のＭＩＳＦＥＴは、
シリコン基板１０上に、素子分離酸化膜２０にて仕切ら
れたゲート絶縁膜３０を形成し、かつゲート絶縁膜３０
上に、周囲にゲート電極側壁膜１６０を設けたゲート電
極膜１４０、１５０を形成して構成される。また、ゲー
ト絶縁膜３０のシリコン基板１０側には、ｎ型ソース／
ドレイン領域７０及びｐ型ソース／ドレイン領域８０が
形成されている。
【００３０】ゲート電極膜１４０、１５０は、１０〜６
０ｎｍ厚の下層導体膜１４１、１５１と、５０〜８００
ｎｍ厚の上層導体膜１４２、１５２とからなる積層構造
を有する。下層導体膜１４１、１５１及び上層導体膜１
４２、１５２は、それぞれ金属窒化物あるいは金属酸化
物あるいは金属あるいは金属シリサイドであって、互い
に異なる材料にて形成される。
【００３１】このように構成したゲート電極膜１４０、
１５０において、下層導体膜１４１、１５１を２０〜６
０ｎｍと薄膜化すると、トランジスタのしきい値電圧が
下層導体膜１４１、１５１の膜厚と上層導体膜１４２、
１５２の仕事関数とに影響を受けることとなる。すなわ
ち、基板チャネル領域の電位を変位する。したがって、
これらの材料の組み合わせを適宜選択することによって
しきい値を制御することができる。
【００３２】図６は、図４に示した第２の実施形態によ
るＭＩＳＦＥＴの製造過程を示す図である。図６を参照
すると、本実施形態のＭＩＳＦＥＴの製造手順は、ま
ず、素子分離酸化膜２０を形成したシリコン基板１０上
に、ゲート絶縁膜３０を形成する。次に、下層導体膜１
４１、１５１を形成するため、金属膜あるいは金属シリ
サイド膜等をスパッタ法等の手段により２０〜６０ｎｍ
堆積する。次に、一方のゲート電極膜（図の例ではｐチ
ャネルトランジスタのゲート電極膜１５０）を形成する
金属膜等を、エッチングにより適宜取り除いて、二つの
ゲート電極膜１４０、１５０における下層導体膜１４
１、１５１の膜厚が異なるようにする（図６（ａ）参
照）。
【００３３】次に、上層導体膜１４２、１５２を形成す
るため、高融点金属膜等を５０〜８００ｎｍ堆積する。
この後、通常のリソグラフィ工程とエッチング工程によ
り、ゲート電極を形成する（図６（ｂ）参照）。
【００３４】次に、各ゲート電極に絶縁膜側壁を形成
し、ソース・ドレイン領域に高濃度に不純物をドープす
る。そして、熱処理により不純物を活性化してＭＩＳＦ
ＥＴを完成する（図６（ｃ）参照）。
【００３５】図７は、本発明の第３の実施形態による半
導体装置であるＭＩＳＦＥＴの構成を示す断面図であ
る。図７を参照すると、本実施形態のＭＩＳＦＥＴは、
シリコン基板１０上に、素子分離酸化膜２０にて仕切ら
れたゲート絶縁膜３０を形成し、かつゲート絶縁膜３０
上に、周囲にゲート電極側壁膜２６０を設けたゲート電
極膜２４０、２５０を形成して構成される。また、ゲー
ト絶縁膜３０のシリコン基板１０側には、ｎ型ソース／
ドレイン領域７０及びｐ型ソース／ドレイン領域８０が
形成されている。
【００３６】ゲート電極膜２４０、２５０は、２０〜６
０ｎｍ厚の下層導体膜２４１、２５１と、１〜１０ｎｍ
厚の中間層２４３、２５３と、５０〜８００ｎｍ厚の上
層導体膜２４２、２５２とからなる積層構造を有する。
下層導体膜２４１、２５１は、不純物をドープしたシリ
コンで形成され、中間層２４３、２５３は、金属窒化物
および窒化絶縁膜で形成され、上層導体膜２４２、２５
２は、金属あるいは金属シリサイドで形成される。
【００３７】このように構成したゲート電極膜２４０、
２５０は、下層導体膜２４１、２５１と上層導体膜２４
２、２５２との間に、中間層２４３、２５３として金属
窒化膜や金属酸化膜を設けたことにより、トランジスタ
形成工程において高温熱処理を行う場合でも、下層導体
膜であるシリコン膜と上層導体膜である金属膜あるいは
金属シリサイド膜とが反応するのを防ぐことが可能であ
る。
【００３８】また、中間層２４３、２５３を２〜１０ｎ
ｍと極めて薄くすることで、中間層２４３、２５３が無
い場合と同様に、下層導体膜２４１、２５１であるシリ
コン膜の膜厚を変えることにより、トランジスタのしき
い値電圧を制御できる。
【００３９】図８は、図７に示した第３の実施形態によ
るＭＩＳＦＥＴの製造過程を示す図である。図８を参照
すると、本実施形態のＭＩＳＦＥＴの製造手順は、ま
ず、素子分離酸化膜２０を形成したシリコン基板１０上
に、ゲート絶縁膜３０を形成する。次に、下層導体膜２
４１、２５１を形成するため、不純物をドープしたシリ
コン膜をＣＶＤ法により２０〜６０ｎｍ堆積する。次
に、一方のゲート電極膜（図の例ではｐチャネルトラン
ジスタのゲート電極膜２５０）を形成するシリコン膜
を、エッチングにより適宜取り除いて、二つのゲート電
極膜２４０、２５０における下層導体膜２４１、２５１
の膜厚が異なるようにする（図８（ａ）参照）。
【００４０】次に、中間層２４３、２５３を形成するた
め、１〜１０ｎｍ厚の金属窒化膜等をスパッタ法により
形成し、さらに、上層導体膜２４２、２５２を形成する
ため、金属膜あるいは金属シリサイド膜等を５０〜８０
０ｎｍ堆積する。この後、通常のリソグラフィ工程とエ
ッチング工程により、ゲート電極を形成する（図８
（ｂ）参照）。
【００４１】次に、各ゲート電極に絶縁膜側壁を形成
し、ソース・ドレイン領域に高濃度に不純物をドープす
る。そして、６００℃〜１０００℃の熱処理により不純
物を活性化してＭＩＳＦＥＴを完成する（図８（ｃ）参
照）。本実施形態では、下層導体膜２４１、２５１と上
層導体膜２４２、２５２との間に金属窒化膜等の中間層
２４３、２５３を挿入したことにより、６００℃以上の
高温による熱処理においても下層導体膜上層導体膜との
反応を防ぐことができる。
【００４２】図９は、本発明の第４の実施形態による半
導体装置であるＭＩＳＦＥＴの構成を示す断面図であ
る。図９を参照すると、本実施形態のＭＩＳＦＥＴは、
シリコン基板１０上に、素子分離酸化膜２０にて仕切ら
れたゲート絶縁膜３０を形成し、かつゲート絶縁膜３０
上に、周囲にゲート電極側壁膜３６０を設けたゲート電
極膜３４０、３５０を形成して構成される。また、ゲー
ト絶縁膜３０のシリコン基板１０側には、ｎ型ソース／
ドレイン領域７０及びｐ型ソース／ドレイン領域８０が
形成されている。
【００４３】ゲート電極膜３４０、３５０は、２０〜６
０ｎｍ厚の下層導体膜３４１、３５１と、１〜１０ｎｍ
厚の中間層３４３、３５３と、５０〜８００ｎｍ厚の上
層導体膜３４２、３５２とからなる積層構造を有する。
下層導体膜３４１、３５１は、金属窒化物あるいは金属
酸化物あるいは金属あるいは金属シリサイドで形成さ
れ、中間層３４３、３５３は、下層導体膜３４１、３５
１とは異なる材料の金属窒化物および窒化絶縁膜で形成
され、上層導体膜３４２、３５２は、中間層３４３、３
５３とは異なる材料の金属あるいは金属シリサイドで形
成される。
【００４４】このように構成したゲート電極膜３４０、
３５０において、下層導体膜３４１、３５１を２０〜６
０ｎｍと薄膜化すると、トランジスタのしきい値電圧が
下層導体膜３４１、３５１の膜厚と上層導体膜３４２、
３５２の仕事関数とに影響を受けることとなり、これら
の材料の組み合わせを適宜選択することによってしきい
値を制御することができる。
【００４５】また、下層導体膜３４１、３５１と上層導
体膜３４２、３５２との間に、中間層３４３、３５３と
して金属窒化膜や金属酸化膜を設けたことにより、トラ
ンジスタ形成工程において高温熱処理を行う場合でも、
下層導体膜３４１、３５１と上層導体膜３４２、３５２
とが反応するのを防ぐことが可能である。
【００４６】図１０は、図９に示した第４の実施形態に
よるＭＩＳＦＥＴの製造過程を示す図である。図８を参
照すると、本実施形態のＭＩＳＦＥＴの製造手順は、ま
ず、素子分離酸化膜２０を形成したシリコン基板１０上
に、ゲート絶縁膜３０を形成する。次に、下層導体膜３
４１、３５１を形成するため、金属膜あるいは金属シリ
サイド膜等をスパッタ法等の手段により２０〜６０ｎｍ
堆積する。次に、一方のゲート電極膜（図の例ではｐチ
ャネルトランジスタのゲート電極膜３５０）を形成する
金属膜等を、エッチングにより適宜取り除いて、二つの
ゲート電極膜３４０、３５０における下層導体膜３４
１、３５１の膜厚が異なるようにする（図１０（ａ）参
照）。
【００４７】次に、中間層３４３、３５３を形成するた
め、１〜１０ｎｍ厚の金属窒化膜等をスパッタ法により
形成し、さらに、上層導体膜３４２、３５２を形成する
ため、金属膜あるいは金属シリサイド膜等を５０〜８０
０ｎｍ堆積する。この後、通常のリソグラフィ工程とエ
ッチング工程により、ゲート電極を形成する（図１０
（ｂ）参照）。
【００４８】次に、各ゲート電極に絶縁膜側壁を形成
し、ソース・ドレイン領域に高濃度に不純物をドープす
る。そして、６００℃〜１０００℃の熱処理により不純
物を活性化してＭＩＳＦＥＴを完成する（図１０（ｃ）
参照）。本実施形態では、下層導体膜２４１、２５１と
上層導体膜２４２、２５２との間に金属窒化膜等の中間
層２４３、２５３を挿入したことにより、６００℃以上
の高温による熱処理においても下層導体膜上層導体膜と
の反応を防ぐことができる。
【００４９】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
【００５０】第１実施例は、図１を参照して説明した第
１の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．１５μｍである。
ｎチャネルトランジスタ領域のゲート電極膜４０におい
て、下層導体膜４１は、不純物をドープした５０ｎｍ厚
の多結晶シリコン膜であり、上層導体膜４２は、８０ｎ
ｍ厚のタングステンシリサイド膜である。また、Ｐチャ
ネルトランジスタ領域のゲート電極膜５０において、下
層導体膜５１は、不純物をドープした３０ｎｍ厚の多結
晶シリコン膜であり、上層導体膜５２は、１００ｎｍ厚
のタングステンシリサイド膜である。下層導体膜４１、
５１は、ＣＶＤ法で堆積されたシリコン膜であり、形成
時に不純物として、電気炉中でリンを５Ｅ２０ｃｍ-3だ
けドープしている。また、上層導体膜４２、５２は、ス
パッタ法で堆積された薄膜である。
【００５１】また、ゲート電極には絶縁膜側壁６０が形
成されている。ｎチャネルトランジスタでは、ソース／
ドレイン領域７０にｎ型不純物であるヒ素が導入され、
ｐチャネルトランジスタでは、ソース／ドレイン領域８
０にｐ型不純物であるボロンが導入されている。
【００５２】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、下層導体膜４１の膜厚が５０ｎｍであ
るｎチャネルトランジスタのしきい値電圧は、０．３Ｖ
であった。一方、下層導体膜５１の膜厚が３０ｎｍであ
るｐチャネルトランジスタのしきい値電圧は、−０．３
Ｖであった。当該しきい値電圧の差は、下層導体膜４
１、５１の膜厚の違いによって、上層導体膜４２、５２
であるタングステンシリサイド膜の影響に差があるため
に生じたものである。
【００５３】また、ゲート電極のシート抵抗は７Ω／□
以下であり、ゲート空乏化率は、下層導体膜４１、５１
においてリンを電気炉中で高濃度にドープしたことによ
り１０％以下と良好であった。さらに、熱処理温度１０
００度でゲート構造は安定であった。また、本実施例で
は上層導体膜４２、５２として、タングステンシリサイ
ド膜を用いたが、これに限る必要はなく、モリブデンシ
リサイド膜等の他のシリサイド膜あるいは金属膜を用い
て形成しても良い。
【００５４】次に、図３を参照して、第１実施例による
ＭＩＳＦＥＴの製造手順を説明する。図３を参照する
と、まず、ＬＯＣＯＳ法により素子分離酸化膜２０を形
成したシリコン基板１０上に、ゲート絶縁膜３０とし
て、３ｎｍのゲート酸化膜４１０を熱酸化法により形成
する。次に、下層導体膜４１、５１を形成するために、
不純物であるリンをドープした多結晶シリコン膜４２１
を減圧ＣＶＤ法により３０ｎｍだけ堆積する。ここで、
不純物であるリンは、例えば、膜の形成時にシリコンに
混入しながら膜を堆積させる等の手法を用いてドープす
ることができる。
【００５５】次に、リンドープ多結晶シリコン膜４２１
の上に、１ｎｍ厚のシリコン酸化膜を形成し、さらに不
純物であるリンをドープした多結晶シリコン膜４２２を
減圧ＣＶＤ法により２０ｎｍだけ堆積する。次に、ｐチ
ャネルトランジスタ領域の多結晶シリコン膜４２１、４
２２に対して通常のリソグラフィ工程とエッチング工程
を施す。この際、シリコン酸化膜をエッチングストップ
として３０ｎｍ厚までエッチングする。すなわち、ｐチ
ャネルトランジスタ領域において、多結晶シリコン膜４
２２が取り除かれることとなる（図３（ａ）参照）。
【００５６】次に、多結晶シリコン膜４２１、４２２の
上に、上層導体膜４２、５２を形成するために、タング
ステンシリサイド膜４３０をスパッタ法により１００ｎ
ｍだけ堆積する。次に、通常のリソグラフィ工程とエッ
チング工程により、ゲート長０．１５μｍのゲート電極
４４０、４５０を形成する（図３（ｂ）参照）。
【００５７】次に、各ゲート電極４４０、４５０に絶縁
膜側壁６０を形成する。そして、ｎチャネルトランジス
タのソース・ドレイン領域７０にヒ素を、ｐチャネルト
ランジスタのソース・ドレイン領域８０にボロンを、そ
れぞれイオン注入法により高濃度にドープした後、１０
００℃の熱処理により不純物を活性化し、ＭＩＳＦＥＴ
を完成する（図３（ｃ）参照）。
【００５８】第２実施例は、図１を参照して説明した第
１の実施形態に対応する実施例である。第２実施例の構
成を図２に示す。本実施例のＭＩＳＦＥＴにおいて、ゲ
ート長は、０．２μｍである。ｎチャネルトランジスタ
領域のゲート電極膜４０において、下層導体膜４１は、
不純物をドープした４０ｎｍ厚の多結晶シリコン膜であ
り、上層導体膜４２は、３００ｎｍ厚の窒化チタン膜で
ある。また、Ｐチャネルトランジスタ領域のゲート電極
膜５０において、下層導体膜５１は、不純物をドープし
た６０ｎｍ厚の多結晶シリコン膜であり、上層導体膜５
２は、２８０ｎｍ厚の窒化チタン膜である。下層導体膜
４１、５１は、ＣＶＤ法で堆積されたシリコン膜であ
り、形成時に不純物として、電気炉中でボロンを３Ｅ２
０ｃｍ-3だけドープしている。また、上層導体膜４２、
５２は、スパッタ法で堆積された薄膜である。
【００５９】また、ゲート電極には絶縁膜側壁６０が形
成されている。ｎチャネルトランジスタでは、ソース／
ドレイン領域７０にｎ型不純物が導入され、ｐチャネル
トランジスタでは、ソース／ドレイン領域８０にｐ型不
純物が導入されている。
【００６０】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、下層導体膜４１の膜厚が４０ｎｍであ
るｎチャネルトランジスタのしきい値電圧は、０．３Ｖ
であった。一方、下層導体膜５１の膜厚が６０ｎｍであ
るｐチャネルトランジスタのしきい値電圧は、−０．３
Ｖであった。当該しきい値電圧の差は、下層導体膜４
１、５１の膜厚の違いによって、上層導体膜４２、５２
である窒化チタン膜の影響に差があるために生じたもの
である。
【００６１】また、ゲート電極のシート抵抗は１０Ω／
□以下であり、ゲート空乏化率は１０％以下であった。
さらに、熱処理温度を１０００度まで上げてもゲート電
極構造は安定であった。また、本実施例では上層導体膜
４２、５２として、窒化チタン膜を用いたが、これに限
る必要はなく、窒化モリブデン膜等の他の金属窒化膜あ
るいは金属酸化膜を用いて形成しても良い。
【００６２】第３実施例は、図４を参照して説明した第
２の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．１２μｍである。
ｎチャネルトランジスタ領域のゲート電極膜１４０にお
いて、下層導体膜１４１は、５０ｎｍ厚の窒化チタン膜
であり、上層導体膜１４２は、１３０ｎｍ厚のタングス
テン膜である。また、Ｐチャネルトランジスタ領域のゲ
ート電極膜１５０において、下層導体膜１５１は、３０
ｎｍ厚の窒化チタン膜であり、上層導体膜１５２は、１
５０ｎｍ厚のタングステン膜である。下層導体膜１４
１、１５１及び上層導体膜１４２、１５２は、いずれも
ＣＶＤ法で堆積された薄膜である。
【００６３】また、ゲート電極には絶縁膜側壁１６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域７０にｎ型不純物であるヒ素が導入さ
れ、ｐチャネルトランジスタでは、ソース／ドレイン領
域８０にゲルマニウムとｐ型不純物であるボロンが導入
されている。
【００６４】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、下層導体膜１４１の膜厚が５０ｎｍで
あるｎチャネルトランジスタのしきい値電圧は、０．２
Ｖであった。一方、下層導体膜１５１の膜厚が３０ｎｍ
ｐチャネルトランジスタのしきい値電圧は−０．２Ｖで
あった。当該しきい値電圧の差は、下層導体膜１４１、
１５１の膜厚の違いによって、上層導体膜１４２、１５
２であるタングステン膜の影響に差があるために生じた
ものである。
【００６５】また、ゲート電極のシート抵抗は２Ω／□
以下であり、ゲート空乏化率は、下層導体膜１４１、１
５１を窒化チタン膜としたことによりほぼ０％であっ
た。さらに、熱処理温度を７００度まで上げてもゲート
電極構造は安定であった。また、本実施例では下層導体
膜１４１、１５１として窒化チタンを用いたが、これに
限る必要はなく、窒化タングステン等の他の金属窒化膜
を用いて形成しても良い。また、上層導体膜１４２、１
５２としてタングステンを用いたが、モリブデン等の他
の金属あるいは金属シリサイド膜を用いて形成しても良
い。
【００６６】次に、図６を参照して、第３実施例による
ＭＩＳＦＥＴの製造手順を説明する。図６を参照する
と、まず、トレンチ法により素子分離酸化膜２０を形成
したシリコン基板１０上に、ゲート絶縁膜３０として、
２ｎｍのゲート酸化膜５１０を熱酸化法により形成す
る。次に、下層導体膜１４１、１５１を形成するため
に、窒化チタン膜５２１をＣＶＤ法により３０ｎｍだけ
堆積する。
【００６７】次に、窒化チタン膜５２１の上に１ｎｍ厚
のシリコン酸化膜を形成し、さらに窒化チタン膜５２２
をＣＶＤ法により２０ｎｍだけ堆積する。次に、ｐチャ
ネルトランジスタ領域の窒化チタン膜５２１、５２２に
対して、通常のリソグラフィ工程とエッチング工程を施
す。この際、シリコン酸化膜をエッチングストップとし
て３０ｎｍ厚までエッチングする。すなわち、ｐチャネ
ルトランジスタ領域において、多結晶シリコン膜５２２
が取り除かれることとなる（図６（ａ）参照）。
【００６８】次に、窒化チタン膜５２１、５２２の上
に、上層導体膜１４２、１５２を形成するために、タン
グステン膜５３０をＣＶＤ法により１５０ｎｍだけ堆積
する。次に、通常のリソグラフィ工程とエッチング工程
により、ゲート長０．１μｍのゲート電極５４０、５５
０を形成する（図６（ｂ）参照）。
【００６９】次に、各ゲート電極４４０、４５０に絶縁
膜側壁１６０を形成する。そして、ｎチャネルトランジ
スタのソース・ドレイン領域７０にヒ素をイオン注入法
により高濃度にドープする。また、ｐチャネルトランジ
スタのソース・ドレイン領域８０にボロンとアモルファ
ス化のためのゲルマニウムとをイオン注入法により高濃
度にドープする。この後、５５０℃の熱処理により不純
物を活性化し、ＭＩＳＦＥＴを完成する（図６（ｃ）参
照）。なお、シリコン基板１０は、ヒ素とゲルマニウム
によってアモルファス化されているため、５５０℃の熱
処理にて十分に活性化する。また、低温の５５０℃で熱
処理することにより、下層導体膜１４１、１５１である
窒化チタン膜と上層導体膜１４２、１５２であるタング
ステン膜との反応を防ぐことができる。
【００７０】第４実施例は、図４を参照して説明した第
２の実施形態に対応する実施例である。第４実施例の構
成を図５に示す。本実施例のＭＩＳＦＥＴにおいて、ゲ
ート長は、０．１μｍである。ｎチャネルトランジスタ
領域のゲート電極膜１４０において、下層導体膜１４１
は、２０ｎｍ厚の酸化ルテニウム膜であり、上層導体膜
１４２は、１５０ｎｍ厚のルテニウム膜である。また、
Ｐチャネルトランジスタ領域のゲート電極膜１５０にお
いて、下層導体膜１５１は、５０ｎｍ厚の酸化ルテニウ
ム膜であり、上層導体膜１５２は、１２０ｎｍ厚のルテ
ニウム膜である。下層導体膜１４１、１５１及び上層導
体膜１４２、１５２は、いずれもＣＶＤ法で堆積された
薄膜である。
【００７１】また、ゲート電極には絶縁膜側壁１６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域７０にｎ型不純物が導入され、ｐチャネ
ルトランジスタでは、ソース／ドレイン領域８０にゲル
マニウムとｐ型不純物が導入されている。
【００７２】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、下層導体膜１４１の膜厚が２０ｎｍで
あるｎチャネルトランジスタのしきい値電圧は、０．１
５Ｖであった。一方、下層導体膜１５１の膜厚が５０ｎ
ｍであるｐチャネルトランジスタのしきい値電圧は、−
０．１５Ｖであった。当該しきい値電圧の差は、下層導
体膜１４１、１５１の膜厚の違いによって、上層導体膜
１４２、１５２であるルテニウム膜の影響に差があるた
めに生じたものである。
【００７３】また、ゲート電極のシート抵抗は２Ω／□
以下であり、ゲート空乏化率は、下層導体膜１４１、１
５１を酸化ルテニウム膜としたことにより０％であっ
た。さらに、熱処理温度を８００度まで上げてもゲート
電極構造は安定であった。また、本実施例では下層導体
膜１４１、１５１として酸化ルテニウムを用いたが、こ
れに限る必要はなく、酸化イリジウム等の他の金属酸化
膜を用いて形成しても良い。また、上層導体膜１４２、
１５２としてルテニウムを用いたが、イリジウム等の他
の金属あるいは金属シリサイド膜を用いて形成しても良
い。
【００７４】第５実施例は、図７を参照して説明した第
３の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．１μｍである。ｎ
チャネルトランジスタ領域のゲート電極膜２４０におい
て、下層導体膜２４１は、不純物をドープした５０ｎｍ
厚の多結晶シリコン膜であり、中間層２４３は、２ｎｍ
厚の窒化タングステン膜であり、上層導体膜２４２は、
１３０ｎｍ厚のタングステン膜である。また、Ｐチャネ
ルトランジスタ領域のゲート電極膜２５０において、下
層導体膜２５１は、不純物をドープした３０ｎｍ厚の多
結晶シリコン膜であり、中間層２５３は、２ｎｍ厚の窒
化タングステン膜であり、上層導体膜２５２は、１５０
ｎｍ厚のタングステン膜である。下層導体膜２４１、２
５１は、ＣＶＤ法で堆積されたシリコン膜であり、形成
時に不純物として、電気炉中でリンを５Ｅ２０ｃｍ-3だ
けドープしている。また、中間層２４３、２５３は、ス
パッタ法で堆積された薄膜であり、上層導体膜２４２、
２５２は、ＣＶＤ法で堆積された薄膜である。
【００７５】また、ゲート電極には絶縁膜側壁２６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域７０にｎ型不純物であるヒ素が導入さ
れ、ｐチャネルトランジスタでは、ソース／ドレイン領
域８０にインジウムとｐ型不純物であるボロンが導入さ
れている。
【００７６】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、下層導体膜２４１の膜厚が５０ｎｍで
あるｎチャネルトランジスタのしきい値電圧は、０．２
Ｖであった。一方、下層導体膜２５１の膜厚が３０ｎｍ
であるｐチャネルトランジスタのしきい値電圧は、−
０．２Ｖであった。当該しきい値電圧の差は、下層導体
膜２４１、２５１の膜厚の違いによって、上層導体膜２
４２、２５２であるタングステン膜の影響に差があるた
めに生じたものである。
【００７７】また、ゲート電極のシート抵抗は５Ω／□
以下であり、ゲート空乏化率は１０％以下であった。さ
らに、熱処理温度１０００度でゲート構造は安定であっ
た。また、本実施例では上層導体膜２４２、２５２とし
て、タングステン膜を用いたが、これに限る必要はな
く、モリブデン膜等の他の金属膜あるいは金属シリサイ
ド膜を用いて形成しても良い。また、中間層２４３、２
５３として窒化タングステンを用いたが、他の金属窒化
膜あるいは金属酸化膜を用いて形成しても良い。
【００７８】次に、図８を参照して、第５実施例による
ＭＩＳＦＥＴの製造手順を説明する。図８を参照する
と、まず、トレンチ法により素子分離酸化膜２０を形成
したシリコン基板１０上に、ゲート絶縁膜３０として、
２ｎｍのゲート窒化酸化膜６１０を熱窒化酸化法により
形成する。次に、下層導体膜２４１、２５１を形成する
ために、不純物であるリンをドープした多結晶シリコン
膜６２１を減圧ＣＶＤ法により３０ｎｍだけ堆積する。
ここで、不純物であるリンは、例えば、膜の形成時にシ
リコンに混入しながら膜を堆積させる等の手法を用いて
ドープすることができる。
【００７９】次に、リンドープ多結晶シリコン膜６２１
の上に、０．５ｎｍ厚のシリコン酸化膜を形成し、さら
に不純物であるリンをドープした多結晶シリコン膜６２
２を減圧ＣＶＤ法により２０ｎｍだけ堆積する。次に、
ｐチャネルトランジスタ領域の多結晶シリコン膜６２
１、６２２に対して通常のリソグラフィ工程とエッチン
グ工程を施す。この際、シリコン酸化膜をエッチングス
トップとして３０ｎｍ厚までエッチングする。すなわ
ち、ｐチャネルトランジスタ領域において、多結晶シリ
コン膜６２２が取り除かれることとなる（図８（ａ）参
照）。
【００８０】次に、多結晶シリコン膜６２１、６２２の
上に、中間層２４３、２５３を形成するために、窒化タ
ングステン膜６３０をスパッタ法により２ｎｍだけ堆積
する。さらに、上層導体膜２４２、２５２を形成するた
めに、タングステン膜６４０をＣＶＤ法により１５０ｎ
ｍだけ堆積する。そして、通常のリソグラフィ工程とエ
ッチング工程により、ゲート長０．１μｍのゲート電極
６５０、６６０を形成する（図８（ｂ）参照）。
【００８１】次に、各ゲート電極６５０、６６０に絶縁
膜側壁２６０を形成する。そして、ｎチャネルトランジ
スタのソース・ドレイン領域７０にヒ素をイオン注入法
により高濃度にドープする。また、ｐチャネルトランジ
スタのソース・ドレイン領域８０にボロンとアモルファ
ス化のためのインジウムとをイオン注入法により高濃度
にドープする。この後、６００℃の熱処理により不純物
を活性化し、ＭＩＳＦＥＴを完成する（図８（ｃ）参
照）。なお、シリコン基板１０は、ヒ素とインジウムに
よってアモルファス化されているため、６００℃の熱処
理にて十分に活性化する。また、中間層２４３、２５３
を設けたため、熱処理時における下層導体膜２４１、２
５１である多結晶シリコン膜と上層導体膜２４２、２５
２であるタングステン膜との反応を防ぐことができる。
【００８２】第６実施例は、図９を参照して説明した第
４の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．０８μｍである。
ｎチャネルトランジスタ領域のゲート電極膜３４０にお
いて、下層導体膜３４１は、５０ｎｍ厚のタングステン
膜であり、中間層３４３は、２ｎｍ厚の窒化チタン膜で
あり、上層導体膜３４２は、１２０ｎｍ厚の白金膜であ
る。また、Ｐチャネルトランジスタ領域のゲート電極膜
３５０において、下層導体膜３５１は、２０ｎｍ厚のタ
ングステン膜であり、中間層３５３は、２ｎｍ厚の窒化
チタン膜であり、上層導体膜３５２は、１５０ｎｍ厚の
白金膜である。下層導体膜３４１、３５１及び上層導体
膜３４２、３５２は、いずれもＣＶＤ法で堆積された薄
膜である。また、中間層３４３、３５３は、スパッタ法
で堆積された薄膜である。
【００８３】また、ゲート電極には絶縁膜側壁３６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域７０にｎ型不純物であるヒ素が導入さ
れ、ｐチャネルトランジスタでは、ソース／ドレイン領
域８０にインジウムとｐ型不純物であるボロンが導入さ
れている。
【００８４】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、下層導体膜３４１の膜厚が５０ｎｍで
あるｎチャネルトランジスタのしきい値電圧は、０．１
Ｖであった。一方、下層導体膜３５１の膜厚が２０ｎｍ
であるｐチャネルトランジスタのしきい値電圧は、−
０．１Ｖであった。当該しきい値電圧の差は、下層導体
膜３４１、３５１の膜厚の違いによって、上層導体膜３
４２、３５２である白金膜の影響に差があるために生じ
たものである。
【００８５】また、ゲート電極のシート抵抗は１Ω／□
以下であり、ゲート空乏化率は、下層導体膜３４１、３
５１をタングステン膜としたことにより０％であった。
さらに、中間層３４３、３５３として窒化チタン膜を挿
入したことにより、熱処理温度を８００度まで上げても
ゲート電極構造は安定であった。また、本実施例では、
下層導体膜３４１、３５１として、タングステン膜を用
いたが、これに限る必要はなく、モリブデン等の他の金
属膜あるいは金属シリサイド膜等を用いて形成しても良
い。また、中間層３４３、３５３として窒化チタンを用
いたが、窒化タングステン等の金属窒化膜あるいは金属
酸化膜等を用いても良い。さらに、上層導体膜３４２、
３５２として白金を用いたが、イリジウム等の他の金属
膜あるいは金属シリサイド膜を用いて形成しても良い。
【００８６】次に、図１０を参照して、第６実施例によ
るＭＩＳＦＥＴの製造手順を説明する。図１０を参照す
ると、まず、トレンチ法により素子分離酸化膜２０を形
成したシリコン基板１０上に、ゲート絶縁膜３０とし
て、０．５ｎｍのゲート窒化酸化膜７１１と２ｎｍの５
酸化タンタル膜７１２とからなる積層膜を形成する。次
に、下層導体膜３４１、３５１を形成するために、タン
グステン膜７２１をＣＶＤ法により２０ｎｍだけ堆積す
る。
【００８７】次に、タングステン膜７２１の上に、０．
５ｎｍ厚の窒化タングステン膜を形成し、さらにタング
ステン膜７２２を３０ｎｍだけ堆積する。次に、ｐチャ
ネルトランジスタ領域のタングステン膜７２１、７２２
に対して通常のリソグラフィ工程とエッチング工程を施
す。この際、窒化タングステン膜をエッチングストップ
として２０ｎｍ厚までエッチングする。すなわち、ｐチ
ャネルトランジスタ領域において、タングステン膜７２
２が取り除かれることとなる（図１０（ａ）参照）。
【００８８】次に、タングステン膜７２１、７２２の上
に、中間層３４３、３５３を形成するために、窒化チタ
ン膜７３０をスパッタ法により２ｎｍだけ堆積する。さ
らに、上層導体膜３４２、３５２を形成するために、白
金膜７４０をＣＶＤ法により１２０ｎｍだけ堆積する。
そして、通常のリソグラフィ工程とエッチング工程によ
り、ゲート長０．０８μｍのゲート電極７５０、７６０
を形成する（図１０（ｂ）参照）。
【００８９】次に、各ゲート電極７５０、７６０に絶縁
膜側壁３６０を形成する。そして、ｎチャネルトランジ
スタのソース・ドレイン領域７０にヒ素をイオン注入法
により高濃度にドープする。また、ｐチャネルトランジ
スタのソース・ドレイン領域８にボロンとアモルファス
化のためのインジウムとをイオン注入法により高濃度に
ドープする。この後、６５０℃の熱処理により不純物を
活性化し、ＭＩＳＦＥＴを完成する（図１０（ｃ）参
照）。なお、シリコン基板１０は、ヒ素とインジウムに
よってアモルファス化されているため、６５０℃の熱処
理にて十分に活性化する。また、中間層３４３、３５３
を設けたため、熱処理時における下層導体膜３４１、３
５１であるタングステン膜と上層導体膜３４２、３５２
である白金膜との反応を防ぐことができる。
【００９０】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００９１】
【発明の効果】以上説明したように、本発明のＭＩＳ型
電界効果トランジスタ及びその製造方法によれば、ゲー
ト電極膜の空乏化を抑制することができるため、ゲート
電極膜を積層構造とした場合に、下層導体膜を十分に薄
膜化することができる。これにより、トランジスタのし
きい値電圧に対して上層導体膜の仕事関数の影響を与え
ることが可能となるため、ｎチャネルトランジスタとｐ
チャネルトランジスタにおける下層導体膜の膜厚を変え
ることによって、トランジスタのしきい値電圧を制御す
ることができる。したがって、トランジスタの基板不純
物量とは独立にしきい値電圧を制御できるため、しきい
値電圧を適切に設定することが容易であるという効果が
ある。
【００９２】また、ゲート電極膜の下層導体膜の膜厚に
よってトランジスタのしきい値電圧を制御するため、上
層導体膜における低抵抗化と低空乏化を両立できるとい
う効果がある。
【００９３】また、ソース・ドレイン領域をアモルファ
ス化した上で不純物の活性化のための熱処理を行うこと
により、低温による熱処理を実施することができる。こ
れにより、積層構造を有するゲート電極の各層間の熱処
理時における反応を防止することができるため、金属膜
をゲート電極に用いる場合に有効である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。
【図２】 第１の実施形態の他の実施例の構成を示す断
面図である。
【図３】 第１の実施形態の製造手順を示す断面図であ
る。
【図４】 本発明の第２の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。
【図５】 第２の実施形態の他の実施例の構成を示す断
面図である。
【図６】 第２の実施形態の製造手順を示す断面図であ
る。
【図７】 本発明の第３の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。
【図８】 第３の実施形態の製造手順を示す断面図であ
る。
【図９】 本発明の第４の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。
【図１０】 第４の実施形態の製造手順を示す断面図で
ある。
【図１１】 本発明の第１の実施形態にて得られたＭＩ
ＳＦＥＴのしきい値とトランジスタのゲート長との関係
を示す図である。
【図１２】 従来のＭＩＳＦＥＴの構成を示す断面図で
ある。
【符号の説明】
１０ シリコン基板 ２０ 素子分離酸化膜 ３０ ゲート絶縁膜 ４０、５０、１４０、１５０、２４０、２５０、３４
０、３５０ ゲート電極膜 ４１、５１、１４１、１５１、２４１、２５１、３４
１、３５１ 下層導体膜 ４２、５２、１４２、１５２、２４２、２５２、３４
２、３５２ 上層導体膜 ６０、１６０、２６０、３６０ 絶縁膜側壁 ７０ ｎチャネルトランジスタのソース・ドレイン領
域 ８０ ｐチャネルトランジスタのソース・ドレイン領
域 ２４３、２５３、３４３、３５３ 中間層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/28 H01L 29/49 H01L 29/78 H01L 21/336

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｐチャネルトランジスタとｎチャネルト
    ランジスタを備えるＭＩＳ型電界効果トランジスタにお
    いて、 ゲート電極膜が、導体膜の多層構造を有し、 ゲート絶縁膜に接する最下層の前記導体膜の膜厚が、少
    なくとも上層の前記導体膜により基板チャネル領域の電
    位を変位する程度に十分に薄く、 かつ、前記ｐチャネルトランジスタの前記ゲート電極膜
    における前記最下層の導体膜の膜厚と、前記ｎチャネル
    トランジスタの前記ゲート電極膜における前記最下層の
    導体膜の膜厚とが異なるように形成され、 前記最下層の導体膜が、 電気極性の相異なる前記ｐチャネルトランジスタと前記
    ｎチャネルトランジスタの双方の前記ゲート電極膜にお
    いて、同一の材料で形成されており、 かつ、金属膜あるいは金属窒化膜あるいは金属酸化膜あ
    るいは金属シリサイド膜あるいは不純物をドープした半
    導体膜であり、 前記最下層の導体膜の膜厚を、１０ｎｍ〜６０ｎｍ以下
    とすることを特徴とするＭＩＳ型電界効果トランジス
    タ。
  2. 【請求項２】 前記最下層の導体膜の上に形成される上
    層の前記導体膜が、 電気極性の相異なる前記ｐチャネルトランジスタと前記
    ｎチャネルトランジスタの双方の前記ゲート電極膜にお
    いて、相互に同一の材料であって、かつ前記最下層の導
    体膜と異なる材料で形成されており、 かつ、金属膜あるいは金属酸化膜あるいは金属窒化膜あ
    るいは金属シリサイド膜であることを特徴とする請求項
    １に記載のＭＩＳ型電界効果トランジスタ。
  3. 【請求項３】 前記最下層の導体膜と前記上層の導体膜
    との間に、金属窒化膜あるいは金属酸化膜で形成された
    中間層導体膜を形成し、 前記上層の導体膜が、金属膜あるいは金属シリサイド膜
    で形成されていることを特徴とする請求項１又は請求項
    ２のいずれかに記載のＭＩＳ型電界効果トランジスタ。
  4. 【請求項４】 ｐチャネルトランジスタとｎチャネルト
    ランジスタを備えるＭＩＳ型電界効果トランジスタにお
    いて、 ゲート電極膜が、導体膜の多層構造を有し、 ゲート絶縁膜に接する最下層の前記導体膜の膜厚が、少
    なくとも上層の前記導体膜により基板チャネル領域の電
    位を変位する程度に十分に薄く、 かつ、前記ｐチャネルトランジスタの前記ゲート電極膜
    における前記最下層の導体膜の膜厚と、前記ｎチャネル
    トランジスタの前記ゲート電極膜における前記最下層の
    導体膜の膜厚とが異なるように形成され、 前記最下層の導体膜の膜厚を、１０〜６０ｎｍとするこ
    とを特徴とするＭＩＳ型電界効果トランジスタ。
  5. 【請求項５】 前記最下層の導体膜が、 電気極性の相異なる前記ｐチャネルトランジスタと前記
    ｎチャネルトランジスタの双方の前記ゲート電極膜にお
    いて、同一の材料で形成されており、 かつ、金属膜あるいは金属窒化膜あるいは金属酸化膜あ
    るいは金属シリサイド膜あるいは不純物をドープした半
    導体膜であることを特徴とする請求項４に記載のＭＩＳ
    型電界効果トランジスタ。
  6. 【請求項６】 前記最下層の導体膜の上に形成される上
    層の前記導体膜が、 電気極性の相異なる前記ｐチャネルトランジスタと前記
    ｎチャネルトランジスタの双方の前記ゲート電極膜にお
    いて、相互に同一の材料であって、かつ前記最下層の導
    体膜と異なる材料で形成されており、 かつ、金属膜あるいは金属酸化膜あるいは金属窒化膜あ
    るいは金属シリサイド膜であることを特徴とする請求項
    ４または請求項５のいずれかに記載のＭＩＳ型電界効果
    トランジスタ。
  7. 【請求項７】 前記最下層の導体膜と前記上層の導体膜
    との間に、金属窒化膜あるいは金属酸化膜で形成された
    中間層導体膜を形成し、 前記上層の導体膜が、金属膜あるいは金属シリサイド膜
    で形成されていることを特徴とする請求項４から請求項
    ６のいずれか１つに記載のＭＩＳ型電界効果トランジス
    タ。
  8. 【請求項８】 ｐチャネルトランジスタとｎチャネルト
    ランジスタを備えるＭＩＳ型電界効果トランジスタの製
    造方法において、 素子分離領域を形成した半導体基板上に、ゲート絶縁膜
    を形成する工程と、 前記ゲート絶縁膜上に、少なくとも後の工程で堆積する
    上層の導体膜により基板チャネル領域の電位を変位する
    程度の厚さである１０〜６０ｎｍに、ゲート電極を形成
    する第１の導体膜を堆積する工程と、 前記ＭＩＳ型電界効果トランジスタにおける前記ｐチャ
    ネルトランジスタ又はｎチャネルトランジスタの一方の
    ゲート電極を形成する前記第１の導体膜をエッチングに
    より適宜除去する工程と、 前記第１の導体膜の上に、前記第１の導体膜とは異なる
    材料であって、かつ金属膜あるいは金属酸化膜あるいは
    金属窒化膜あるいは金属シリサイド膜からなる第２の導
    体膜を堆積する工程と、 前記第１の導体膜及び前記第２の導体膜からなる積層膜
    に対して、エッチングによりゲート電極パターンを形成
    する工程と、 前記半導体における各電気極性のソース／ドレイン領域
    に各々所定の不純物をドープし、熱処理によって不純物
    を活性化する工程とを含み、 前記第１の導体膜を堆積する工程が、 前記第１の導体膜の材料を、金属膜あるいは金属窒化膜
    あるいは金属酸化膜あるいは金属シリサイド膜あるいは
    不純物をドープした半導体膜とし、前記ＭＩＳ型電界効
    果トランジスタにおける前記第１の導体膜を除去した前
    記ｐチャネルトランジスタ又はｎチャネルトランジスタ
    のゲート電極に対して設定された厚さまで堆積する工程
    と、 エッチングストップとして用いる所定の導体膜を堆積す
    る工程と、 前記第１の導体膜の材料を、前記第１の導体膜の総膜厚
    が前記ＭＩＳ型電界効果トランジスタにおける前記第１
    の導体膜を除去しない前記ｐチャネルトランジスタ又は
    ｎチャネルトランジスタのゲート電極に対して設定され
    た厚さまで堆積する工程とを含み、 前記第１の導体膜を除去する工程において、前記第１の導体膜を除去しない前記ｐチャネルトランジ
    スタ又はｎチャネルトランジスタ のゲート電極を形成す
    る前記第１の導体膜を、前記エッチングストップとして
    用いる導体膜の位置までエッチングにより除去すること
    を特徴とするＭＩＳ型電界効果トランジスタの製造方
    法。
  9. 【請求項９】 前記第１の導体膜を除去する工程と前記
    第２の導体膜を堆積する工程との間に、金属窒化膜ある
    いは金属酸化膜からなる中間層を堆積する工程をさらに
    含むことを特徴とする請求項８に記載のＭＩＳ型電界効
    果トランジスタの製造方法。
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