KR100588373B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 MIM 캐패시터를 제 1 금속 배선 상부에 형성하는데 있어서, 그 공정 단계가 복잡하고 불량률이 많아 수율이 떨어지는 문제를 해결하기 위하여, MIM 캐패시터를 제 1 금속 배선 하부에 배치시킴으로써, 불필요한 마스크 공정을 생략할 수 있고, 캐패시터 식각 과정에서 금속 배선에 손상이 가해지는 것을 방지할 수 있는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2h는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : ILD 절연막 20, 120 : 제 1 금속 배선
35 : 산화막 25, 70, 155 : 확산방지막
110 : 제 1 금속 배선 콘택 플러그
30, 130 : 하부 전극층 40, 140 : 유전층
145 : 하드마스크층 50, 150 : 상부 전극층
45, 60, 65, 160, 165 : 감광막 패턴
55 : 연결부 75, 175 : 식각정지막
80, 180 : IMD 절연막 90, 190 : 제 2 금속 배선
ⓐ : 제 1 금속 배선의 노출된 영역
본 발명은 반도체 소자의 형성 방법에 관한 것으로, MIM 캐패시터를 제 1 금속 배선 상부에 형성하는데 있어서, 그 공정 단계가 복잡하고 불량률이 많아 수율이 떨어지는 문제를 해결하기 위하여, 제 1 금속 배선을 형성하기 이전 단계에서 MIM 캐패시터를 형성하여 공정 단계를 단순화하고 반도체 소자의 특성을 향상 시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자 중 CMOS 고집적 논리 소자(IC Logic Device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 높은 정밀도를 요구한다. 이러한 반도체 소자의 형성 기술은, 특히 A/D 컨버터(A/D Converter) 또는 스위치 캐패시터 필터(Swithced Capacitor Filter) 분야의 핵심 요소이다. 이와 같은 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 아날로그 캐패시터의 구조로 이용되고 있다.
상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정 단계가 매우 복잡하여 불량률이 높고 반도체 소자의 형성 수율이 저하된다는 문제가 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 다마신(damascene) 공정을 이용하여 형성된 제 1 금속 배선(20) 및 ILD(Inter Layer Dielectric) 절연막(10) 상부에, MIM 캐패시터 형성을 위한 하부 전극층(30), 유전층(40) 및 상부 전극층(50)을 순차적으로 증착한다. 이때, 상부 및 하부 전극층(30, 50)은 PVD 방식으로, 유전층(40)은 CVD 방식을 이용하여 증착하며, 상부 전극층(50) 및 하부 전극층(20) TaN 또는 TiN 을 사용할 수 있으며, 유전층(40)으로는 질화막(nitride), 산화막(oxide), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화지르코늄(ZrO2) 및 산화탄탈륨(Ta2O5)을 사용하는 것이 바람직하다.
도 1b를 참조하면, 하부 전극용 감광막 패턴(60)을 형성하고, Cl2/BCl3 가스 화합물을 이용하여 상부 전극층(50)을 식각한다. 다음에는, CF4/O2/Ar 또는 CHF3/O2/Ar 가스 화합물을 이용하여 유전층(40)을 식각한다. 그 다음에는, 다시 Cl2/BCl3 가스 화합물을 이용하여 하부 전극층(30)을 식각한다. 이때, 형성되는 MIM 캐패시터 하부 전극용 구조물은 이미 형성된 제 1 금속 배선들 중 선택된 어느 하 나와 연결되도록 형성하는 것이 바람직하다.
도 1c를 참조하면, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴(60)의 제거 및 습식 세정 공정을 수행한다.
그 다음에는, 도 1b에서 형성된 하부 전극용 구조물 상부에 MIM 캐패시터의 상부 전극용 감광막 패턴(65)을 형성하고, Cl2/BCl3의 가스 화합물을 이용하여 상부 전극층(50)을 식각한다. 이때, 도 1b의 식각 공정에서 노출된 제 1 금속 배선(20)의 노출된 영역(ⓐ)에 손상이 가해지게 된다.
도 1d를 참조하면, 수행한 후 제 1 금속 배선(20)이 확산 되는 것을 방지하기 위한 확산방지막(70)을 증착한다.
도 1e를 참조하면, MIM 캐패시터를 포함하는 ILD 절연막(10) 상부에 IMD(Inter Metal Dielectric) 절연막(80)을 형성한 후 다마신 공정을 이용한 제 2 금속 배선(90)을 형성한다.
상술한 바와 같이 종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성 방법은, 제 1 금속 배선(20)이 노출될 경우 상부 전극층을 형성하는 식각 공정이나, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴(60)을 제거하고, 반도체 기판을 습식 세정하는 공정에서 심각하게 산화가 진행되어 단락이나 단선 등과 같은 치명적인 문제가 발생할 수 있다. 따라서, 반도체 소자의 신뢰성이 저하되는 문제가 있다.
이와 같은 문제를 해결하기 위해서는, 제 1 금속 배선을 노출 시키지 않는 별도의 노광 마스크를 제작해야 하는데, 공정 단계가 더 추가 된다는 부담이 있고 제 1 금속 배선만 차단하는 마스크를 제작하는 것 자체가 어려운 일이 된다. 따라서, 제 1 금속 배선 상부에 배리어층을 형성한 후 MIM 캐패시터를 형성하는 방법이 사용되었다.
도 2a 내지 도 2h는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 제 1 금속 배선(20)을 구비하는 ILD 절연막(10) 상부에 확산방지막(25)으로 질화막을 200 ~ 700Å의 두께로 증착하고, 그 상부에 CVD 산화막(34)을 1000 ~ 5000Å의 두께로 형성한다.
도 2b를 참조하면, CVD 산화막(35) 전면에 감광막을 형성한 후 후속의 MIM 캐패시터와 연결될 제 1 금속 배선(20)을 노출시키는 감광막 패턴(45)을 형성한다.
도 2c를 참조하면, 감광막 패턴(45)을 마스크로 산화막(35)을 식각한다. 이때, 후속의 MIM 캐패시터 형성 시 하부 전극층을 TaN을 이용할 경우 불투명한 TaN 물성으로 인하여 TaN 증착 후 MIM 캐패시터 감광막 패턴 형성을 위한 오버레인 키(overlay key)나 얼라인먼트 키(alignment key)가 보이지 않게 되는 문제를 고려해야 한다. 따라서, TaN 증착 전에 깊은 얼라인먼트 키 및 오버레이 키를 형성하기 위하여, 산화막(35)의 식각 공정과 동시에 키 식각 공정을 진행하게 된다.
키 식각 조건은 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar 가스 화합물을 이용하며, 질화막에 대한 산화막(35)의 식각 선택비가 떨어지는 조건을 이용하여 도중에 확산방 지막(25) 만나더라도 식각 중단이 발생하지 않고 깊은 키 식각이 가능하도록 하는 것이 바람직하다.
도 2d를 참조하면, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴(45)을 제거하고 CVD 산화막(35)을 식각마스크로 CHF3/O2/Ar 또는 CHF3/CF 4/O2/Ar의 혼합가스를 이용하며 확산방지막(25)을 식각한다. 이 과정에서 폴리머가 발생되는데 이를 습식 세정으로 제거한다. 한편, 산화막(35)을 식각 마스크로 이용하므로 최종 CVD 산화막(35)의 두께가 감소하게 된다.
도 2e를 참조하면, MIM 캐패시터와 제 1 금속 배선(20)이 연결되는 연결부(55)를 형성한다. 이때, 금속 배선 형성 공정과 같이 패턴의 확산방지를 위한 베리어층 및 금속층 매립이 잘되게 하기 위한 시드(seed)를 형성하여 MIM 캐패시터와 제 1 금속 배선(20)이 연결되는 연결부(55)를 형성하는 것이 바람직하다.
도 2f를 참조하면, 하부 전극층(30), 유전층(40), 상부 전극층(50) 및 식각 정지막(75)을 형성한다. 이때, 상부 전극층(30)은 TaN막, 유전층(40)은 질화막, 상부 전극층(50)은 TaN막을 이용하는 것이 바람직하다. 또한 후속 제 2 금속 배선 형성을 위한 다마신 공정에서 상부 전극층(50)의 펀치 쓰루(punch??through)를 방지하기 위한 식각 정지막(75)을 형성한다. 이때, TaN막은 PVD 방식으로 질화막은 CVD 방식을 이용하여 증착한다.
도 2g를 참조하면, MIM 캐패시터를 형성하기 위한 감광막 패턴(60)을 형성하고, 식각 정지막(75)은 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar 의 가스 화합물을 이용하여 식각한다.
다음에는, Cl2/BCl3 의 가스 화합물로 상부 전극(50) 및 하부 전극(30)을 식각하고, CHF3/O2/Ar이나 CHF3/CF4/O2/Ar 의 가스 화합물로 유전층(40)을 각각 식각하여 MIM 캐패시터를 형성한다. 이때, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴(60)을 제거하고, 반도체 기판을 습식 세정하는 공정을 수행하는 것이 바람직하다.
도 2h를 참조하면, 일반적인 다마신 공정을 이용하여 제 2 금속 배선(90)을 형성한다.
이와 같이, MIM 캐패시터 형성 공정시 제 1 금속 배선에 손상이 발생하는 것을 방지하기 위하여, MIM 캐패시터 형성 전에 베리어층을 더 형성하는 공정을 수행하였으나, 오버레이 키 및 얼라인먼트 키를 형성해야하는 공정 단계가 더 요구되고, 생산 공정 단계가 복잡하게 된다. 따라서, 불량 발생 가능성이 많아질 뿐만 아니라 MIM 캐패시터가 형성된 영역의 경우 다른 영역에 비하여 단차가 매우 심하게 발생하여 후속 제 2 금속 배선 형성 단계에서의 공정 여유도가 감소하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 제 1 금속 배선을 형성하기 이전 단계에서 MIM 캐패시터를 먼저 형성한 후 제 1 금속 배선 및 제 2 금속 배선을 형성하여, 공정 단계를 단순화하고 반도체 소자의 특성을 향상 시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,
제 1 금속 배선 콘택 플러그를 포함하는 ILD 절연막 상부에 MIM 캐패시터를 형성하기 위한 하부 전극층, 유전층, 상부 전극층 및 질화막을 순차적으로 형성하는 단계와,
MIM 캐패시터의 하부 전극을 정의하는 제 1 감광막 패턴을 식각 마스크로 상기 질화막, 상부 전극층, 유전층 및 하부 전극층을 식각하는 단계와,
MIM 캐패시터의 상부 전극을 정의하는 제 2 감광막 패턴을 식각 마스크로 상기 질화막 및 상부 전극층을 식각하여 MIM 캐패시터를 형성하는 단계와,
상기 MIM 캐패시터를 포함하는 ILD 절연막 표면에 확산방지막을 형성하는 단계 및
상기 제 1 금속 배선 콘택 플러그, MIM 캐패시터 하부 전극 및 상부전극과 각각 연결되는 제 1 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 제 1 금속 배선 콘택 플러그(110)를 형성한 후 ILD 절연막(100) 상부에 MIM 캐패시터를 형성하기 위한 하부 전극층(130), 유전층(140), 상부 전극층(150) 및 질화막(145)을 순차적으로 형성 한다. 이때 하부 전극층(130) 및 상부 전극층(150)은 TiN, TaN, Al, W 및 Cu 중에서 선택된 어느 하나를 이용하여 형성하고, 유전층(140)은 로는 TEOS, 실란(Silane), 질화막(nitride), 질산화막(oxynitride) 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
도 3b를 참조하면, MIM 캐패시터의 하부 전극을 정의하는 제 1 감광막 패턴(160)을 식각 마스크로 상기 질화막(145), 상부 전극층(150), 유전층(140) 및 하부 전극층(130)을 식각 한다. 이때, 질화막(145)은 CxFy/O2/Ar(x, y는 자연수) 또는 CHpFq/O2/Ar(p, q는 자연수) 가스 화합물을 이용하여 식각하고, 상부 및 하부 전극층(130, 150)은 Cl2/Ar/N2 또는 BCl3/Cl2/Ar 가스 화합물을 이용하여 식각하는 것이 바람직하다. 또한, 유전층(140) CxFy/O2/Ar (x, y는 자연수) 또는 CHpFq/O2/Ar (p, q는 자연수) 가스 화합물을 이용하여 식각한다.
도 3c를 참조하면, 도 3b의 감광막 패턴(160) 제거하고 반도체 기판을 세정한 다음 MIM 캐패시터의 상부 전극을 정의하는 제 2 감광막 패턴(165)을 식각 마스크로 질화막(145) 및 상부 전극층(150)을 식각하여 MIM 캐패시터를 형성한다.
다음에는, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴(165)을 제거하고, 반도체 기판을 습식 세정하는 공정을 수행 한다.
도 3d를 참조하면, MIM 캐패시터를 포함하는 ILD 절연막 표면에 확산방지막(155)을 형성한다. 이때, 확산방지막(155)은 후속의 제 1 금속 배선 형성시 시각 정지막으로서의 역할도 대신하게 된다. 또한, 제 1 금속 배선을 위한 다마신 패턴 형성 후 베리어층으로도 작용하게 된다. 따라서, 확산방지막(155)은 실리콘질화막(SiN), 탄화실리콘막(SiC), 질산화막(oxynitride)을 사용하여 형성하는 것이 바람직하다.
도 3e를 참조하면, 제 1 금속 배선 콘택 플러그(110), MIM 캐패시터 하부 전극층(130) 및 상부 전극층(150)과 각각 연결되는 제 1 금속 배선(120)을 형성한다. 이때, MIM 캐패시터의 하부 전극층(130) 및 상부 전극층(150)에 각각 금속 배선이 연결되도록 하여 MIM 캐패시터가 작동하도록 하는 것이 바람직하다.
도 3f를 참조하면, 도 3e의 구조물 전면에 식각정지막(175)을 형성한 후 IMD 층간절연막(180) 및 제 2 금속 배선(190)을 형성한다.
이상에서 설명한 바와 같이, 본 발명은 MIM 캐패시터를 제 1 금속 배선 하부에 배치시킴으로써, 오버레이 키 및 얼라인먼트 키 형성과 같은 불필요한 마스크 공정을 생략할 수 있고, 캐패시터 식각 과정에서 금속 배선에 손상이 가해지는 것을 방지할 수 있다. 따라서, 반도체 소자의 형성 공정을 단순화 하여, 불량 발생을 감소시킬 뿐만 아니라 MIM 캐패시터 형성 후 단차에 의해 제 2 금속 배선 형성 공정의 여유도가 감소는 것을 방지할 수 있다. 또한, 생산 공정의 단가를 획기적으로 절약할 수 있고, 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (5)

  1. 제 1 금속 배선 콘택 플러그를 포함하는 ILD 절연막 상부에 MIM 캐패시터를 형성하기 위한 하부 전극층, 유전층, 상부 전극층 및 질화막을 순차적으로 형성하는 단계;
    MIM 캐패시터의 하부 전극을 정의하는 제 1 감광막 패턴을 식각 마스크로 상기 질화막, 상부 전극층, 유전층 및 하부 전극층을 식각하는 단계;
    MIM 캐패시터의 상부 전극을 정의하는 제 2 감광막 패턴을 식각 마스크로 상기 질화막 및 상부 전극층을 식각하여 MIM 캐패시터를 형성하는 단계;
    상기 MIM 캐패시터를 포함하는 ILD 절연막 표면에 확산방지막을 형성하는 단계; 및
    상기 제 1 금속 배선 콘택 플러그, MIM 캐패시터 하부 전극 및 상부전극과 각각 연결되는 제 1 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 전극 및 상부 전극을 형성한 후에 각각 제 1 감광막 패턴 및 제 2 감광막 패턴을 제거한 후 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 하부 전극층 및 상부 전극층은 TiN, TaN, Al, W 및 Cu 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 유전층은 TEOS, 실란, 질화막 및 질산화막 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 확산방지막은 실리콘질화막, 탄화실리콘막 및 질산화막 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549002B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
US7964470B2 (en) * 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
JP2008171886A (ja) * 2007-01-09 2008-07-24 Rohm Co Ltd 半導体装置およびその製造方法
US8445913B2 (en) 2007-10-30 2013-05-21 Spansion Llc Metal-insulator-metal (MIM) device and method of formation thereof
JP5446120B2 (ja) * 2008-04-23 2014-03-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US8552485B2 (en) * 2011-06-15 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having metal-insulator-metal capacitor structure
US8878338B2 (en) * 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
CN103337456B (zh) * 2013-06-27 2016-01-27 上海华力微电子有限公司 改善电容器件击穿电压的方法
CN103675041A (zh) * 2013-11-30 2014-03-26 江苏物联网研究发展中心 多量程叉指电容式湿度传感器
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US10497773B2 (en) 2014-03-31 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve MIM device performance
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
KR101588524B1 (ko) * 2014-06-10 2016-01-26 매그나칩 반도체 유한회사 배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법
US9257498B1 (en) 2014-08-04 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Process to improve performance for metal-insulator-metal (MIM) capacitors
US9793339B2 (en) * 2015-01-08 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing copper contamination in metal-insulator-metal (MIM) capacitors
US11038010B2 (en) * 2015-01-29 2021-06-15 Taiwan Semiconductor Manufacturing Company Limited Capacitor structure and method of making the same
CN105304616B (zh) * 2015-10-12 2018-11-16 上海华虹宏力半导体制造有限公司 Mim电容及其形成方法
US10008559B2 (en) 2016-03-24 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Etching process control in forming MIM capacitor
JP6542428B2 (ja) * 2018-05-15 2019-07-10 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US10490547B1 (en) * 2018-08-03 2019-11-26 Texas Instruments Incorporated IC with larger and smaller width contacts
US10804230B2 (en) * 2018-10-17 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and method of manufacturing the same
KR102593562B1 (ko) * 2019-02-15 2023-10-25 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
US11211290B2 (en) * 2020-03-17 2021-12-28 Qualcomm Incorporated MIM capacitor with adjustable capacitance via electronic fuses
CN111653544A (zh) * 2020-06-11 2020-09-11 华虹半导体(无锡)有限公司 Mim电容器及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353328A (ja) 2001-05-30 2002-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022457A (ja) 1996-07-03 1998-01-23 Mitsubishi Electric Corp 容量装置及び半導体装置並びにそれらの製造方法
JPH10321721A (ja) * 1997-05-21 1998-12-04 Sony Corp 半導体装置およびその製造方法
JP3149817B2 (ja) * 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
CA2361737A1 (en) 1999-02-04 2000-08-10 Takashi Nakamura Capacitor and method for manufacturing the same
US7294544B1 (en) * 1999-02-12 2007-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a metal-insulator-metal capacitor in the CMOS process
JP4201421B2 (ja) * 1999-02-17 2008-12-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2000353804A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6117725A (en) * 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
KR100376267B1 (ko) 1999-12-22 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6391767B1 (en) * 2000-02-11 2002-05-21 Advanced Micro Devices, Inc. Dual silicide process to reduce gate resistance
JP3505465B2 (ja) * 2000-03-28 2004-03-08 株式会社東芝 半導体装置及びその製造方法
TW543175B (en) 2000-06-20 2003-07-21 Taiwan Semiconductor Mfg Method for integrating MIM copper capacitor device, inductance device, and copper wire
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
US6319767B1 (en) 2001-03-05 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method to eliminate top metal corner shaping during bottom metal patterning for MIM capacitors via plasma ashing and hard masking technique
TW483140B (en) 2001-07-06 2002-04-11 Macronix Int Co Ltd Method of forming a MIM capacitor
US6576526B2 (en) * 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration
CN1405877A (zh) 2001-09-18 2003-03-26 矽统科技股份有限公司 在镶嵌制程中形成金属电容器的方法及其产品
JP2003109948A (ja) * 2001-10-02 2003-04-11 Matsushita Electric Ind Co Ltd 配線の形成方法
KR100431810B1 (ko) 2001-10-19 2004-05-17 주식회사 하이닉스반도체 반도체소자 및 엠아이엠 캐패시터 제조방법
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
KR100436288B1 (ko) 2002-07-11 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP4037711B2 (ja) * 2002-07-26 2008-01-23 株式会社東芝 層間絶縁膜内に形成されたキャパシタを有する半導体装置
JP2004152796A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
JP2004179419A (ja) * 2002-11-27 2004-06-24 Toshiba Corp 半導体装置及びその製造方法
JP3842745B2 (ja) * 2003-02-28 2006-11-08 株式会社東芝 半導体装置およびその製造方法
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
US6913965B2 (en) * 2003-06-12 2005-07-05 International Busniess Machines Corporation Non-Continuous encapsulation layer for MIM capacitor
US7282404B2 (en) * 2004-06-01 2007-10-16 International Business Machines Corporation Inexpensive method of fabricating a higher performance capacitance density MIMcap integrable into a copper interconnect scheme
US7220600B2 (en) * 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353328A (ja) 2001-05-30 2002-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法

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