JP2008171886A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】上部電極のエッチングを生じることなく、容量膜に下部電極とのコンタクトのための開口を確実に形成することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１では、上部電極５が容量膜４を挟んで下部電極３の一部と対向配置されている。上部電極５上には、容量膜４と同じ材料からなる保護膜６が積層されている。容量膜４および保護膜６上に層間絶縁膜７が形成される場合、層間絶縁膜７には、容量膜４および保護膜６をそれぞれ部分的に露出させる下部電極コンタクトホール８および上部電極コンタクトホール１１が形成される。そして、層間絶縁膜７をマスクとして、容量膜４および保護膜６がエッチングされることにより、容量膜４および保護膜６にそれぞれ下部電極３および上部電極５とのコンタクトのための開口９，１２が形成される。
【選択図】図１

Description

本発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子を有する半導体装置およびその製造方法に関する。

絶縁性の容量膜を下部電極および上部電極で挟み込んだ構造（ＭＩＭ構造）の容量素子は、抵抗成分が小さく、高容量密度化が可能であることから、とくに無線通信用システムＬＳＩに搭載される容量素子として注目されている。
ＭＩＭ構造の容量素子としては、Ａｌ（アルミニウム）を含む金属膜で下部電極および上部電極を形成したものが一般的であるが、さらなる抵抗の低減化を図るため、下部電極の材料に、Ａｌに代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。

図３（ａ）〜（ｅ）は、下部電極材料にＣｕを用いた半導体装置の製造工程を工程順に示す模式的な断面図である。
まず、最表面に層間絶縁膜９１を有する半導体基板が用意される。そして、ダマシン法により、層間絶縁膜９１の表層部に、Ｃｕからなる下部電極９２が形成される。その後、図３（ａ）に示すように、層間絶縁膜９１上に、ＳｉＮ（窒化シリコン）からなる容量膜９３およびＴｉＮ（窒化チタン）からなる金属膜９４がこの順に積層される。

次に、金属膜９４上に、レジストパターンが形成され、このレジストパターンをマスクとして、金属膜９４がエッチングされる。これにより、図３（ｂ）に示すように、上部電極９５が形成される。エッチング終了後、上部電極９５（金属膜９４）上のレジストパターンは除去される。
その後、図３（ｃ）に示すように、容量膜９３および上部電極９５上に、それらを覆うように層間絶縁膜９６が積層される。つづいて、層間絶縁膜９６上に、レジストパターンが形成され、このレジストパターンをマスクとして、層間絶縁膜９６がエッチングされる。これにより、層間絶縁膜９６に、容量膜９３および上部電極９５をそれぞれ部分的に露出させる貫通孔９７，９８が形成される。

そして、図３（ｄ）に示すように、層間絶縁膜９６をマスクとして、容量膜９３がエッチングされることにより、容量膜９３に、下部電極９２に対するコンタクトのための開口９９が形成される。このとき、容量膜９３だけでなく、上部電極９５の貫通孔９８を介して露出する部分がエッチングされる。
この後、貫通孔９７および開口９９を介して下部電極９２に接続される下部電極コンタクトプラグ１００と、貫通孔９８を介して上部電極９５に接続される上部電極コンタクトプラグ１０１とが形成されることにより、図３（ｅ）に示す構造の半導体装置が得られる。
特開平８−２７４２５６号公報

ところが、容量膜９３に開口９９を形成する際に、層間絶縁膜９６の膜厚と容量膜９３をエッチングする時間（エッチング時間）との関係によって、開口９９が形成されなかったり、上部電極９５のエッチングが進み、上部電極９５に穴が開いたりするおそれがある。
たとえば、容量膜９３をドライエッチングする場合、層間絶縁膜９６の膜厚が大き過ぎると（膜厚１０００ｎｍ以上）、イオンやラジカルが容量膜９３の表面に上手く到達せず、容量膜９３に開口９９が形成されない。

一方、容量膜９３の膜厚が小さ過ぎると（膜厚９００ｎｍ以下）、上部電極９５における貫通孔９８から露出する部分にイオンやラジカルが激しく衝突する。そのため、エッチング時間を長く設定すると、上部電極９５に穴が開いたり、さらには容量膜９３にまでエッチングが進む。容量膜９３がエッチングされると、下部電極９２と上部電極９５（上部電極コンタクトプラグ１０１）との間に、キャパシタリークの原因となるパスが形成される場合がある。逆に、エッチング時間を短く設定すると、容量膜９３に開口９９を形成することができず、下部電極９２と下部電極コンタクトプラグ１００との導通が達成できないおそれがある。

そこで、本発明の目的は、上部電極のエッチングを生じることなく、容量膜に下部電極とのコンタクトのための開口を確実に形成することができる、半導体装置およびその製造方法を提供することである。

前記の目的を達成するための請求項１記載の発明は、金属材料からなる下部電極と、絶縁材料からなり、前記下部電極上に積層される容量膜と、金属材料からなり、前記容量膜を挟んで前記下部電極に対向し、その対向方向に見る平面視で前記下部電極よりも小さい外形を有する上部電極と、前記容量膜と同じ材料からなり、前記上部電極上に積層される保護膜とを含むことを特徴とする、半導体装置である。

この半導体装置では、下部電極上に容量膜が積層され、上部電極が容量膜を挟んで下部電極と対向配置されている。そして、上部電極上には、容量膜と同じ材料からなる保護膜が積層されている。
容量膜および保護膜上に層間絶縁膜などの絶縁膜が形成される場合、容量膜および保護膜をそれぞれ部分的に露出させる貫通孔を絶縁膜に形成し、各貫通孔を介して容量膜および保護膜をエッチングすることにより、容量膜および保護膜にそれぞれ下部電極および上部電極とのコンタクトのための開口が形成される。

容量膜と保護膜とが同じ材料からなるので、容量膜における開口が形成される部分を保護膜における開口が形成される部分よりも薄く（膜厚を小さく）形成し、容量膜および保護膜のエッチングのための時間を保護膜における開口の形成に必要かつ十分な時間に設定することにより、上部電極のエッチングを生じることなく、容量膜および保護膜に開口を確実に形成することができる。

また、上部電極上に保護膜が積層されているので、絶縁膜に貫通孔を形成する際に、上部電極がエッチングされることを防止することができる。
なお、請求項２に記載のように、前記保護膜は、前記平面視で前記上部電極と同じ外形を有していていることが好ましい。これにより、上部電極の表面全域を保護膜で覆うことができ、貫通孔および開口の形成時における上部電極のエッチングの発生を上部電極の表面全域で防止することができる。

請求項３記載の発明は、金属材料からなる下部電極と、絶縁材料からなり、前記下部電極上に積層される容量膜と、金属材料からなり、前記容量膜を挟んで前記下部電極に対向し、その対向方向に見る平面視で前記下部電極よりも小さい外形を有する上部電極と、絶縁材料からなり、前記上部電極上に積層され、前記平面視で前記上部電極と同じ外形を有する保護膜とを含むことを特徴とする、半導体装置である。

この半導体装置では、下部電極上に容量膜が積層され、上部電極が容量膜を挟んで下部電極と対向配置されている。そして、上部電極上には、平面視で上部電極と同じ外形を有する保護膜が積層されている。すなわち、上部電極の表面全域が保護膜により覆われている。
容量膜および保護膜上に層間絶縁膜などの絶縁膜が形成される場合、容量膜および保護膜をそれぞれ部分的に露出させる貫通孔を絶縁膜に形成し、各貫通孔を介して容量膜および保護膜をエッチングすることにより、容量膜および保護膜にそれぞれ下部電極および上部電極とのコンタクトのための開口が形成される。

保護膜に開口が形成されるよりも先に容量膜に開口が形成されるように、保護膜の材料および容量膜における開口が形成される部分の膜厚を決定し、容量膜および保護膜のエッチングのための時間を保護膜における開口の形成に必要かつ十分な時間に設定することにより、上部電極のエッチングを生じることなく、容量膜および保護膜に開口を確実に形成することができる。

また、上部電極の表面全域が保護膜で覆われているので、絶縁膜に貫通孔を形成する際に、上部電極がエッチングされることを防止することができる。
請求項４記載の発明は、金属材料からなる下部電極上に、絶縁材料からなる容量膜を形成する容量膜形成工程と、前記容量膜上の前記下部電極と対向する位置に、金属材料からなり、その対向方向に見る平面視で前記下部電極よりも小さい外形を有する上部電極を形成する上部電極形成工程と、前記上部電極上に、絶縁材料からなる保護膜を形成する保護膜形成工程と、前記容量膜および前記保護膜上に、絶縁材料からなる絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜に前記容量膜および前記保護膜をそれぞれ部分的に露出させる貫通孔を形成する貫通孔形成工程と、前記貫通孔形成工程後、前記絶縁膜をマスクとする前記容量膜および前記保護膜のエッチングにより、前記容量膜および前記保護膜に、それぞれ前記下部電極および前記上部電極を露出させる開口を形成するエッチング工程とを含むことを特徴とする、半導体装置の製造方法である。

この製造方法では、まず、下部電極上に、容量膜が形成される。次に、容量膜上の下部電極と対向する位置に、上部電極が形成される。さらに、上部電極上に、保護膜が形成される。そして、容量膜および保護膜上に絶縁材料からなる絶縁膜が形成され、この絶縁膜に容量膜および保護膜をそれぞれ部分的に露出させる貫通孔が形成される。その後、絶縁膜をマスクとする容量膜および保護膜のエッチングにより、容量膜および保護膜にそれぞれ下部電極および上部電極とを露出させる開口（コンタクトのための開口）が形成される。

保護膜に開口が形成されるよりも先に容量膜に開口が形成されるように、保護膜の材料および容量膜における開口が形成される部分の膜厚を決定し、容量膜および保護膜のエッチングのための時間を保護膜における開口の形成に必要かつ十分な時間に設定することにより、上部電極のエッチングを生じることなく、容量膜および保護膜に開口を確実に形成することができる。

また、上部電極上に保護膜が積層されているので、絶縁膜に貫通孔を形成する際に、上部電極がエッチングされることを防止することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれた半導体基板（図示せず）上に、ＳｉＯ_２（酸化シリコン）からなる層間絶縁膜２を備えている。層間絶縁膜２の材料としては、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）やＳｉＯＦ（フッ素が添加された酸化シリコン）などのＬｏｗ−ｋ膜材料が用いられてもよい。

層間絶縁膜２の表層部には、Ｃｕからなる下部電極３が埋設されている。下部電極３の表面は、層間絶縁膜２の表面とほぼ面一をなしている。
層間絶縁膜２および下部電極３上には、ＳｉＮからなる容量膜４が積層されている。この容量膜４は、下部電極３の一部に対向する部分がその他の部分よりも相対的に大きな膜厚を有している。たとえば、容量膜４の下部電極３の一部に対向する部分は、３５〜４０ｎｍの膜厚を有し、その他の部分は、３５ｎｍよりも小さい膜厚を有している。

容量膜４における膜厚の相対的に大きい部分上には、その部分と平面視で同じ外形を有する上部電極５が形成されている。これにより、この半導体装置１は、容量膜４を下部電極３および上部電極５で挟み込んだＭＩＭ構造の容量素子を備えている。上部電極５は、ＴｉＮからなる。また、上部電極５は、たとえば、その厚さが５０〜８０ｎｍに形成されている。

上部電極５上には、容量膜４と同じ材料であるＳｉＮからなる保護膜６が積層されている。この保護膜６は、平面視で上部電極５と同じ外形を有している。また、保護膜６は、容量膜４における相対的に膜厚が小さい部分よりも厚く形成され、この実施形態では、その膜厚が３５〜４０ｎｍに形成されている。
そして、容量膜４および保護膜６上には、ＳｉＯ_２からなる層間絶縁膜７が積層されている。この層間絶縁膜７により、容量膜４、上部電極５および保護膜６が覆われている。層間絶縁膜７の材料としては、層間絶縁膜２と同様、たとえば、ＳｉＯＣやＳｉＯＦなどのＬｏｗ−ｋ膜材料が用いられてもよい。

層間絶縁膜７には、容量膜４と膜厚方向に隣接する部分（保護膜６と膜厚方向に対向しない部分）において、貫通孔としての下部電極コンタクトホール８が膜厚方向に貫通して形成されている。また、容量膜４には、下部電極コンタクトホール８に連通する開口９が形成されている。これにより、下部電極コンタクトホール８および開口９を介して、下部電極３が保護膜６および層間絶縁膜７から部分的に露出している。そして、その下部電極３の部分的に露出する部分には、下部電極コンタクトホール８および開口９を介して、Ｗ（タングステン）またはＣｕなどの金属材料からなる下部電極コンタクトプラグ１０が接続されている。

また、層間絶縁膜７には、保護膜６と膜厚方向に隣接する部分において、貫通孔としての上部電極コンタクトホール１１が膜厚方向に貫通して形成されている。また、保護膜６には、上部電極コンタクトホール１１に連通する開口１２が形成されている。これにより、上部電極コンタクトホール１１および開口１２を介して、上部電極５が保護膜６および層間絶縁膜７から部分的に露出している。そして、その上部電極５の部分的に露出する部分には、上部電極コンタクトホール１１および開口１２を介して、ＷまたはＣｕなどの金属材料からなる上部電極コンタクトプラグ１３が接続されている。

図２（ａ）〜（ｅ）は、半導体装置１の製造工程を工程順に示す模式的な断面図である。
まず、最表面に層間絶縁膜２を有する半導体基板が用意される。そして、ダマシン法により、層間絶縁膜２の表層部に埋め込まれた下部電極３が形成される。その後、図２（ａ）に示すように、層間絶縁膜２上に、容量膜４の材料からなる容量膜材料堆積層２１、上部電極５の材料からなる金属材料堆積層２２、および保護膜６の材料からなる保護膜材料堆積層２３がこの順に積層して形成される。容量膜材料堆積層２１および保護膜材料堆積層２３は、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成することができる。金属材料堆積層２２は、たとえば、スパッタ法により形成することができる。

次に、保護膜材料堆積層２３上に、上部電極５および保護膜６に対応した形状のレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとして、保護膜材料堆積層２３および金属材料堆積層２２がエッチングされる。これにより、図２（ｂ）に示すように、上部電極５および保護膜６が形成される。また、容量膜材料堆積層２１のレジストパターンから露出する部分が少しエッチングされることにより、容量膜４が形成される。エッチングの終了後、保護膜６上のレジストパターンは除去される。

その後、図２（ｃ）に示すように、容量膜４および保護膜６上に、層間絶縁膜７が形成される。層間絶縁膜７は、たとえば、スパッタ法により形成することができる。つづいて、層間絶縁膜７上に、下部電極コンタクトホール８および上部電極コンタクトホール１１に対応する開口を有するレジストパターン２４が形成される。
そして、レジストパターン２４をマスクとして、層間絶縁膜７がエッチングされる。これにより、図２（ｄ）に示すように、層間絶縁膜７に、下部電極コンタクトホール８および上部電極コンタクトホール１１が貫通して形成される。

この後、図２（ｅ）に示すように、層間絶縁膜７をマスクとして、容量膜４および保護膜６がエッチングされることにより、容量膜４に開口９が形成され、保護膜６に開口１２が形成される。この容量膜４および保護膜６のエッチングのための時間は、保護膜６における開口１２の形成に必要かつ十分な時間に設定されている。
その後は、下部電極コンタクトプラグ１０および上部電極コンタクトプラグ１３が形成される。これにより、図１に示す構造の半導体装置１が得られる。

以上のように、半導体装置１では、下部電極３上に容量膜４が積層され、上部電極５が容量膜４を挟んで下部電極３の一部と対向配置されている。上部電極５上には、容量膜４と同じ材料を用いて、平面視で上部電極５と同じ外形を有する保護膜６が積層されている。また、容量膜４および保護膜６上には、層間絶縁膜７が積層されている。そして、層間絶縁膜７および容量膜４には、それぞれ下部電極コンタクトホール８および開口９が連通して形成されている。また、層間絶縁膜７および保護膜６には、それぞれ上部電極コンタクトホール１１および開口１２が連通して形成されている。

開口９，１２は、下部電極コンタクトホール８および上部電極コンタクトホール１１を有する層間絶縁膜７をマスクとして、それぞれ容量膜４および保護膜６をエッチングすることにより形成される。容量膜４と保護膜６とが同じ材料からなり、容量膜４における開口９の形成される部分（相対的に膜厚が小さい部分）が保護膜６における開口１２の形成される部分よりも薄く形成されているので、容量膜４および保護膜６のエッチングのための時間が保護膜６における開口１２の形成に必要かつ十分な時間に設定されることにより、上部電極５のエッチングを生じることなく、容量膜４および保護膜６にそれぞれ開口９，１２を確実に形成することができる。

また、上部電極５上に保護膜６が積層されているので、層間絶縁膜７に下部電極コンタクトホール８および上部電極コンタクトホール１１を形成する際に、上部電極５がエッチングされることを防止することができる。
なお、この実施形態では、保護膜６が容量膜４と同じ材料を用いて形成されるとしたが、保護膜６の材料は、絶縁材料であれば、容量膜４の材料と異なる材料であってもよい。たとえば、容量膜４の材料としてＳｉＮが採用され、保護膜６の材料としてＳｉＯ_２が採用されてもよい。容量膜４の材料と保護膜６の材料とが異なる場合、保護膜６に開口１２が形成されるよりも先に容量膜４に開口９が形成されるように、保護膜６の材料および容量膜４における開口９が形成される部分の膜厚を決定し、容量膜４および保護膜６のエッチングのための時間を保護膜６における開口１２の形成に必要かつ十分な時間に設定することにより、上部電極５のエッチングを生じることなく、容量膜４および保護膜６にそれぞれ開口９，１２を確実に形成することができる。

また、下部電極３の材料としてＣｕを例示したが、下部電極３の材料としてＡｌが採用されてもよい。下部電極３の材料としてＡｌが採用される場合、容量膜４の材料としては、ＳｉＯ_２を用いることもできる。さらに、下部電極３の材料がＣｕであるかＡｌであるかに関係なく、容量膜４の材料として、ＳｉＮの他に、ＳｉＣ（炭化シリコン）、ＳｉＯＣ、ＳｉＣＮ（炭窒化シリコン）、Ｔａ_２Ｏ_５などを用いることもできる。

さらにまた、上部電極５の材料としてＴｉＮを例示したが、上部電極５の材料としては、Ａｌ、Ａｌ合金、Ｔｉ（チタン）、Ｔｉ化合物、Ｔａ（タンタル）、Ｔａ化合物などを採用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。 半導体装置の製造工程を工程順に示す模式的な断面図である。 従来の半導体装置の製造工程を工程順に示す模式的な断面図である。

符号の説明

１ 半導体装置
２ 層間絶縁膜
３ 下部電極
４ 容量膜
５ 上部電極
６ 保護膜
７ 層間絶縁膜（絶縁膜）
８ 下部電極コンタクトホール
９ 開口
１１ 上部電極コンタクトホール
１２ 開口

Claims (4)

1. 金属材料からなる下部電極と、
   絶縁材料からなり、前記下部電極上に積層される容量膜と、
   金属材料からなり、前記容量膜を挟んで前記下部電極に対向し、その対向方向に見る平面視で前記下部電極よりも小さい外形を有する上部電極と、
   前記容量膜と同じ材料からなり、前記上部電極上に積層される保護膜とを含むことを特徴とする、半導体装置。
2. 前記保護膜は、前記平面視で前記上部電極と同じ外形を有していることを特徴とする、請求項１に記載の半導体装置。
3. 金属材料からなる下部電極と、
   絶縁材料からなり、前記下部電極上に積層される容量膜と、
   金属材料からなり、前記容量膜を挟んで前記下部電極に対向し、その対向方向に見る平面視で前記下部電極よりも小さい外形を有する上部電極と、
   絶縁材料からなり、前記上部電極上に積層され、前記平面視で前記上部電極と同じ外形を有する保護膜とを含むことを特徴とする、半導体装置。
4. 金属材料からなる下部電極上に、絶縁材料からなる容量膜を形成する容量膜形成工程と、
   前記容量膜上の前記下部電極と対向する位置に、金属材料からなり、その対向方向に見る平面視で前記下部電極よりも小さい外形を有する上部電極を形成する上部電極形成工程と、
   前記上部電極上に、絶縁材料からなる保護膜を形成する保護膜形成工程と、
   前記容量膜および前記保護膜上に、絶縁材料からなる絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜に前記容量膜および前記保護膜をそれぞれ部分的に露出させる貫通孔を形成する貫通孔形成工程と、
   前記貫通孔形成工程後、前記絶縁膜をマスクとする前記容量膜および前記保護膜のエッチングにより、前記容量膜および前記保護膜に、それぞれ前記下部電極および前記上部電極を露出させる開口を形成するエッチング工程とを含むことを特徴とする、半導体装置の製造方法。

Images