JP2005012050A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】メタル配線層12は、ハードマスク部材HM2を伴ってパターニングされ、下部キャパシタ電極を構成している。メタル配線層12上にキャパシタ絶縁膜13を介して設けられたメタル配線層14は、保護膜15を伴い、ハードマスク部材HM2下に残留しているハードマスク部材HM1を伴ってパターニングされている。メタル配線層14は、複数の上部キャパシタ電極を構成している。層間の絶縁膜16上において、メタル配線層12またはメタル配線層14へ接続される次層のメタル配線層18がパターニングされている。メタル配線層18は、接続孔H1またはH2それぞれを埋め込むプラグ配線部材17との接続を有する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、集積回路を構成するメタル多層配線内において、特にキャパシタがMIM(メタル−絶縁膜−メタル)の形で設けられる半導体装置の製造方法及び半導体装置に関する。
【0002】
【従来の技術】
メタル多層配線技術を適用したMIMキャパシタは、MOS構造やポリシリコンを電極に持つキャパシタに比べて寄生抵抗及び寄生容量が小さく、高性能化に有用である。MIMキャパシタの一例を説明する。図示しないが、半導体集積回路における層間絶縁膜上において、あるメタル配線層Aの所定領域を第1キャパシタ電極とし、キャパシタ絶縁膜を挟んで積層した専用のメタルパターンを第2キャパシタ電極とする。この場合、次の層間絶縁膜を介し、上層のメタル配線層Bによって、他の配線回路と共にキャパシタの引き出し電極がそれぞれ、例えばプラグ配線による各ビアを介して導出され構成される。
【0003】
【発明が解決しようとする課題】
上記構成において、第1キャパシタ電極としてのメタル配線層Aと第2キャパシタ電極としての専用メタルパターンそれぞれへのビア開孔を同時に形成する場合に問題がある。ビア開孔は、メタル配線層Aよりも上層の第2キャパシタ電極としての専用メタルパターンが先に露出する。これにより、メタル配線層Aにビア開孔が到達するまでに、専用メタルパターンはオーバーエッチングされる懸念がある。このオーバーエッチングを防止するために第2キャパシタ電極としての専用メタルパターン上にエッチングストッパとしての窒化膜を形成することが対策として考えられている。しかし、この専用メタルパターンのエッチング加工時にレジストと窒化膜が直接触れることで側壁ポリマーが発生する。側壁ポリマーは洗浄でも取れ難く、次工程での汚染の原因になる。
【0004】
本発明は上記のような事情を考慮してなされたものであり、多層配線内において効率よく安定した配線接続が達成されるMIMキャパシタを有する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【0005】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体集積回路形成途中の所定層上において少なくとも第1キャパシタ電極を含む第1のメタル配線層を形成する工程と、前記第1キャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、前記キャパシタ絶縁膜上に第2キャパシタ電極となる第2のメタル配線層を形成する工程と、前記第2のメタル配線層上に保護膜を形成する工程と、前記保護膜上に第1のハードマスク部材を形成する工程と、前記第1のハードマスク部材上に前記第2キャパシタ電極のマスクパターンを形成する工程と、前記第2キャパシタ電極のマスクパターンに従って、前記第1のハードマスク部材、前記保護膜、及び第2のメタル配線層を選択的に除去する工程と、少なくとも前記第1のハードマスク部材上を覆うよう全面に第2のハードマスク部材を形成する工程と、前記第2のハードマスク部材を覆う前記第1キャパシタ電極のマスクパターンを形成する工程と、前記第1キャパシタ電極のマスクパターンに従って、少なくとも前記第2のハードマスク部材、前記キャパシタ絶縁膜、及び第1のメタル配線層を選択的に除去する工程と、少なくとも前記第2のハードマスク部材上を覆うよう全面に層間の絶縁膜を形成する工程と、前記絶縁膜上において、少なくとも前記第1または第2のメタル配線層に到達する複数の接続孔を形成する工程と、を具備したことを特徴とする。
【0006】
本発明に係る半導体装置の製造方法によれば、第2キャパシタ電極上には保護膜に加えて第1のハードマスク部材、第2のハードマスク部材が形成される。これにより、第2キャパシタ電極上の絶縁膜の膜減り防止に寄与する。また、第2キャパシタ電極のマスクパターンは、第1のハードマスク部材上に形成される。
これにより、第2キャパシタ電極の加工制御性を向上させると共に、マスクパターンと保護膜が直接触れることがなく、側壁ポリマー発生を抑制することができる。第2キャパシタ電極上の保護膜の形成により、深さの異なる接続孔の同時加工を安定して利用できる。
【0007】
上記本発明に係る半導体装置の製造方法において、前記接続孔それぞれを埋め込むプラグ配線部材を形成する工程と、前記プラグ配線部材それぞれに接続されるように次層メタル配線層をパターニングする工程と、をさらに含むことを特徴とする。深い接続孔の配線に有効である。
【0008】
また、上記本発明に係る半導体装置の製造方法において、次のような特徴を少なくとも一つ有し、効率的な接続孔の形成に寄与する。
少なくとも前記層間の絶縁膜は、平坦化処理がなされることを特徴とする。
前記保護膜は、少なくとも前記接続部形成途中のエッチングストッパとして機能することを特徴とする。
前記第1、第2のハードマスク部材は共に同じ絶縁性の物質で形成されることを特徴とする。
【0009】
本発明に係る半導体装置は、半導体集積回路形成途中の所定層上における第1のメタル配線層で構成される第1キャパシタ電極と、前記第1キャパシタ電極上のキャパシタ絶縁膜と、前記キャパシタ絶縁膜上の第2のメタル配線層で構成される複数の第2キャパシタ電極と、前記第2キャパシタ電極上の保護膜と、前記第1のメタル配線層及び第2のメタル配線層上方を覆う所定厚さの層間の絶縁膜と、前記絶縁膜上に設けられ前記第1または第2のメタル配線層へ接続される所定の配線パターンと、を具備し、前記層間の絶縁膜は、前記第2キャパシタ電極上に設けられた前記第2キャパシタ電極形成用の第1ハードマスク部材パターンと、前記第1ハードマスク部材パターン上及び前記第1キャパシタ電極上に設けられた前記第1キャパシタ電極形成用の第2ハードマスク部材パターンを含むことを特徴とする。
【0010】
上記本発明に係る半導体装置によれば、第2キャパシタ電極上の保護膜及び第1、第2ハードマスク部材パターンにより、第2キャパシタ電極上の膜減り防止の形態が実現される。また、第2キャパシタ電極上の保護膜により、同時加工でも深さの異なる接続孔が安定して供給される。
【0011】
また、上記本発明に係る半導体装置において、次のような特徴を少なくとも一つ有する。
前記第1または第2のメタル配線層への接続孔それぞれを埋め込むプラグ配線部材を含み、前記配線パターンは、前記プラグ配線部材それぞれに接続された次層メタル配線層であることを特徴とする。深い接続孔の配線構造に有用である。前記第1、第2ハードマスク部材パターンは共に同じ絶縁性の物質であることを特徴とする。接続孔及びその接続部の信頼性に寄与する。
【0012】
【発明の実施の形態】
図1は、それぞれ本発明の第1実施形態に係る半導体装置に関し、半導体集積回路に含まれるMIMキャパシタの要部構成を示す断面図である。半導体基板上においてメタル多層配線技術を適用した集積回路が構成されている。集積回路の一部構造において、所定層の絶縁膜11上に、メタル配線層12が形成されている。このメタル配線層12は例えばTiN/Al−Cu合金/Ti/TiNの積層で構成されている。メタル配線層12は、ハードマスク部材HM2を伴ってパターニングされている。ここではハードマスク部材HM2の材質がSiO系で構成され、これが残留している。ここでのメタル配線層12は下部キャパシタ電極のプレートを構成している。メタル配線層12は、他の領域では通常の配線パターン、ダミーパターン等を構成している。
【0013】
メタル配線層12上にキャパシタ絶縁膜13を介してメタル配線層14が設けられている。メタル配線層14上には保護膜15が設けられている。キャパシタ絶縁膜13は、例えばSiN膜で構成されている。メタル配線層14は、例えばTiN/Al−Cu合金/TiNの積層で構成されている。保護膜15は、例えばSiN膜で構成されている。メタル配線層14は、保護膜15を伴い、ハードマスク部材HM2下に残留しているハードマスク部材HM1を伴ってパターニングされている。ここではハードマスク部材HM1の材質がSiO系で構成されている。メタル配線層14は、複数の上部キャパシタ電極のプレートを構成している。
【0014】
絶縁膜16は、メタル配線層12及びメタル配線層14上方を覆う所定厚さの層間の絶縁膜である。絶縁膜16上において、メタル配線層12またはメタル配線層14へ接続される次層のメタル配線層18がパターニングされている。メタル配線層18は、下層のメタル配線層12と同様の積層金属で構成される。メタル配線層18は、メタル配線層12またはメタル配線層14への接続孔H1またはH2それぞれを埋め込むプラグ配線部材17との接続を有する配線パターンを含む。プラグ配線部材17は、接続孔H1またはH2に例えばTiN膜やTaN膜等のバリアメタルを被覆したWプラグで構成される。
【0015】
上記実施形態の構成におけるメタル配線層12,14,18は、上記金属の積層に別段限定されない。キャパシタ絶縁膜13もSiN膜とは別の絶縁膜を形成してもよい。保護膜15もSiN膜とは別の絶縁膜を形成してもよい。しかし、接続孔H1、H2の同時形成の観点から、保護膜15は少なくとも絶縁膜16とのエッチング選択比が大きくエッチングストッパ膜として機能する膜である必要がある。プラグ配線部材17の構成も別段限定されない。プラグ配線部材17はポリシリコンで形成することもできる。メタル配線層18の埋め込み性、段差被覆性が優れていれば、プラグ配線部材17を省略することもできる。ハードマスク部材HM1,HM2は異なった物質を用いてもよい。形成工程、接続孔H1,H2の形成、及びその接続部の信頼性を考慮すると、ハードマスク部材HM1,HM2は同じ物質を用いた方が有利な面もある。
【0016】
上記実施形態の構成によれば、メタル配線層14、すなわち上部キャパシタ電極上の保護膜15及びハードマスク部材HM1,HM2により、上部キャパシタ電極上の膜減り防止の形態が実現される。また、上部キャパシタ電極上の保護膜15により、同時加工でも深さの異なる接続孔H1,H2が安定して供給される。また、ハードマスク部材HM1を設けることにより、上部キャパシタ電極(メタル配線層14)の加工の際、制御性を向上させると共に、側壁ポリマー発生を抑制することができる。これらを踏まえて、以下、キャパシタの製造方法により説明する。
【0017】
図2〜図6は、それぞれ本発明の第2実施形態に係る半導体装置の製造方法であり、半導体集積回路に含まれるMIMキャパシタの要部の製造方法を工程順に示す断面図である。第1実施形態と同様の箇所には同一の符号を付して説明する。
図2に示すように、集積回路の一部構造において、所定層の絶縁膜11上に、メタル配線層12を形成する。メタル配線層12は、例えばスパッタ法によりTiN/Al−Cu合金/Ti/TiN積層を形成する。TiN/Al−Cu合金/Ti/TiNの各厚さは、それぞれ30nm/500nm/20nm/60nm程度とした。メタル配線層12上にキャパシタ絶縁膜13を形成する。キャパシタ絶縁膜13は60nm前後のSiN膜で,プラズマ励起雰囲気によるCVD(化学気相成長)成膜である(以下、PESiN(Plasma Enhanced SiN)膜と称する)。
【0018】
次に、キャパシタ絶縁膜13上にメタル配線層14を形成する。メタル配線層14は、例えばスパッタ法によりTiN/Al−Cu合金/TiN積層を形成する。TiN/Al−Cu合金/TiNの各厚さは、それぞれ30nm/200nm/60nm程度とした。次に、メタル配線層14上に保護膜15を形成する。
保護膜15は、メタル配線層14のエッチングストッパとして設けられる。保護膜15は60nm前後のPESiN膜をCVD成膜する。次に、保護膜15上にハードマスク部材HM1を形成する。ハードマスク部材HM1は、例えばSiO系、具体的にはSiO2膜であり、100nm程度CVD成膜する。次に、フォトリソグラフィ工程を経て、上部キャパシタ電極CP2のレジストパターン(マスクパターン)21を形成する。
【0019】
次に、図3に示すように、レジストパターン21をマスクに異方性エッチングし、不要なハードマスク部材HM1、保護膜15、メタル配線層14を順次除去する。キャパシタ絶縁膜13のレベルがエッチングストッパとなり、エッチングを停止する。これにより、上部キャパシタ電極CP2が構成される。樹脂系のレジストパターン21と窒化膜系の保護膜15との間にハードマスク部材HM1が配されているため、メタル配線層14の側壁ポリマーが極めて発生し難くなる。
【0020】
次に、図4に示すように、ハードマスク部材HM1上を覆うように全面にハードマスク部材HM2を形成する。ハードマスク部材HM2もHM1と同様に、例えばSiO系、具体的にはSiO2膜であり、100nm程度CVD成膜する。次に、フォトリソグラフィ工程を経て、少なくとも、ハードマスク部材HM2上を覆う下部キャパシタ電極CP1のレジストパターン(マスクパターン)22を形成する。レジストパターン22は、他の領域では通常の配線パターン、ダミーパターン等を形成するためのパターンを構成している。
【0021】
次に、図5に示すように、レジストパターン22をマスクに異方性エッチングし、不要なハードマスク部材HM2、キャパシタ絶縁膜13、メタル配線層12を順次除去する。その後、レジストパターン22を除去し、下部キャパシタ電極CP1、キャパシタ絶縁膜13、上部キャパシタ電極CP2で構成されるMIMキャパシタの構成が現出される。
【0022】
次に、図6に示すように、ハードマスク部材HM1上であって、メタル配線層12及びメタル配線層14上方を覆う所定厚さの層間の絶縁膜16を全面に形成する。次に、絶縁膜16上において、フォトリソグラフィ工程、異方性エッチング工程を経て、メタル配線層12またはメタル配線層14へ到達する接続孔H1,H2を形成する。深さの異なる接続孔H1,H2は同時に形成される。浅い接続孔H2は先に保護膜15に到達するが、保護膜15がエッチングストッパとして機能する。すなわち、深い接続孔H1がキャパシタ絶縁膜13に到達するまでメタル配線層12を保護する。その後、各接続孔H1,H2底部のキャパシタ絶縁膜13と保護膜15を同時にエッチングして深さの異なる接続孔H1,H2を同時形成する。
【0023】
次に、各接続孔H1、H2内部にTiN膜やTaN膜等のバリアメタルをスパッタ被覆後、CVD(化学気相成長)技術を用いてWを成膜する。CMP(化学的機械的研磨)工程を経て平坦化することにより、プラグ配線部材17を形成する。その後、スパッタ法によりTiN/Al−Cu合金/Ti/TiN積層を形成し、フォトリソグラフィ工程、異方性エッチング工程を経て、次層のメタル配線層18をパターニングする。メタル配線層18は、メタル配線層12またはメタル配線層14への接続孔H1またはH2それぞれを埋め込むプラグ配線部材17との接続を有する配線パターンを含む。
【0024】
上記実施形態の方法によれば、上部キャパシタ電極CP2上には保護膜15に加えてハードマスク部材HM1,HM2が形成される。これにより、CMPの平坦化工程を経ても上部キャパシタ電極CP2上の絶縁膜の膜減り防止に寄与する。また、上部キャパシタ電極となるメタル配線層14のレジストパターン21は、ハードマスク部材HM1上に形成される。これにより、上部キャパシタ電極CP2の加工制御性を向上させると共に、樹脂系のレジストパターン21と窒化膜系の保護膜15が直接触れることがなく、側壁ポリマー発生を抑制することができる。また、保護膜15及びキャパシタ絶縁膜13のエッチングストッパ機能により、深さの異なる接続孔の同時加工を安定して利用することができる。
【0025】
なお、実施形態の方法において、メタル配線層12,14,18は、上記金属の積層に別段限定されない。それぞれの厚さも一例であり、適宜変更可能である。ハードマスク部材HM1,HM2もSiOC系に変更する等考えられる。物質キャパシタ絶縁膜13、保護膜15もエッチングストッパ膜として機能する膜なら、適宜変更可能である。プラグ配線部材17の構成も別段限定されない。
【0026】
以上、各実施形態及び方法によれば、エッチング深さの異なる接続孔を同時形成するエッチングの際、エッチングストッパ機能を利用する。これにより、オーバーエッチングの負担を大幅に軽減し、上部キャパシタ電極のメタルパターンやキャパシタ絶縁膜の突き抜けを防止する。また、エッチングストッパ機能を有する膜とレジストパターンを接触させないようハードマスクを介在させる。これにより、エッチング側壁にポリマーが発生し難くなり、製造ラインの汚染防止や素子の特性劣化防止に寄与する。かつ、各キャパシタ電極の加工の際、上部キャパシタ電極上の絶縁膜減りが防止される傾向になる。この結果、多層配線内において効率よく安定した配線接続が達成されるMIMキャパシタを有する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】第1実施形態に係るMIMキャパシタの要部構成を示す断面図。
【図2】第2実施形態に係るMIMキャパシタ製造工程の第1断面図。
【図3】図2に続く第2断面図。
【図4】図3に続く第3断面図。
【図5】図4に続く第4断面図。
【図6】図5に続く第5断面図。
【符号の説明】
11,16…絶縁膜、12,14…メタル配線層、13…キャパシタ絶縁膜、15…保護膜、17…プラグ配線部材、21,22…レジストパターン(マスクパターン)、CP1…下部キャパシタ電極、CP2…上部キャパシタ電極、HM1,HM2…ハードマスク部材、H1,H2…接続孔。
Claims (8)
- 半導体集積回路形成途中の所定層上において少なくとも第1キャパシタ電極を含む第1のメタル配線層を形成する工程と、
前記第1キャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第2キャパシタ電極となる第2のメタル配線層を形成する工程と、
前記第2のメタル配線層上に保護膜を形成する工程と、
前記保護膜上に第1のハードマスク部材を形成する工程と、
前記第1のハードマスク部材上に前記第2キャパシタ電極のマスクパターンを形成する工程と、
前記第2キャパシタ電極のマスクパターンに従って、前記第1のハードマスク部材、前記保護膜、及び第2のメタル配線層を選択的に除去する工程と、
少なくとも前記第1のハードマスク部材上を覆うよう全面に第2のハードマスク部材を形成する工程と、
前記第2のハードマスク部材を覆う前記第1キャパシタ電極のマスクパターンを形成する工程と、
前記第1キャパシタ電極のマスクパターンに従って、少なくとも前記第2のハードマスク部材、前記キャパシタ絶縁膜、及び第1のメタル配線層を選択的に除去する工程と、
少なくとも前記第2のハードマスク部材上を覆うよう全面に層間の絶縁膜を形成する工程と、
前記絶縁膜上において、少なくとも前記第1または第2のメタル配線層に到達する複数の接続孔を形成する工程と、を具備したことを特徴とする半導体装置の製造方法。 - 前記接続孔それぞれを埋め込むプラグ配線部材を形成する工程と、
前記プラグ配線部材それぞれに接続されるように次層メタル配線層をパターニングする工程と、をさらに含むことを特徴とする請求項1記載の半導体装置の製造方法。 - 少なくとも前記層間の絶縁膜は、平坦化処理がなされることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記保護膜は、少なくとも前記接続部形成途中のエッチングストッパとして機能することを特徴とする請求項1〜3いずれか一つに記載の半導体装置の製造方法。
- 前記第1、第2のハードマスク部材は共に同じ絶縁性の物質で形成されることを特徴とする請求項1〜4いずれか一つに記載の半導体装置の製造方法。
- 半導体集積回路形成途中の所定層上における第1のメタル配線層で構成される第1キャパシタ電極と、
前記第1キャパシタ電極上のキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上の第2のメタル配線層で構成される複数の第2キャパシタ電極と、
前記第2キャパシタ電極上の保護膜と、
前記第1のメタル配線層及び第2のメタル配線層上方を覆う所定厚さの層間の絶縁膜と、
前記絶縁膜上に設けられ前記第1または第2のメタル配線層へ接続される所定の配線パターンと、を具備し、
前記層間の絶縁膜は、前記第2キャパシタ電極上に設けられた前記第2キャパシタ電極形成用の第1ハードマスク部材パターンと、前記第1ハードマスク部材パターン上及び前記第1キャパシタ電極上に設けられた前記第1キャパシタ電極形成用の第2ハードマスク部材パターンを含むことを特徴とする半導体装置。 - 前記第1または第2のメタル配線層への接続孔それぞれを埋め込むプラグ配線部材を含み、前記配線パターンは、前記プラグ配線部材それぞれに接続された次層メタル配線層であることを特徴とする請求項6記載の半導体装置の製造方法。
- 前記第1、第2ハードマスク部材パターンは共に同じ絶縁性の物質であることを特徴とする請求項6または7記載の半導体装置の製造方法。
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