JP2004247337A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004247337A JP2004247337A JP2003032506A JP2003032506A JP2004247337A JP 2004247337 A JP2004247337 A JP 2004247337A JP 2003032506 A JP2003032506 A JP 2003032506A JP 2003032506 A JP2003032506 A JP 2003032506A JP 2004247337 A JP2004247337 A JP 2004247337A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- barrier metal
- metal
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】多層配線の信頼性の向上と配線抵抗の低減を同時に実現する。
【解決手段】半導体基板１０上に形成された第１の絶縁膜層１１に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、第１の金属配線上に形成された第３の絶縁膜層１７に形成されたＶｉａ ホールの内部に第２のバリアメタル１９を介して埋め込まれた金属膜からなるＶｉａ プラグ２０と、Ｖｉａ プラグが埋め込まれた第３の絶縁膜層上に形成された第４の絶縁膜層２２に形成された第２の配線溝の内部に第２のバリアメタルとは異なる膜厚の第３のバリアメタル２４を介して埋め込まれた第２の金属配線２５とを具備する。
【選択図】 図２
【解決手段】半導体基板１０上に形成された第１の絶縁膜層１１に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、第１の金属配線上に形成された第３の絶縁膜層１７に形成されたＶｉａ ホールの内部に第２のバリアメタル１９を介して埋め込まれた金属膜からなるＶｉａ プラグ２０と、Ｖｉａ プラグが埋め込まれた第３の絶縁膜層上に形成された第４の絶縁膜層２２に形成された第２の配線溝の内部に第２のバリアメタルとは異なる膜厚の第３のバリアメタル２４を介して埋め込まれた第２の金属配線２５とを具備する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に２層以上の配線層を積層してＶｉａ プラグにより層間配線を行う半導体装置およびその製造方法に関するもので、例えば銅のような低抵抗金属配線を用いる半導体装置に使用されるものである。
【０００２】
【従来の技術】
近年、コンピューターや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路を達成するように結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体と大きく結びついている。ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。
【０００３】
しかし、微細化により、配線抵抗Ｒおよび配線間の容量Ｃ結合に起因するＲＣ遅延が素子の高速動作を阻害する問題が顕著になってきている。このため、配線間容量の低減が必要であり、比誘電率の小さな絶縁膜材料が導入されている。また、材料的以外の方法としては、対向する配線膜厚を薄くして対向面積を小さくする方法がある。
【０００４】
しかし、配線膜厚の薄膜化をすすめていくと配線抵抗が増大し、結果的にＲＣ遅延が大きくなってしまう。そこで、銅のような低抵抗金属が配線金属として用いられてきているが、微細化が進み、配線幅が細くなってくると、配線中での銅の占有する割合が減り、結果として配線抵抗の低減効果が小さくなってしまう（例えば特許文献１参照）。
【０００５】
上記したような配線中に銅の占有する割合が減る原因は、例えばデュアルダマシーンによる銅配線の形成において、配線の信頼性を高めるためにビア（Ｖｉａ） ホールの底部の側壁までバリアメタルの膜厚を保証しようとすると、配線断面積の縮小率にバリアメタルの薄膜化が追いつけないからである。
【０００６】
【特許文献１】
特開２００１−３４５３８０号公報
【０００７】
【発明が解決しようとする課題】
上記したように低抵抗金属が配線金属として用いられた従来の半導体装置は、微細化が進み、配線幅が細くなってくると、配線抵抗の低減効果が小さくなってしまい、配線の信頼性を高めることが困難になるという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、配線の信頼性の向上と配線抵抗の低減を同時に実現し得る半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、前記第１の金属配線上に形成された第２の絶縁膜層と、前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なる膜厚の第３のバリアメタルを介して埋め込まれた第２の金属配線とを具備することを特徴とする。
【００１０】
また、本発明の第２の半導体装置は、半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、前記第１の金属配線上に形成された第２の絶縁膜層と、前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なった材料の第３のバリアメタルを介して埋め込まれた第２の金属配線とを具備することを特徴とする。
【００１１】
また、本発明の第３の半導体装置は、半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、前記第１の金属配線上に形成された第２の絶縁膜層と、前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なったプロセスで成膜された第３のバリアメタルを介して埋め込まれた第２の金属配線とを具備することを特徴とする。
【００１２】
また、本発明の第１の半導体装置の製造方法は、本発明の第１、第２、第３の半導体装置のいずれかをシングルダマシーンプロセスを用いて製造する際、半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の配線溝を形成する工程と、前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、前記第１の配線層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に接続孔を形成する工程と、前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２の配線溝を形成する工程と、前記第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルとは異なる膜厚、または異なる材料あるいは成膜プロセスを用いて第３のバリアメタルを形成する工程と、前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程とを具備することを特徴とする。
【００１３】
また、本発明の第２の半導体装置の製造方法は、半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の配線溝を形成する工程と、前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、前記第１の配線層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に接続孔を形成する工程と、前記接続孔の内面に第２のバリアメタルを形成する工程と、前記接続孔を含む第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２の配線溝を形成すると同時に前記接続孔を再形成する工程と、前記接続孔の内面の前記第２のバリアメタルの表面及び第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルとは異なる膜厚、または異なる材料あるいは成膜プロセスを用いて第３のバリアメタルを形成する工程と、前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記接続孔の内部にＶｉａ プラグを残すとともに前記第２の配線溝の内部に第２の配線層を残す工程とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
＜第１の実施形態＞
図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）は、第１の実施形態に係る多層金属配線を有する半導体装置の製造工程における断面図を示している。
【００１６】
本例においては、シングルダマシーン（ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）プロセスを用いて埋め込み型のＣｕ配線を形成する際、Ｃｕ配線上にＣｕの拡散防止機能とＣｕの酸化抑制機能を有するバリアメタルを選択的に形成した例について説明を行うものとする。
【００１７】
なお、本例の断面図においては、素子分離構造並びにＭＯＳＦＥＴの形成工程は図示を省略し、埋め込み型のＣｕ配線を形成した後、絶縁膜と配線層を交互に積層して２層単位の金属配線を形成する工程を図示している。
【００１８】
まず、図１（ａ）に示すように、半導体基板１０に絶縁分離層となる第１の層間絶縁膜１１を堆積する。その後、第１の金属配線を形成すべく、配線間の絶縁膜として比誘電率の低い第２の層間絶縁膜１２を順次堆積する。この第２の層間絶縁膜として、本例においては、無機絶縁膜をキャップとしたＳｉＯ２ 膜１２ａ ／メチルポリシロキサン系絶縁膜１２ｂ の積層構造を用いている。ここで、ＳｉＯ２ の比誘電率は３．９程度、メチルポリシロキサンの比誘電率は２．２程度である。次に、レジスト（図示せず）をマスクとして、ＲＩＥ（反応性イオンエッチング）により第１の配線を埋め込むための第１の配線溝１３を形成する。
【００１９】
その後、図１（ｂ）に示すように、第１のバリアメタル１４を形成するためのＴａ膜をスパッタ法により堆積させる。次に、第１の配線１５を埋め込むための配線金属膜としてＣｕ膜をスパッタ法とメッキ法を用いて充填する。その後、ＣＭＰ（化学的機械的研磨）法等を用いて、Ｃｕ膜の平坦化を行うとともに第１の配線溝１３の内部にのみＣｕ膜を第１の配線１５として残置させる。
【００２０】
次に、図１（ｃ）に示すように、Ｃｕの拡散防止機能とＣｕの酸化防止機能を有する第１の拡散防止膜１６を第１の配線１５上及び第２の層間絶縁膜１２上の全面に形成する。その後、第３の層間絶縁膜１７を第１の拡散防止膜１６上の全面に堆積させる。ここでは、第３の層間絶縁膜１７として、無機絶縁膜をキャップ絶縁膜としたＳｉＯ２ 膜１７ａ ／メチルシロキサン系絶縁膜１７ｂ の積層構造を用いている。その後、第１の配線層と第２の配線層とを接続するために必要な層間接続孔（Ｖｉａ ホール）１８を形成するためにパターニングする。
【００２１】
次に、図２（ａ）に示すように、Ｖｉａ ホール１８の底面部の拡散防止膜１６をエッチング除去し、全面に第２のバリアメタル１９とＶｉａ プラグ２０を埋め込むための金属膜を順次堆積させる。この場合、第２のバリアメタル１９としてＴａを２０ｎｍ堆積させ、金属膜としてＣｕ膜を６０ｎｍ堆積させる。
【００２２】
次に、電解メッキ法によってＶｉａ ホール内を含む第３の層間絶縁膜１７の上面全面に約４００ｎｍ のＣｕ膜を堆積させる。その後、ＣＭＰ法等を用いて、Ｃｕ膜の平坦化を行うとともにＶｉａ ホール内にのみＣｕ膜をＶｉａ プラグ２０として残置させる。
【００２３】
次に、図２（ｂ）に示すように、Ｖｉａ プラグ２０及び第３の層間絶縁膜１７の上面全面にＣｕの拡散防止機能とＣｕの酸化防止機能を有する第２の拡散防止膜２１を堆積させた後、第２の金属配線を形成すべく配線間の絶縁膜として比誘電率の低い第４の層間絶縁膜２２を堆積する。この第４の層間絶縁膜２２として、本例においては、無機絶縁膜をキャップ絶縁膜としたＳｉＯ２ 膜２２ａ ／メチルシロキサン系絶縁膜２２ｂ の積層構造を用いている。次に、レジスト（図示せず）をマスクとして、第２の配線を埋め込むための第２の配線溝２３をＲＩＥにより形成する。
【００２４】
次に、図２（ｃ）に示すように、第２の配線溝２３の底面部の拡散防止膜２１をエッチング除去し、全面に第３のバリアメタル２４と第２の配線２５を埋め込むための配線金属膜を順次堆積させる。この場合、第３のバリアメタル２４としてＴａ膜をスパッタ法により堆積させた後、配線金属膜としてＣｕ膜をスパッタ法とメッキ法を用いて充填する。この時、第３のバリアメタル２４は、接続孔底部まで膜厚を保証することがないから、前記第２のバリアメタル１９よりも薄く膜厚を設定し、５ｎｍ 堆積させる。そして、ＣＭＰ法等を用いて、Ｃｕ膜の平坦化を行うとともに第２の配線溝内にのみＣｕ膜を第２の配線２５として残置させる。
【００２５】
その後、必要に応じて、図１（ｃ）乃至図２（ｃ）に示した工程を繰り返すことにより、幾層もの多層配線を形成することが可能である。
【００２６】
なお、前記したＣｕの拡散防止機能とＣｕの酸化防止機能を有する第１の拡散防止膜１６および第２の拡散防止膜２１は、ＳｉＮ とかＳｉＣ などを用いることができる。また、前記キャップ絶縁膜１２ａ，１７ａ，２２ａ は、ＳｉＯ２ 膜に限らず、ＳｉＣ などを用いることができる。
【００２７】
即ち、上記したようにシングルダマシーンプロセスを用いて形成された多層配線は、Ｖｉａ プラグ２０部分の第２のバリアメタル１９と第２の配線２５部分の第３のバリアメタル２４が異なった膜厚であり、第２のバリアメタル１９の膜厚が第３のバリアメタル２４の膜厚よりも厚くなっている。
【００２８】
また、上記した第１の実施形態で説明した製造工程の特徴は、半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の配線溝を形成する工程と、前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、前記第１の配線層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に接続孔を形成する工程と、前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２の配線溝を形成する工程と、前記第２の配線溝を含む第３の絶縁膜の上面全面に第３のバリアメタルを前記第２のバリアメタルより薄く形成する工程と、前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、前記第３の金属膜および前記第３のバリアメタルのうちで前記第２の配線溝の内部以外の部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程とを具備することにある。
【００２９】
上記したような多層配線とその製造方法によれば、Ｃｕのような低抵抗金属を配線金属として用いる場合に、Ｖｉａ ホール１８の底部の側壁まで第２のバリアメタル１９の膜厚を保証することによって配線の信頼性を高めることが可能になる。また、配線膜厚の薄膜化を進めていって配線幅が細くなっても、第２の配線２５部分の第３のバリアメタル２４を薄く形成することによって、配線中でのＣｕの占有する割合の減少を抑制し、結果的に配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することができる。
【００３０】
＜第２の実施形態＞
第１の実施形態では、配線信頼性向上と配線抵抗の低減を同時に実現するために、Ｖｉａ プラグ部分のバリアメタル１９と配線部分のバリアメタル２５とを異なった膜厚にしたが、第２の実施形態では、Ｖｉａ プラグ部分のバリアメタル１９と配線部分のバリアメタル２５とを異なった膜種（材料）にすることで実現する。
【００３１】
第２の実施形態は、前述した第１の実施形態と比べて、第２のバリアメタル１９として還元作用の大きなもの、例えばＴｉ／ＴｉＮ積層膜を１０／１０ｎｍ 堆積する点が異なり、その他は同じである。
【００３２】
上記したようにＶｉａ プラグ部分と配線部分とで異なった特徴をもつバリアメタルを用いた多層配線およびその製造方法によれば、Ｖｉａ プラグ部分のバリアメタル２９は、Ｖｉａ ホールの底部の側壁における配線の信頼性を高めることが可能であり、配線部分のバリアメタル２５は配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することが可能になる。
【００３３】
また、前述した第１の実施形態と同様に、Ｖｉａ プラグ部分のバリアメタル１９の膜厚を配線部分のバリアメタル２５の膜厚よりも厚く形成しておくことにより、第１の実施形態で前述した理由による効果が相乗的に得られる。
【００３４】
＜第３の実施形態＞
第１、第２の実施形態では、シングルダマシーンプロセスを用い、埋め込み型のＣｕ配線上にＣｕの拡散防止機能とＣｕの酸化抑制機能を有するバリアメタルを選択的に形成した例を示したが、第３の実施形態では、デュアルダマシーン（ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）プロセスを用いた例について説明を行うものとする。
【００３５】
図３（ａ）〜（ｃ）は、第３の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部における断面図を示している。
【００３６】
なお、本例の断面図においては、素子分離構造並びにＭＯＳＦＥＴの形成工程は図示を省略し、埋め込み型のＣｕ配線を形成した後、絶縁膜と配線層を交互に積層して２層単位の金属配線を形成する工程を図示している。
【００３７】
第３の実施形態の工程は、第１の実施形態で前述した工程と比べて、図１（ａ）〜（ｃ）および図２（ａ）に示したように第３の層間絶縁膜１７に形成されたＶｉａホール１８の内面に第２のバリアメタル１９を堆積させた図３（ａ）に示す工程の後の工程が異なり、異なる部分を中心に以下に説明する。
【００３８】
即ち、図３（ａ）に示すように第２のバリアメタル１９としてＴａを１５ｎｍ堆積させた後、図２（ａ）中に示したような第２の金属２０を形成するための金属配線膜および第２の拡散防止膜２１を堆積することなく、図３（ｂ）に示すように、第３の層間絶縁膜１７の上面全面に第２の配線層を形成すべく比誘電率の低い第４の層間絶縁膜３２を堆積する。この第４の層間絶縁膜３２として、本例においては、有機絶縁膜のポリアリーレンを用いている。ここで、ポリアリーレンの比誘電率は２．２程度である。次に、レジスト（図示せず）及び無機絶縁膜のハードマスクをマスクとして、ＲＩＥにより第２の配線を埋め込むための第２の配線溝３３を形成すると同時に前記Ｖｉａ ホール１８を再形成する。
【００３９】
次に、図３（ｃ）に示すように、前記Ｖｉａ ホール１８の内面の第２のバリアメタル１９の表面と前記第２の配線溝３３の内面と第４の層間絶縁膜３２の上面全面に第３のバリアメタル３４となるＴａ膜をスパッタ法により堆積させる。この時、第３のバリアメタル３４は、Ｖｉａ ホール底部まで膜厚を保証する必要がないので、前記第２のバリアメタル１９よりも薄く膜厚を設定し、５ｎｍ 堆積させる。これにより、Ｖｉａホール部分のバリアメタルは、トータルで２０ｎｍ堆積したこととになり、第２の配線溝３３の内面のバリアメタルは５ｎｍ 堆積したことになる。
【００４０】
次に、前記第３のバリアメタル３４の上面全面に配線金属となるＣｕ膜をスパッタ法とメッキ法を用いて堆積し、前記Ｖｉａ ホール１８および第２の配線溝３３の内部にＣｕ膜を充填する。そして、ＣＭＰ法等を用いて平坦化を行い、Ｃｕ膜および第３のバリアメタル３４のうちで第４の層間絶縁膜３２の上面に堆積された部分を除去することにより、Ｖｉａ ホール１８の内部にＣｕ膜をＶｉａ プラグ３９として残置させるとともに第２の配線溝３３の内部にＣｕ膜を第２の配線３５として残置させる。
【００４１】
その後、必要に応じて、図１（ｃ）、図３（ａ）〜（ｃ）に示した工程を繰り返すことにより、幾層もの多層配線を形成することが可能である。
【００４２】
即ち、上記したようにデュアルダマシーンプロセスを用いて形成された多層配線構造において、Ｖｉａ プラグ及び第２の金属配線は、デュアルダマシーンプロセスにより同じ工程で形成されており、Ｖｉａ プラグ部分の第２のバリアメタル１９の膜厚が第２の配線部分の第３のバリアメタル３４の膜厚よりも厚くなっている。この場合、第２のバリアメタル１９は、第３のバリアメタル３４の形成工程によって膜厚が増加している。
【００４３】
したがって、上記したような多層配線およびその製造方法によれば、第１の実施形態で前述したと同様の効果が得られる。
【００４４】
＜第４の実施形態＞
第３の実施形態では、デュアルダマシーンプロセスを用いて配線信頼性向上と配線抵抗の低減を同時に実現するために、接続孔の内部のＶｉａ プラグ部分のバリアメタル１９と配線部分のバリアメタル３４とを異なった膜厚にしたが、第４の実施形態では、バリアメタル１９と３４とを異なった膜種にすることで実現する。
【００４５】
第４の実施形態は、前述した第３の実施形態と比べて、第２のバリアメタル１９として還元作用の大きなもの、例えばＴｉ／ＴｉＮ積層膜を１０／１０ｎｍ 堆積する点が異なり、その他は同じである。
【００４６】
上記したようなＶｉａ プラグ部分と配線部分とで異なった特徴をもつバリアメタルを用いた多層配線およびその製造方法によれば、Ｖｉａ プラグ部分のバリアメタル１９は、Ｖｉａ ホール１８の底部の側壁における配線の信頼性を高めることが可能であり、配線部分のバリアメタル３４は配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することが可能になる。
【００４７】
また、Ｖｉａ プラグ部分のバリアメタル１９の膜厚が配線部分のバリアメタル３４の膜厚よりも厚く形成されているので、第１の実施形態で前述した理由による効果が相乗的に得られる。
【００４８】
＜第５の実施形態＞
第１、第２の実施形態では、シングルダマシーンプロセスを用いて配線の信頼性向上と配線抵抗の低減を同時に実現するために、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった膜厚あるいは膜種にしたが、第５の実施形態では、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった成膜方法で形成することで実現する。
【００４９】
第５の実施形態は、前述した第１の実施形態あるいは第２の実施形態において、前記第２のバリアメタルを形成する際にはＣＶＤ（化学気相成長）法を用いて成膜し、前記第３のバリアメタルを形成する際にはスパッタ法を用いて成膜する点が異なり、その他は同じである。
【００５０】
この場合、Ｖｉａ ホール部分のバリアメタルをＣＶＤ法を用いて成膜することにより、図４（ａ）に示すようにＶｉａ ホール１８の底部の側壁までバリアメタル５１の膜厚を保証することが可能（Ｖｉａ ホール底部のコーナー部に対する被覆性が良好）になり、配線の信頼性を高めることが可能になる。
【００５１】
また、図４（ｂ）に示すように配線溝２３あるいは３３の内部の配線部分のバリアメタル５２をスパッタ法を用いて成膜することにより、バリアメタル５２を薄く形成することが可能になる。したがって、膜厚の薄膜化を進めていって配線幅が細くなっても、配線中での銅の占有する割合の減少を抑制することが可能になり、結果的に配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することができる。
【００５２】
また、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルが異なった膜厚であり、Ｖｉａ プラグ部分の膜厚が配線部分の膜厚よりも厚く形成されているので、前述した第１あるいは第２の実施形態と同様の効果も得られる。
【００５３】
＜第６の実施形態＞
第３、第４の実施形態では、デュアルダマシーンプロセスを用いて配線の信頼性向上と配線抵抗の低減を同時に実現するために、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった膜厚あるいは膜種にしたが、第６の実施形態では、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった成膜方法で形成することで実現する。
【００５４】
第６の実施形態は、前述した第３の実施形態あるいは第４の実施形態において、前記第２のバリアメタルを形成する際にはＣＶＤ法を用いて成膜し、前記第３のバリアメタルを形成する際にはスパッタ法を用いて成膜する点が異なり、その他は同じである。
【００５５】
したがって、第５の実施形態で前述したと同様の効果が得られる。
【００５６】
なお、本発明は上述したような各実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で種々変形して実施できる。
【００５７】
【発明の効果】
上述したように本発明によれば、Ｖｉａ プラグ部分と配線部分とでバリアメタルの膜厚を異ならせることにより、配線の信頼性を劣化させることなく配線抵抗の低減を図ることができる。また、Ｖｉａ プラグ部分と配線部分とでバリアメタルの材料を異ならせることにより、配線の信頼性を劣化させることなく配線抵抗の低減を図ることができる。さらに、Ｖｉａ プラグ部分と配線部分とでバリアメタルの成膜方法を異ならせることにより、配線の信頼性を劣化させることなく配線抵抗の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】第３の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部を示す断面図。
【図４】第５の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部を示す断面図。
【符号の説明】
１０…半導体基板、１１…第１の層間絶縁膜、１２…第２の層間絶縁膜、１３…第１のバリアメタル、１５…第１の金属配線（Ｃｕ）、１６…第１の拡散防止膜、１７…第３の層間絶縁膜、１９…第２のバリアメタル、２０…Ｖｉａ プラグ（Ｃｕ）、２１…第２の拡散防止膜、２２…第４の層間絶縁膜、２４…第３のバリアメタル、２５…第２の金属配線（Ｃｕ）。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に２層以上の配線層を積層してＶｉａ プラグにより層間配線を行う半導体装置およびその製造方法に関するもので、例えば銅のような低抵抗金属配線を用いる半導体装置に使用されるものである。
【０００２】
【従来の技術】
近年、コンピューターや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路を達成するように結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体と大きく結びついている。ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。
【０００３】
しかし、微細化により、配線抵抗Ｒおよび配線間の容量Ｃ結合に起因するＲＣ遅延が素子の高速動作を阻害する問題が顕著になってきている。このため、配線間容量の低減が必要であり、比誘電率の小さな絶縁膜材料が導入されている。また、材料的以外の方法としては、対向する配線膜厚を薄くして対向面積を小さくする方法がある。
【０００４】
しかし、配線膜厚の薄膜化をすすめていくと配線抵抗が増大し、結果的にＲＣ遅延が大きくなってしまう。そこで、銅のような低抵抗金属が配線金属として用いられてきているが、微細化が進み、配線幅が細くなってくると、配線中での銅の占有する割合が減り、結果として配線抵抗の低減効果が小さくなってしまう（例えば特許文献１参照）。
【０００５】
上記したような配線中に銅の占有する割合が減る原因は、例えばデュアルダマシーンによる銅配線の形成において、配線の信頼性を高めるためにビア（Ｖｉａ） ホールの底部の側壁までバリアメタルの膜厚を保証しようとすると、配線断面積の縮小率にバリアメタルの薄膜化が追いつけないからである。
【０００６】
【特許文献１】
特開２００１−３４５３８０号公報
【０００７】
【発明が解決しようとする課題】
上記したように低抵抗金属が配線金属として用いられた従来の半導体装置は、微細化が進み、配線幅が細くなってくると、配線抵抗の低減効果が小さくなってしまい、配線の信頼性を高めることが困難になるという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、配線の信頼性の向上と配線抵抗の低減を同時に実現し得る半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、前記第１の金属配線上に形成された第２の絶縁膜層と、前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なる膜厚の第３のバリアメタルを介して埋め込まれた第２の金属配線とを具備することを特徴とする。
【００１０】
また、本発明の第２の半導体装置は、半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、前記第１の金属配線上に形成された第２の絶縁膜層と、前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なった材料の第３のバリアメタルを介して埋め込まれた第２の金属配線とを具備することを特徴とする。
【００１１】
また、本発明の第３の半導体装置は、半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、前記第１の金属配線上に形成された第２の絶縁膜層と、前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なったプロセスで成膜された第３のバリアメタルを介して埋め込まれた第２の金属配線とを具備することを特徴とする。
【００１２】
また、本発明の第１の半導体装置の製造方法は、本発明の第１、第２、第３の半導体装置のいずれかをシングルダマシーンプロセスを用いて製造する際、半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の配線溝を形成する工程と、前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、前記第１の配線層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に接続孔を形成する工程と、前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２の配線溝を形成する工程と、前記第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルとは異なる膜厚、または異なる材料あるいは成膜プロセスを用いて第３のバリアメタルを形成する工程と、前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程とを具備することを特徴とする。
【００１３】
また、本発明の第２の半導体装置の製造方法は、半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の配線溝を形成する工程と、前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、前記第１の配線層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に接続孔を形成する工程と、前記接続孔の内面に第２のバリアメタルを形成する工程と、前記接続孔を含む第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２の配線溝を形成すると同時に前記接続孔を再形成する工程と、前記接続孔の内面の前記第２のバリアメタルの表面及び第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルとは異なる膜厚、または異なる材料あるいは成膜プロセスを用いて第３のバリアメタルを形成する工程と、前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記接続孔の内部にＶｉａ プラグを残すとともに前記第２の配線溝の内部に第２の配線層を残す工程とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
＜第１の実施形態＞
図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）は、第１の実施形態に係る多層金属配線を有する半導体装置の製造工程における断面図を示している。
【００１６】
本例においては、シングルダマシーン（ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）プロセスを用いて埋め込み型のＣｕ配線を形成する際、Ｃｕ配線上にＣｕの拡散防止機能とＣｕの酸化抑制機能を有するバリアメタルを選択的に形成した例について説明を行うものとする。
【００１７】
なお、本例の断面図においては、素子分離構造並びにＭＯＳＦＥＴの形成工程は図示を省略し、埋め込み型のＣｕ配線を形成した後、絶縁膜と配線層を交互に積層して２層単位の金属配線を形成する工程を図示している。
【００１８】
まず、図１（ａ）に示すように、半導体基板１０に絶縁分離層となる第１の層間絶縁膜１１を堆積する。その後、第１の金属配線を形成すべく、配線間の絶縁膜として比誘電率の低い第２の層間絶縁膜１２を順次堆積する。この第２の層間絶縁膜として、本例においては、無機絶縁膜をキャップとしたＳｉＯ２ 膜１２ａ ／メチルポリシロキサン系絶縁膜１２ｂ の積層構造を用いている。ここで、ＳｉＯ２ の比誘電率は３．９程度、メチルポリシロキサンの比誘電率は２．２程度である。次に、レジスト（図示せず）をマスクとして、ＲＩＥ（反応性イオンエッチング）により第１の配線を埋め込むための第１の配線溝１３を形成する。
【００１９】
その後、図１（ｂ）に示すように、第１のバリアメタル１４を形成するためのＴａ膜をスパッタ法により堆積させる。次に、第１の配線１５を埋め込むための配線金属膜としてＣｕ膜をスパッタ法とメッキ法を用いて充填する。その後、ＣＭＰ（化学的機械的研磨）法等を用いて、Ｃｕ膜の平坦化を行うとともに第１の配線溝１３の内部にのみＣｕ膜を第１の配線１５として残置させる。
【００２０】
次に、図１（ｃ）に示すように、Ｃｕの拡散防止機能とＣｕの酸化防止機能を有する第１の拡散防止膜１６を第１の配線１５上及び第２の層間絶縁膜１２上の全面に形成する。その後、第３の層間絶縁膜１７を第１の拡散防止膜１６上の全面に堆積させる。ここでは、第３の層間絶縁膜１７として、無機絶縁膜をキャップ絶縁膜としたＳｉＯ２ 膜１７ａ ／メチルシロキサン系絶縁膜１７ｂ の積層構造を用いている。その後、第１の配線層と第２の配線層とを接続するために必要な層間接続孔（Ｖｉａ ホール）１８を形成するためにパターニングする。
【００２１】
次に、図２（ａ）に示すように、Ｖｉａ ホール１８の底面部の拡散防止膜１６をエッチング除去し、全面に第２のバリアメタル１９とＶｉａ プラグ２０を埋め込むための金属膜を順次堆積させる。この場合、第２のバリアメタル１９としてＴａを２０ｎｍ堆積させ、金属膜としてＣｕ膜を６０ｎｍ堆積させる。
【００２２】
次に、電解メッキ法によってＶｉａ ホール内を含む第３の層間絶縁膜１７の上面全面に約４００ｎｍ のＣｕ膜を堆積させる。その後、ＣＭＰ法等を用いて、Ｃｕ膜の平坦化を行うとともにＶｉａ ホール内にのみＣｕ膜をＶｉａ プラグ２０として残置させる。
【００２３】
次に、図２（ｂ）に示すように、Ｖｉａ プラグ２０及び第３の層間絶縁膜１７の上面全面にＣｕの拡散防止機能とＣｕの酸化防止機能を有する第２の拡散防止膜２１を堆積させた後、第２の金属配線を形成すべく配線間の絶縁膜として比誘電率の低い第４の層間絶縁膜２２を堆積する。この第４の層間絶縁膜２２として、本例においては、無機絶縁膜をキャップ絶縁膜としたＳｉＯ２ 膜２２ａ ／メチルシロキサン系絶縁膜２２ｂ の積層構造を用いている。次に、レジスト（図示せず）をマスクとして、第２の配線を埋め込むための第２の配線溝２３をＲＩＥにより形成する。
【００２４】
次に、図２（ｃ）に示すように、第２の配線溝２３の底面部の拡散防止膜２１をエッチング除去し、全面に第３のバリアメタル２４と第２の配線２５を埋め込むための配線金属膜を順次堆積させる。この場合、第３のバリアメタル２４としてＴａ膜をスパッタ法により堆積させた後、配線金属膜としてＣｕ膜をスパッタ法とメッキ法を用いて充填する。この時、第３のバリアメタル２４は、接続孔底部まで膜厚を保証することがないから、前記第２のバリアメタル１９よりも薄く膜厚を設定し、５ｎｍ 堆積させる。そして、ＣＭＰ法等を用いて、Ｃｕ膜の平坦化を行うとともに第２の配線溝内にのみＣｕ膜を第２の配線２５として残置させる。
【００２５】
その後、必要に応じて、図１（ｃ）乃至図２（ｃ）に示した工程を繰り返すことにより、幾層もの多層配線を形成することが可能である。
【００２６】
なお、前記したＣｕの拡散防止機能とＣｕの酸化防止機能を有する第１の拡散防止膜１６および第２の拡散防止膜２１は、ＳｉＮ とかＳｉＣ などを用いることができる。また、前記キャップ絶縁膜１２ａ，１７ａ，２２ａ は、ＳｉＯ２ 膜に限らず、ＳｉＣ などを用いることができる。
【００２７】
即ち、上記したようにシングルダマシーンプロセスを用いて形成された多層配線は、Ｖｉａ プラグ２０部分の第２のバリアメタル１９と第２の配線２５部分の第３のバリアメタル２４が異なった膜厚であり、第２のバリアメタル１９の膜厚が第３のバリアメタル２４の膜厚よりも厚くなっている。
【００２８】
また、上記した第１の実施形態で説明した製造工程の特徴は、半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、前記第１の絶縁膜に第１の配線溝を形成する工程と、前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、前記第１の配線層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に接続孔を形成する工程と、前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２の配線溝を形成する工程と、前記第２の配線溝を含む第３の絶縁膜の上面全面に第３のバリアメタルを前記第２のバリアメタルより薄く形成する工程と、前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、前記第３の金属膜および前記第３のバリアメタルのうちで前記第２の配線溝の内部以外の部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程とを具備することにある。
【００２９】
上記したような多層配線とその製造方法によれば、Ｃｕのような低抵抗金属を配線金属として用いる場合に、Ｖｉａ ホール１８の底部の側壁まで第２のバリアメタル１９の膜厚を保証することによって配線の信頼性を高めることが可能になる。また、配線膜厚の薄膜化を進めていって配線幅が細くなっても、第２の配線２５部分の第３のバリアメタル２４を薄く形成することによって、配線中でのＣｕの占有する割合の減少を抑制し、結果的に配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することができる。
【００３０】
＜第２の実施形態＞
第１の実施形態では、配線信頼性向上と配線抵抗の低減を同時に実現するために、Ｖｉａ プラグ部分のバリアメタル１９と配線部分のバリアメタル２５とを異なった膜厚にしたが、第２の実施形態では、Ｖｉａ プラグ部分のバリアメタル１９と配線部分のバリアメタル２５とを異なった膜種（材料）にすることで実現する。
【００３１】
第２の実施形態は、前述した第１の実施形態と比べて、第２のバリアメタル１９として還元作用の大きなもの、例えばＴｉ／ＴｉＮ積層膜を１０／１０ｎｍ 堆積する点が異なり、その他は同じである。
【００３２】
上記したようにＶｉａ プラグ部分と配線部分とで異なった特徴をもつバリアメタルを用いた多層配線およびその製造方法によれば、Ｖｉａ プラグ部分のバリアメタル２９は、Ｖｉａ ホールの底部の側壁における配線の信頼性を高めることが可能であり、配線部分のバリアメタル２５は配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することが可能になる。
【００３３】
また、前述した第１の実施形態と同様に、Ｖｉａ プラグ部分のバリアメタル１９の膜厚を配線部分のバリアメタル２５の膜厚よりも厚く形成しておくことにより、第１の実施形態で前述した理由による効果が相乗的に得られる。
【００３４】
＜第３の実施形態＞
第１、第２の実施形態では、シングルダマシーンプロセスを用い、埋め込み型のＣｕ配線上にＣｕの拡散防止機能とＣｕの酸化抑制機能を有するバリアメタルを選択的に形成した例を示したが、第３の実施形態では、デュアルダマシーン（ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）プロセスを用いた例について説明を行うものとする。
【００３５】
図３（ａ）〜（ｃ）は、第３の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部における断面図を示している。
【００３６】
なお、本例の断面図においては、素子分離構造並びにＭＯＳＦＥＴの形成工程は図示を省略し、埋め込み型のＣｕ配線を形成した後、絶縁膜と配線層を交互に積層して２層単位の金属配線を形成する工程を図示している。
【００３７】
第３の実施形態の工程は、第１の実施形態で前述した工程と比べて、図１（ａ）〜（ｃ）および図２（ａ）に示したように第３の層間絶縁膜１７に形成されたＶｉａホール１８の内面に第２のバリアメタル１９を堆積させた図３（ａ）に示す工程の後の工程が異なり、異なる部分を中心に以下に説明する。
【００３８】
即ち、図３（ａ）に示すように第２のバリアメタル１９としてＴａを１５ｎｍ堆積させた後、図２（ａ）中に示したような第２の金属２０を形成するための金属配線膜および第２の拡散防止膜２１を堆積することなく、図３（ｂ）に示すように、第３の層間絶縁膜１７の上面全面に第２の配線層を形成すべく比誘電率の低い第４の層間絶縁膜３２を堆積する。この第４の層間絶縁膜３２として、本例においては、有機絶縁膜のポリアリーレンを用いている。ここで、ポリアリーレンの比誘電率は２．２程度である。次に、レジスト（図示せず）及び無機絶縁膜のハードマスクをマスクとして、ＲＩＥにより第２の配線を埋め込むための第２の配線溝３３を形成すると同時に前記Ｖｉａ ホール１８を再形成する。
【００３９】
次に、図３（ｃ）に示すように、前記Ｖｉａ ホール１８の内面の第２のバリアメタル１９の表面と前記第２の配線溝３３の内面と第４の層間絶縁膜３２の上面全面に第３のバリアメタル３４となるＴａ膜をスパッタ法により堆積させる。この時、第３のバリアメタル３４は、Ｖｉａ ホール底部まで膜厚を保証する必要がないので、前記第２のバリアメタル１９よりも薄く膜厚を設定し、５ｎｍ 堆積させる。これにより、Ｖｉａホール部分のバリアメタルは、トータルで２０ｎｍ堆積したこととになり、第２の配線溝３３の内面のバリアメタルは５ｎｍ 堆積したことになる。
【００４０】
次に、前記第３のバリアメタル３４の上面全面に配線金属となるＣｕ膜をスパッタ法とメッキ法を用いて堆積し、前記Ｖｉａ ホール１８および第２の配線溝３３の内部にＣｕ膜を充填する。そして、ＣＭＰ法等を用いて平坦化を行い、Ｃｕ膜および第３のバリアメタル３４のうちで第４の層間絶縁膜３２の上面に堆積された部分を除去することにより、Ｖｉａ ホール１８の内部にＣｕ膜をＶｉａ プラグ３９として残置させるとともに第２の配線溝３３の内部にＣｕ膜を第２の配線３５として残置させる。
【００４１】
その後、必要に応じて、図１（ｃ）、図３（ａ）〜（ｃ）に示した工程を繰り返すことにより、幾層もの多層配線を形成することが可能である。
【００４２】
即ち、上記したようにデュアルダマシーンプロセスを用いて形成された多層配線構造において、Ｖｉａ プラグ及び第２の金属配線は、デュアルダマシーンプロセスにより同じ工程で形成されており、Ｖｉａ プラグ部分の第２のバリアメタル１９の膜厚が第２の配線部分の第３のバリアメタル３４の膜厚よりも厚くなっている。この場合、第２のバリアメタル１９は、第３のバリアメタル３４の形成工程によって膜厚が増加している。
【００４３】
したがって、上記したような多層配線およびその製造方法によれば、第１の実施形態で前述したと同様の効果が得られる。
【００４４】
＜第４の実施形態＞
第３の実施形態では、デュアルダマシーンプロセスを用いて配線信頼性向上と配線抵抗の低減を同時に実現するために、接続孔の内部のＶｉａ プラグ部分のバリアメタル１９と配線部分のバリアメタル３４とを異なった膜厚にしたが、第４の実施形態では、バリアメタル１９と３４とを異なった膜種にすることで実現する。
【００４５】
第４の実施形態は、前述した第３の実施形態と比べて、第２のバリアメタル１９として還元作用の大きなもの、例えばＴｉ／ＴｉＮ積層膜を１０／１０ｎｍ 堆積する点が異なり、その他は同じである。
【００４６】
上記したようなＶｉａ プラグ部分と配線部分とで異なった特徴をもつバリアメタルを用いた多層配線およびその製造方法によれば、Ｖｉａ プラグ部分のバリアメタル１９は、Ｖｉａ ホール１８の底部の側壁における配線の信頼性を高めることが可能であり、配線部分のバリアメタル３４は配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することが可能になる。
【００４７】
また、Ｖｉａ プラグ部分のバリアメタル１９の膜厚が配線部分のバリアメタル３４の膜厚よりも厚く形成されているので、第１の実施形態で前述した理由による効果が相乗的に得られる。
【００４８】
＜第５の実施形態＞
第１、第２の実施形態では、シングルダマシーンプロセスを用いて配線の信頼性向上と配線抵抗の低減を同時に実現するために、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった膜厚あるいは膜種にしたが、第５の実施形態では、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった成膜方法で形成することで実現する。
【００４９】
第５の実施形態は、前述した第１の実施形態あるいは第２の実施形態において、前記第２のバリアメタルを形成する際にはＣＶＤ（化学気相成長）法を用いて成膜し、前記第３のバリアメタルを形成する際にはスパッタ法を用いて成膜する点が異なり、その他は同じである。
【００５０】
この場合、Ｖｉａ ホール部分のバリアメタルをＣＶＤ法を用いて成膜することにより、図４（ａ）に示すようにＶｉａ ホール１８の底部の側壁までバリアメタル５１の膜厚を保証することが可能（Ｖｉａ ホール底部のコーナー部に対する被覆性が良好）になり、配線の信頼性を高めることが可能になる。
【００５１】
また、図４（ｂ）に示すように配線溝２３あるいは３３の内部の配線部分のバリアメタル５２をスパッタ法を用いて成膜することにより、バリアメタル５２を薄く形成することが可能になる。したがって、膜厚の薄膜化を進めていって配線幅が細くなっても、配線中での銅の占有する割合の減少を抑制することが可能になり、結果的に配線抵抗の増大を抑制し、ＲＣ遅延の増大を抑制することができる。
【００５２】
また、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルが異なった膜厚であり、Ｖｉａ プラグ部分の膜厚が配線部分の膜厚よりも厚く形成されているので、前述した第１あるいは第２の実施形態と同様の効果も得られる。
【００５３】
＜第６の実施形態＞
第３、第４の実施形態では、デュアルダマシーンプロセスを用いて配線の信頼性向上と配線抵抗の低減を同時に実現するために、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった膜厚あるいは膜種にしたが、第６の実施形態では、Ｖｉａ プラグ部分のバリアメタルと配線部分のバリアメタルとを異なった成膜方法で形成することで実現する。
【００５４】
第６の実施形態は、前述した第３の実施形態あるいは第４の実施形態において、前記第２のバリアメタルを形成する際にはＣＶＤ法を用いて成膜し、前記第３のバリアメタルを形成する際にはスパッタ法を用いて成膜する点が異なり、その他は同じである。
【００５５】
したがって、第５の実施形態で前述したと同様の効果が得られる。
【００５６】
なお、本発明は上述したような各実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で種々変形して実施できる。
【００５７】
【発明の効果】
上述したように本発明によれば、Ｖｉａ プラグ部分と配線部分とでバリアメタルの膜厚を異ならせることにより、配線の信頼性を劣化させることなく配線抵抗の低減を図ることができる。また、Ｖｉａ プラグ部分と配線部分とでバリアメタルの材料を異ならせることにより、配線の信頼性を劣化させることなく配線抵抗の低減を図ることができる。さらに、Ｖｉａ プラグ部分と配線部分とでバリアメタルの成膜方法を異ならせることにより、配線の信頼性を劣化させることなく配線抵抗の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】第３の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部を示す断面図。
【図４】第５の実施形態に係る多層金属配線を有する半導体装置の製造工程の一部を示す断面図。
【符号の説明】
１０…半導体基板、１１…第１の層間絶縁膜、１２…第２の層間絶縁膜、１３…第１のバリアメタル、１５…第１の金属配線（Ｃｕ）、１６…第１の拡散防止膜、１７…第３の層間絶縁膜、１９…第２のバリアメタル、２０…Ｖｉａ プラグ（Ｃｕ）、２１…第２の拡散防止膜、２２…第４の層間絶縁膜、２４…第３のバリアメタル、２５…第２の金属配線（Ｃｕ）。
Claims (20)
- 半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、
前記第１の金属配線上に形成された第２の絶縁膜層と、
前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、
前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、
前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なる膜厚の第３のバリアメタルを介して埋め込まれた第２の金属配線
とを具備することを特徴とする半導体装置。 - 前記第２のバリアメタルの膜厚が前記第３のバリアメタルの膜厚よりも厚くなっていることを特徴とする請求項１記載の半導体装置。
- 前記Ｖｉａ プラグ及び前記第２の金属配線は、シングルダマシーンプロセスにより別々の工程で形成されたことを特徴とする請求項１または２記載の半導体装置。
- 前記Ｖｉａ プラグ及び前記第２の金属配線は、デュアルダマシーンプロセスにより同じ工程で形成されていることを特徴とする請求項１または２記載の半導体装置。
- 請求項１乃至３のいずれか１項に記載の半導体装置を製造する際、
半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の配線溝を形成する工程と、
前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、
前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、
前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、
前記第１の配線層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、
前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、
前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、
前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に第２の配線溝を形成する工程と、
前記第２の配線溝を含む第３の絶縁膜の上面全面に第３のバリアメタルを前記第２のバリアメタルより薄く形成する工程と、
前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、
前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程
とを具備することを特徴とする半導体装置の製造方法。 - 請求項１、２、４のいずれか１項に記載の半導体装置を製造する際、
半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の配線溝を形成する工程と、
前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、
前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、
前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、
前記第１の配線層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔の内面に第２のバリアメタルを形成する工程と、
前記接続孔を含む第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に第２の配線溝を形成すると同時に前記接続孔を再形成する工程と、
前記接続孔の内面の前記第２のバリアメタルの表面及び第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルより薄く第３のバリアメタルを形成する工程と、
前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、
前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記接続孔の内部にＶｉａ プラグを残すとともに前記第２の配線溝の内部に第２の配線層を残す工程
とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、
前記第１の金属配線上に形成された第２の絶縁膜層と、
前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、
前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、
前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なった材料の第３のバリアメタルを介して埋め込まれた第２の金属配線
とを具備することを特徴とする半導体装置。 - 前記第２のバリアメタルはＴｉ／ＴｉＮ積層膜であり、前記第３のバリアメタルはＴａ膜であることを特徴とする請求項７記載の半導体装置。
- 前記Ｖｉａ プラグ及び前記第２の金属配線は、シングルダマシーンプロセスにより別々の工程で形成されたことを特徴とする請求項７または８記載の半導体装置。
- 前記Ｖｉａ プラグ及び前記第２の金属配線は、デュアルダマシーンプロセスにより同じ工程で形成されたことを特徴とする請求項７または８記載の半導体装置。
- 前記第２のバリアメタルの膜厚が前記第３のバリアメタルの膜厚よりも厚くなっていることを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置。
- 請求項７乃至９のいずれか１項に記載の半導体装置を製造する際、
半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の配線溝を形成する工程と、
前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、
前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、
前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、
前記第１の配線層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、
前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、
前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、
前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に第２の配線溝を形成する工程と、
前記第２の配線溝を含む第３の絶縁膜の上面全面に前記第１のバリアメタルとは異なる材料の第３のバリアメタルを形成する工程と、
前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、
前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程
とを具備することを特徴とする半導体装置の製造方法。 - 請求項請求項７、８、１０のいずれか１項に記載の半導体装置を製造する際、
半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の配線溝を形成する工程と、
前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、
前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、
前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、
前記第１の配線層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔の内面に第２のバリアメタルを形成する工程と、
前記接続孔を含む第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に第２の配線溝を形成すると同時に前記接続孔を再形成する工程と、
前記接続孔の内面の前記第２のバリアメタルの表面及び第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルとは異なる材料の第３のバリアメタルを形成する工程と、
前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、
前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記接続孔の内部にＶｉａ プラグを残すとともに前記第２の配線溝の内部に第２の配線層を残す工程
とを具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された第１の絶縁膜層に形成された第１の配線溝の内部に第１のバリアメタルを介して埋め込まれた第１の金属配線と、
前記第１の金属配線上に形成された第２の絶縁膜層と、
前記第２の絶縁膜層に形成されたＶｉａ ホールの内部に第２のバリアメタルを介して埋め込まれた金属からなるＶｉａ プラグと、
前記Ｖｉａ プラグが埋め込まれた第２の絶縁膜層上に形成された第３の絶縁膜層と、
前記第３の絶縁膜層に形成された第２の配線溝の内部に前記第２のバリアメタルとは異なったプロセスで成膜された第３のバリアメタルを介して埋め込まれた第２の金属配線
とを具備することを特徴とする半導体装置。 - 前記第２のバリアメタルはＣＶＤ法により成膜され、前記第３のバリアメタルはスパッタ法により成膜されていることを特徴とする請求項１４記載の半導体装置。
- 前記Ｖｉａ プラグ及び前記第２の金属配線は、シングルダマシーンプロセスにより別々の工程で形成されたことを特徴とする請求項１４または１５記載の半導体装置。
- 前記Ｖｉａ プラグ及び前記第２の金属配線は、デュアルダマシーンプロセスにより同じ工程で形成されたことを特徴とする請求項１４または１５記載の半導体装置。
- 前記第２のバリアメタルと前記第３のバリアメタルとは、膜厚あるいは材料が互いに異なることを特徴とする請求項１４乃至１７のいずれか１項に記載の半導体装置。
- 請求項１４乃至１６のいずれか１項に記載の半導体装置を製造する際、
半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の配線溝を形成する工程と、
前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、
前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、
前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、
前記第１の配線層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔を含む第２の絶縁膜の上面全面に第２のバリアメタルを形成する工程と、
前記第２のバリアメタルの上面全面に第２の金属膜を形成する工程と、
前記第２の金属膜および前記第２のバリアメタルのうちで前記接続孔の内部以外の部分を除去してＶｉａ プラグを形成する工程と、
前記Ｖｉａ プラグが形成された第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に第２の配線溝を形成する工程と、
前記第２の配線溝を含む第３の絶縁膜の上面全面に前記第１のバリアメタルとは異なる成膜方法により第３のバリアメタルを形成する工程と、
前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、
前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記第２の配線溝の内部に第２の配線層を残す工程
とを具備することを特徴とする半導体装置の製造方法。 - 請求項１４、１５、１７のいずれか１項に記載の半導体装置を製造する際、
半導体基板上に第１の配線層に相当する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の配線溝を形成する工程と、
前記第１の配線溝を含む第１の絶縁膜の上面全面に第１のバリアメタルを形成する工程と、
前記第１のバリアメタルの上面全面に第１の金属膜を形成する工程と、
前記第１の金属膜および前記第１のバリアメタルのうちで前記第１の配線溝の内部以外の部分を除去して第１の配線層を形成する工程と、
前記第１の配線層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に接続孔を形成する工程と、
前記接続孔の内面に第２のバリアメタルを形成する工程と、
前記接続孔を含む第２の絶縁膜の上面全面に第２の配線層に相当する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に第２の配線溝を形成すると同時に前記接続孔を再形成する工程と、
前記接続孔の内面の前記第２のバリアメタルの表面及び第２の配線溝を含む第３の絶縁膜の上面全面に前記第２のバリアメタルとは異なる成膜方法により第３のバリアメタルを形成する工程と、
前記第３のバリアメタルの上面全面に第３の金属膜を形成する工程と、
前記第３の金属膜および前記第３のバリアメタルのうちで前記第３の絶縁膜の上面に堆積されている部分を除去することにより、前記接続孔の内部にＶｉａ プラグを残すとともに前記第２の配線溝の内部に第２の配線層を残す工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003032506A JP2004247337A (ja) | 2003-02-10 | 2003-02-10 | 半導体装置及びその製造方法 |
| US10/462,880 US6919617B2 (en) | 2003-02-10 | 2003-06-17 | Semiconductor device and manufacturing method thereof |
| US12/202,037 USRE43320E1 (en) | 2003-02-10 | 2008-08-29 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003032506A JP2004247337A (ja) | 2003-02-10 | 2003-02-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004247337A true JP2004247337A (ja) | 2004-09-02 |
Family
ID=32820930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003032506A Pending JP2004247337A (ja) | 2003-02-10 | 2003-02-10 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6919617B2 (ja) |
| JP (1) | JP2004247337A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259090B2 (en) * | 2004-04-28 | 2007-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Copper damascene integration scheme for improved barrier layers |
| US7485540B2 (en) * | 2005-08-18 | 2009-02-03 | International Business Machines Corporation | Integrated BEOL thin film resistor |
| US8586472B2 (en) * | 2010-07-14 | 2013-11-19 | Infineon Technologies Ag | Conductive lines and pads and method of manufacturing thereof |
| CN102324403B (zh) * | 2011-10-13 | 2013-07-10 | 上海华力微电子有限公司 | 超低介电常数薄膜铜互连的制作方法 |
| US9716035B2 (en) * | 2014-06-20 | 2017-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Combination interconnect structure and methods of forming same |
| US11233008B2 (en) * | 2019-06-19 | 2022-01-25 | Samsung Electronics Co., Ltd. | Method of manufacturing an integrated circuit with buried power rail |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1027844A (ja) | 1996-07-10 | 1998-01-27 | Fujitsu Ltd | 半導体装置 |
| JPH10189730A (ja) | 1996-11-11 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10294314A (ja) | 1997-04-17 | 1998-11-04 | Sony Corp | 半導体装置およびその製造方法 |
| US6147404A (en) | 1999-05-24 | 2000-11-14 | Advanced Micro Devices, Inc. | Dual barrier and conductor deposition in a dual damascene process for semiconductors |
| JP2001196413A (ja) * | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法 |
| JP3907151B2 (ja) * | 2000-01-25 | 2007-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100367734B1 (ko) | 2000-01-27 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 배선형성 방법 |
| JP2001345380A (ja) | 2000-05-31 | 2001-12-14 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| JP3917355B2 (ja) * | 2000-09-21 | 2007-05-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6586809B2 (en) * | 2001-03-15 | 2003-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP4050876B2 (ja) | 2001-03-28 | 2008-02-20 | 富士通株式会社 | 半導体集積回路装置とその製造方法 |
| JP4198906B2 (ja) * | 2001-11-15 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置および半導体装置の製造方法 |
| JP3944838B2 (ja) * | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2004179453A (ja) | 2002-11-28 | 2004-06-24 | Sony Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-02-10 JP JP2003032506A patent/JP2004247337A/ja active Pending
- 2003-06-17 US US10/462,880 patent/US6919617B2/en not_active Ceased
-
2008
- 2008-08-29 US US12/202,037 patent/USRE43320E1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6919617B2 (en) | 2005-07-19 |
| US20040155344A1 (en) | 2004-08-12 |
| USRE43320E1 (en) | 2012-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7553756B2 (en) | Process for producing semiconductor integrated circuit device | |
| US7470609B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2002319625A (ja) | 半導体装置及びその製造方法 | |
| KR20070063499A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US7651941B2 (en) | Method of manufacturing a semiconductor device that includes forming a via hole through a reaction layer formed between a conductive barrier and a wiring | |
| JP3590034B2 (ja) | 半導体容量素子及びその製造方法 | |
| USRE43320E1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2004228111A (ja) | 半導体装置及びその製造方法 | |
| JP2006324584A (ja) | 半導体装置およびその製造方法 | |
| JPH11186391A (ja) | 半導体装置およびその製造方法 | |
| JP2002064140A (ja) | 半導体装置およびその製造方法 | |
| JP2009016790A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100772250B1 (ko) | 반도체 다마신 공정에서의 금속배선 형성 방법 | |
| JP2006196642A (ja) | 半導体装置およびその製造方法 | |
| JP2006114724A (ja) | 半導体装置及びその製造方法 | |
| JP2004296802A (ja) | 半導体装置およびその製造方法 | |
| KR100750550B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2004172337A (ja) | 半導体装置およびその製造方法 | |
| JP2006294941A (ja) | 半導体装置及びその製造方法 | |
| JP2004356315A (ja) | 半導体装置及びその製造方法 | |
| JP2006196820A (ja) | 半導体装置及びその製造方法 | |
| JP5424551B2 (ja) | 半導体装置 | |
| JP2008103575A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2003007705A (ja) | 銅配線の形成方法 | |
| KR20070013894A (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071204 |