KR100772250B1 - 반도체 다마신 공정에서의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 다마신 공정에서의 금속배선 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 도전층을 형성하고, 제 1 도전층 상부에 대해 선택적 증착을 진행하여 선택적 증착막을 형성한 후 층간 절연막을 도포하며, 포토레지스트를 도포한 후 포토 공정을 통해 비아홀용 포토레지스트 패턴을 형성하고, 비아홀용 포토레지스트 패턴을 마스크로 하여 층간 절연막을 1차 식각함으로써 비아홀 영역을 형성하며, 비아홀용 포토레지스트 패턴을 제거하고 제거된 결과물 상에 포토레지스트를 도포한 후 포토 공정을 통해 트렌치 형성용 포토레지스트 패턴을 형성하고, 트렌치 형성용 포토레지스트 패턴을 마스크로 하여 층간 절연막을 2차 식각함으로써 트렌치 배선 영역을 형성하며, 트렌치 형성용 포토레지스트 패턴을 제거하고 제거된 결과물 상에 제 2 도전층을 적층하여 비아홀 영역 및 트렌치 배선 영역 내부를 충진하고, 제 2 도전층이 충진되면 연마공정을 진행하여 제 2 도전층이 비아홀 영역 및 트렌치 배선 영역에만 잔존하게 함으로써 비아 접촉부 및 배선부를 각각 형성하는 것을 특징으로 한다. 본 발명에 의하면, 하부 금속배선 상부에 대해서만 증착막을 선택적으로 형성함으로써, 유전상수(k)를 증가시키지 않는 확산 방지막 혹은 캡핑막으로서의 역할을 충분히 수행할 수 있다. 또한, 본 발명은 하부 금속배선에 대한 어택을 방지할 수 있기 때문에 하부 금속배선의 오픈을 방지하기 위한 희생막 형성 과정이 필요치 않아 전체 공정이 간소화되는 효과가 있다.
듀얼 다마신, 캡핑막(capping layer), 식각 정지막
Description
도 1a 내지 도 1h는 전형적인 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 다마신 공정에서의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
본 발명은 저유전 상수 물질을 이용한 듀얼 다마신(Dual Damascene) 공정에 관한 것으로, 특히 구리의 표면 이동을 억제시키면서 캡핑막(capping layer)에 의한 RC 딜레이(delay) 증가를 방지하는데 적합한 반도체 다마신 공정에서의 퓨즈 영역 형성 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적회로로 옮겨가면서 소자의 기하학적 형상이 서브-하프-마이크론(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다.
이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 (Cu) 박막은 알루미늄(Al)에 비해 녹는점이 높아 전기이동도(electro-migration : EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적회로에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 정전용량이 문제점으로 대두되고 있다. 기생 정전용량이 크게 되면, RC 시간이 지연되고 사용 전력량이 증가하며 상호 간섭에 의한 잡음 등이 일어나 소자의 고속화에 장애가 된다. 따라서 층간 절연막의 재료로 다공성 산화물과 같이 유전 상수값이 3 이하인 저유전 상수값(low-k)을 갖는 절연물질이 사용되고 있다.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.
듀얼 다마신 공정은 0.13㎛ 이하 기술에서 다양한 방식으로 실시되고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기 정렬(self aligned)의 네 가지로 요약할 수 있다.
CMOS 로직 소자의 스피드 증가는 주로 게이트 길 감소에 의한 게이트 지연시간(gate delay time)을 줄이는 것에 의존하여 왔으나, 소자의 고집적화로 BEOL(Back End Of Line) 금속화(metalization)에 의한 시정수(Resistance Capacitance : RC) 지연이 소자의 스피드를 좌우하게 되었다.
이러한 시정수 지연을 줄이기 위해, 상기에서 언급한 바와 같이, 저항이 낮 은 구리와 같은 금속을 금속 배선 재료로 적용하고, 층간 절연막을 저유전 물질로 형성하며, 듀얼 다마신 공정을 적용하고 있다.
도 1a 내지 도 1h는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(10) 상에 제 1 절연막(도시 생략됨)과 제 1 도전층(100), 즉 배리어 금속을 포함하는 구리(Cu)가 적용되는 하부금속을 형성한 후, 식각 정지막(102)과 제 2 절연막(104)을 순차 적층한다.
이때, 제 2 절연막(104)으로는, 바람직하게는 FSG 또는 P-SiH4 옥사이드 등이 적용될 수 있다.
여기서, 식각 정지막(102)은 후속 금속 배선간 콘택트 형성시 식각 정지 기능으로 사용되며, 구체적으로, 콘택트 형성을 위한 식각시 하부금속으로의 어택(attack)을 방지하여 금속배선의 홀 매립 및 금속배선의 보이드(void)를 방지하는 역할을 한다. 또한, 이 식각 정지막(102)은 구리 금속배선(100 또는 112)의 상층 방향으로의 구리 확산을 방지하기 위한 확산 방지막 혹은 캡핑막으로도 사용된다.
이와 같이, 구리 금속배선 및 층간 절연막 상에 도포되는 식각 정지막 또는 확산 방지막은 층간 절연막의 유전상수(k)를 증가시킴으로써, 기생 캐패시턴스를 증가시키게 되고 이로 인해 RC 딜레이가 증가되어 소자의 동작 속도가 저하되는 문제를 낳는다.
한편, 도 1b에서는 상기 결과물에 포토 공정을 위한 제 1 포토레지스트(도시 생략됨)를 도포한 후, 포토 공정을 통해 상기 도 1a의 결과물 상에 제 1 포토레지스트 패턴, 즉 비아홀용 포토레지스트 패턴(도시 생략됨)을 형성하고, 이 비아홀용 포토레지스트 패턴을 마스크로 하여 제 2 절연막(104)을 1차 식각함으로써 비아홀 영역(106)을 형성한다. 도면부호(104a)는 식각 처리된 제 2 절연막을 나타낸다.
이때, 금속 배선간 콘택트 형성을 위한 식각 진행시, 기 형성해 놓은 식각 정지막(102)에서 식각 정지가 이루어지게 된다.
이후, 도 1c에서는 상기 도 1b에서 형성된 비아홀용 포토레지스트 패턴을 제거한 뒤, 희생막(108)을 도포한 후 리세스(recess) 처리하여 금속 배선간 비아홀 내에만 희생막(108)이 잔존하도록 한다.
이때, 희생막(108)은 후속되는 트렌치 형성용 포토레지스트 패턴 제거시 동시에 제거되는 막으로써, 식각 정지막(102)의 어택을 방지하는 용도로 사용된다. 즉, 금속배선을 위한 트렌치 형성시 비아 홀 아래 식각 정지막도 제거되어 하부 금속배선에 어택을 가해 금속배선의 EM(Electro-Migration) 특성이나, 저항, 보이드 등을 유발하게 되므로, 이에 트렌치 형성을 위한 식각 전에 금속배선간 비아 홀 내에 후속해서 쉽게 제거 가능한 막으로 채워 넣는 것이다.
도 1d에서는, 상기 패턴 상부에 제 2 포토레지스트, 즉 트렌치 형성용 포토레지스트(도시 생략됨)를 도포하고, 상술한 도 1b에서와 마찬가지로 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패턴(110)을 형성한다. 그런 다음, 상기 제 2 포토레지스트 패턴(110)을 마스크로 하여 제 2 절연막(104)을 2차 식각함으로써 트렌치 배선 영역을 형성한다. 도면부호(104b)는 2차 식각 처리된 제 2 절연막을 나타낸다.
이때, 비아홀(106) 내에는 희생막(108)이 잔존하여 트렌치 형성시 비아홀 아래 식각 정지막의 어택을 방지하게 된다.
이후, 도 1e에서는, 상기 도 1c의 결과물 상에 패터닝 되었던 제 2 포토레지스트 패턴(110)을 제거하는데, 이때 비아홀(106) 내에 잔존하는 희생막(108)도 함께 제거된다. 하지만, 트렌치 형성시 유발된 폴리머가 희생막(108) 상부에 잔존하여 트렌치 형성용 포토레지스트 패턴(110) 제거시 희생막(108) 동시 제거를 방해하여 비아홀(106) 내에 희생막(108)이 잔존하게 되는 경우도 발생할 수 있다. 이 경우, 콘택트가 제대로 오픈되지 않은 결과를 초래한다(contact not open). 이러한 현상을 방지하기 위해 트렌치 형성을 위한 식각 진행 후 폴리머 제거를 위한 후처리(PET : Post Etch Treatment)를 할 수밖에 없어 공정시간이 늘어남은 물론 공정 비용이 증가하게 된다.
한편, 도 1f에서는, 상부에 마스크 패턴 없이 블랭킷(blanket)으로 식각 및 비아홀 하부의 식각 정지막을 제거하여 하부 금속배선을 오픈하게 된다.
도 1g에서는, 상기 결과물 상에 제 2 도전층(112), 즉 상부금속을 적층하여 비아홀 영역 및 트렌치 배선 영역 내부를 충진한다. 이때, 제 2 도전층(114)으로는, 상술한 바와 같이 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다. 제 2 도전층(112)이 충진되면, 최종적으로 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여, 적층되었던 제 2 도전층(112)이 비아홀 영역 및 트렌치 배선 영역에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성한다. 이때, 상기 제 2 도전층(112)을 형성하기 전에 장벽 금속층 혹은 구리의 측면으로의 확산을 방지하기 위한 확산 방지층을 형성할 수도 있다.
다른 한편, 도 1h는, 상술한 바와 같은 일련의 금속배선 형성 방법을 이용한 다수 개의 층, 예컨대 5층으로 이루어진 금속배선을 나타낸 것이다.
여기서, 식각 정지막으로써 사용된 제 1 식각 정지막(102), 제 2 식각 정지막(102'), 제 3 식각 정지막(102''), 제 4 식각 정지막(102''')은 도면에서 나타난 것처럼, 동시에 금속배선 상측 방향으로의 구리 확산을 방지하기 위해 각 금속배선 층마다 사용되고 있음을 알 수 있다.
이는, 상술한 바와 같이, 층간 절연막의 유전상수(k)를 증가시킴으로써 기생 캐패시턴스를 증가시키고, 이로 인해 RC 딜레이가 증가하게 되어 소자 동작속도가 저하되는 문제가 발생된다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 다마신 공정으로 형성된 하부 금속배선 상부에 식각 정지막으로서의 선택적 증착막을 형성하여 하부 금속배선에 대한 식각 어택을 제거하여 소자 특성을 개선할 수 있는 반도체 다마신 공정에서의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 기판 상에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 상부에 대해 선택적 증착을 진행하여 선택적 증착막을 형성한 후 층간 절연막을 도포하는 단계와, 상기 결과물 상에 포토레지스트를 도포한 후 포토 공정을 통해 비아홀용 포토레지스트 패턴을 형성하는 단계와, 상기 비아홀용 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막을 1차 식각함으로써 비아홀 영역을 형성하는 단계와, 상기 비아홀용 포토레지스트 패턴을 제거하고 제거된 결과물 상에 포토레지스트를 도포한 후 포토 공정을 통해 트렌치 형성용 포토레지스트 패턴을 형성하는 단계와, 상기 트렌치 형성용 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막을 2차 식각함으로써 트렌치 배선 영역을 형성하는 단계와, 상기 트렌치 형성용 포토레지스트 패턴을 제거하고 제거된 결과물 상에 제 2 도전층을 적층하여 비아홀 영역 및 트렌치 배선 영역 내부를 충진하는 단계와, 상기 제 2 도전층이 충진되면 연마공정을 진행하여 상기 제 2 도전층이 상기 비아홀 영역 및 트렌치 배선 영역에만 잔존하게 함으로써 비아 접촉부 및 배선부를 각각 형성하는 단계를 포함하는 반도체 다마신 공정에서의 금속배선 형성 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, 종래의 나이트라이드와 같은 식각 정지막 대신, W, Ti, TiN, Ta, TaN 등과 같은 선택적 증착막을 하부 금속배선 상부에만 형성하여 유전상수를 증가시키지 않으면서 금속배선 상층 방향으로의 구리 확산을 방지한다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 다마신 공정에서의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자의 전단계 공정이 완료된 반도체 기판(20) 상에 제 1 절연막(도시 생략됨)과 제 1 도전층(200), 즉 배리어 금속을 포함하는 구리(Cu)가 적용되는 하부금속을 형성한 후, 본 실시예에 따라 제 1 도전층(200) 상부에만 선택적 증착을 진행하여 선택적 증착막(202)을 형성하고, 제 2 절연막(204)을 도포한다.
여기서, 선택적 증착을 이용한, 제 1 도전층(200) 상부에만 형성된 선택적 증착막(202)은, 후속 금속 배선간 콘택트 형성시 식각 정지막으로 사용되며, 종래 기술에서의 식각 정지막, 즉 나이트라이드와 같은 막들을 식각 진행하는 경우에 비해 하부 금속배선에 식각에 따른 어택(attack)을 완전히 제거할 수 있어, 이후 반도체 소자의 EM 특성이나 금속배선의 어택에 따른 보이드(void) 내지는 갭필(gap-fill) 특성을 개선할 수 있다. 또한, 이 선택적 증착막(202)은 구리 금속배선(200 또는 212) 상층 방향으로의 구리 확산을 방지하기 위한 확산 방지막 혹은 캡핑막으로도 사용된다. 이는 종래 기술에서 사용되던 확산 방지막, 즉 금속배선 및 층간 절연막 상부에 도포되어 층간 절연막의 유전상수를 증가시키는 막과는 달리, 금속배선 상부에만 증착되어 유전상수 증가에 대한 문제를 완전히 해결하여 반도체 소자의 동작 속도를 증가시키게 된다.
이와 같은 선택적 증착막(202)으로는, 예를 들면 W, Ti, TiN, Ta, TaN 중 임의의 물질이 적용될 수 있으며, 주위의 다른 선택적 증착이 일어나는 곳과 단락이 일어나지 않는 한도 내에서 가능한 넓게 오버행(overhang)되게 증착되는 것을 특징으로 한다. 이는, 후속 금속배선간 콘택트 형성시 비아홀과 하부 금속배선간의 미스얼라인 마진(misalign margin)을 충분히 확보하게 한다.
이때, 제 2 절연막(204)으로는, 바람직하게는 유전율이 3.0 이하인 저유전율 절연막이며, 보다 바람직하게는 FSG 또는 SiO2 등이 적용될 수 있다.
한편, 도 2b에서는 상기 결과물에 포토 공정을 위한 제 1 포토레지스트(도시 생략됨)를 도포한 후, 포토 공정을 통해 상기 도 2a의 결과물 상에 제 1 포토레지스트 패턴, 즉 비아홀용 포토레지스트 패턴(도시 생략됨)을 형성하고, 이 비아홀용 포토레지스트 패턴을 마스크로 하여 제 2 절연막(204)을 1차 식각함으로써 비아홀 영역(206)을 형성한다. 도면부호(204a)는 식각 처리된 제 2 절연막을 나타낸다.
이때, 금속 배선간 콘택트 형성을 위한 식각 진행시, 기 형성해 놓은 선택적 증착막(202)에서 식각 정지가 이루어지며, 이 선택적 증착막(202)은 하부 금속배선, 특히 구리를 사용하는 금속배선에서의 식각에 따른 부식 내지는 어택 등을 방지하는 식각 정지막으로서의 역할을 하게 된다. 도면에는 도시되지 않았으나, 상기 금속배선간 비아홀용 포토레지스트 패턴 형성시, 오버행 되게 형성된 선택적 증착막(202)에 따른 비아홀과 하부 금속배선간의 미스얼라인 마진을 충분히 확보할 수 있게 된다.
이후, 도 2c에서는 상기 도 2b에서 형성된 비아홀용 포토레지스트 패턴을 제거한 뒤, 제 2 포토레지스트, 즉 트렌치 형성용 포토레지스트(도시 생략됨)를 도포 하고, 상술한 도 2b에서와 마찬가지로 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패턴(208)을 형성한다. 그런 다음, 상기 제 2 포토레지스트 패턴(208)을 마스크로 하여 제 2 절연막(204)을 2차 식각함으로써 트렌치 배선 영역을 형성한다. 도면부호(204b)는 2차 식각 처리된 제 2 절연막을 나타낸다.
이때, 본 실시예에서는, 식각 진행시 비아홀 하부에 선택적 증착막(202)이 식각 정지막으로서 작용하고 있기 때문에, 트렌치 식각에 따른 하부 금속배선에 대한 어택을 방지하게 되어 종래와 같이 하부 금속배선의 오픈을 방지하기 위한 희생막은 필요치 않게 된다. 즉, 희생막을 위한 포토레지스트 도포, 리세스 처리 등과 같은 공정이 생략되어 전체 공정 과정이 줄어들게 된다.
이후, 도 2d 및 도 2e에서는, 상기 도 2c의 결과물 상에 패터닝 되었던 제 2 포토레지스트 패턴(208)을 제거하고, 상기 결과물 상에 제 2 도전층(212), 즉 상부금속을 적층하여 비아홀 영역 및 트렌치 배선 영역 내부를 충진한다. 이때, 제 2 도전층(212)으로는, 상술한 바와 같이 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다. 제 2 도전층(212)이 충진되면, 최종적으로 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여, 적층되었던 제 2 도전층(212)이 비아홀 영역 및 트렌치 배선 영역에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성한다. 이때, 상기 제 2 도전층(212)을 형성하기 전에 장벽 금속층 혹은 구리의 측면으로의 확산을 방지하기 위한 확산 방지층을 형성할 수도 있다.
다른 한편, 도 2f는, 본 발명에 따라 일련의 금속배선 형성 방법을 이용한 다수 개의 층, 예컨대 5층으로 이루어진 금속배선을 나타낸 것이다.
여기서, 층간 절연막으로 사용된 제 2 절연막(204b), 제 3 절연막(204b'), 제 4 절연막(204b''), 제 5 절연막(204b''')은, 도면에 나타난 바와 같이 종래의 유전상수(k)를 증가시키는 식각 정지막 혹은 확산방지막(캡핑막)을 내포하지 않으므로, 기생 캐패시턴스 증가에 따른 RC 딜레이가 증가하게 되어 소자의 동작 속도를 저하시키는 문제 등이 해결될 수 있다.
본 실시예에서는 제 2, 제 3, 제 4, 제 5 절연막(204b, 204b', 204b'', 204b''')을 포함하는 다섯 개의 층으로 이루어진 금속배선을 예시하였으나, 이는 실시예로서 한정한 것일 뿐 본 발명을 특징짓는 것은 아니다. 예컨대, 층간 절연막의 수와 금속배선 층의 개수는 공정 조건에 따라 줄어들거나 더 늘어날 수 있으며, 이는 후술하는 특허청구범위로부터 보다 명확해 질 것이다.
이상과 같이, 본 발명은, 하부 금속배선 상부에만 선택적으로 증착막을 형성함으로써, 유전상수(k)를 증가시키지 않으면서 식각 정지 기능을 갖도록 구현한 것이다.
본 발명에 의하면, 하부 금속배선 상부에 대해서만 증착막을 선택적으로 형성함으로써, 유전상수(k)를 증가시키지 않는 확산 방지막 혹은 캡핑막으로서의 역할을 충분히 수행할 수 있다. 또한, 본 발명은 하부 금속배선에 대한 어택을 방지할 수 있기 때문에 하부 금속배선의 오픈을 방지하기 위한 희생막 형성 과정이 필요치 않아 전체 공정이 간소화되는 효과가 있다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시 예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
Claims (12)
- 삭제
- 반도체 기판 상에 제 1 도전층을 형성하는 단계와,상기 제 1 도전층 상부에 대해 선택적 증착을 진행하여 비아홀 영역 형성시 식각 정지막으로 사용되는 선택적 증착막을 형성한 후 층간 절연막을 도포하는 단계와,상기 결과물 상에 포토레지스트를 도포한 후 포토 공정을 통해 비아홀용 포토레지스트 패턴을 형성하는 단계와,상기 비아홀용 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막을 1차 식각함으로써 비아홀 영역을 형성하는 단계와,상기 비아홀용 포토레지스트 패턴을 제거하고 제거된 결과물 상에 포토레지스트를 도포한 후 포토 공정을 통해 트렌치 형성용 포토레지스트 패턴을 형성하는 단계와,상기 트렌치 형성용 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막을 2차 식각함으로써 트렌치 배선 영역을 형성하는 단계와,상기 트렌치 형성용 포토레지스트 패턴을 제거하고 제거된 결과물 상에 제 2 도전층을 적층하여 비아홀 영역 및 트렌치 배선 영역 내부를 충진하는 단계와,상기 제 2 도전층이 충진되면 연마공정을 진행하여 상기 제 2 도전층이 상기 비아홀 영역 및 트렌치 배선 영역에만 잔존하게 함으로써 비아 접촉부 및 배선부를 각각 형성하는 단계를 포함하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 2 항에 있어서,상기 선택적 증착막은, 상기 제 1 및 제 2 도전층 상층 방향으로의 금속 확산을 방지하기 위한 확산 방지막으로 사용되는 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 2 항에 있어서,상기 선택적 증착막은, 상기 제 1 및 제 2 도전층 상층 방향으로의 금속 확산을 방지하기 위한 캡핑막으로 사용되는 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 2 항에 있어서,상기 선택적 증착막은, 주위의 다른 선택적 증착이 일어나는 곳과 단락이 일어나지 않는 한도 내에서 오버행(overhang)되게 증착되는 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 삭제
- 제 2 항에 있어서,상기 제 1 도전층은, 구리를 포함하는 하부 금속배선인 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 2 항에 있어서,상기 제 2 도전층은, 구리를 포함하는 상부 금속배선인 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 2 항에 있어서,상기 방법은,적어도 하나 이상의 층간 절연막을 적층하여 다층으로 이루어진 금속배선을 형성하는 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 9 항에 있어서,상기 층간 절연막은, 유전율이 3.0 이하인 저유전율 재료인 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 10 항에 있어서,상기 저유전율 재료는 FSG인 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
- 제 10 항에 있어서,상기 저유전율 재료는 SiO2인 것을 특징으로 하는 반도체 다마신 공정에서의 금속배선 형성 방법.
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