KR100853800B1 - 반도체 소자의 듀얼 다마신 패턴 형성방법 - Google Patents
반도체 소자의 듀얼 다마신 패턴 형성방법 Download PDFInfo
- Publication number
- KR100853800B1 KR100853800B1 KR1020070084927A KR20070084927A KR100853800B1 KR 100853800 B1 KR100853800 B1 KR 100853800B1 KR 1020070084927 A KR1020070084927 A KR 1020070084927A KR 20070084927 A KR20070084927 A KR 20070084927A KR 100853800 B1 KR100853800 B1 KR 100853800B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- photoresist pattern
- dual damascene
- semiconductor substrate
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 230000009977 dual effect Effects 0.000 title claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 52
- 239000010410 layer Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000010949 copper Substances 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 4
- 230000007261 regionalization Effects 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 33
- 238000000059 patterning Methods 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 13
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 특히 듀얼 다마신 패턴의 비아 홀과 배선 트랜치를 동시에 패터닝하는 방법에 있어서, 반도체 기판에 형성된 하부구조 위에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 위에 비아 홀 영역을 정의하는 제 1 포토레지스트 패턴을 형성하는 단계와, 상기 제 1 포토레지스트 패턴의 상부를 포함하는 상기 반도체 기판 전면에 저온 산화막층을 형성하는 단계와, 상기 저온 산화막층 위에 배선 트랜치 영역을 정의하는 제 2 포토레지스트 패턴을 형성하는 단계와, 상기 적층된 제 1 포토레지스트 패턴, 저온 산화막층 및 제 2 포토레지스트 패턴을 포함하는 반도체 기판의 전면에 대한 식각으로 상기 층간 절연막에 비아 홀과 배선 트랜치를 형성하는 단계를 포함하여 이루어짐으로써, 공정 복잡도를 단순화시킬 수 있다.
듀얼 다마신, 저온 산화막, 더블 패터닝
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 더욱 상세하게는 듀얼 다마신 패턴의 비아 홀과 배선 트랜치를 동시에 패터닝하여 공정 복잡도를 단순화하는 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적회로로 옮겨가면서 소자의 기하학적 형상이 서브-하프-마이크론(sub-halfmicron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다.
이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리(Cu) 박막은 알루미늄(Al)에 비해 녹는점이 높아 전기이동도(electro-migration : EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적회로에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 정전용량이 문제점으로 대두되고 있다. 기생정전용량이 크게 되면, RC 시간이 지연되고 사용 전력량이 증가하며 상호 간섭에 의한 잡음 등이 일어나 소자의 고속화에 장애가 된다. 따라서 층간 절연막의 재료로 다공성 산화물과 같이 유전 상수값이 3 이하인 저유전 상수값(low-k)을 갖는 절연물질이 사용되고 있다.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.
듀얼 다마신 공정은 0.13㎛ 이하 기술에서 다양한 방식으로 실시되고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트랜치 퍼스트(trench first) 및 자기 정렬(self aligned)의 네 가지로 요약할 수 있다.
CMOS 로직 소자의 스피드 증가는 주로 게이트 길 감소에 의한 게이트 지연시간(gate delay time)을 줄이는 것에 의존하여 왔으나, 소자의 고집적화로 BEOL(Back End Of Line) 금속화(metalization)에 의한 시정수(Resistance Capacitance : RC) 지연이 소자의 스피드를 좌우하게 되었다. 이러한 시정수 지연을 줄이기 위해, 상기에서 언급한 바와 같이, 저항이 낮은 구리와 같은 금속을 금속 배선 재료로 적용하고, 층간 절연막을 저유전 물질로 형성하며, 듀얼 다마신 공정을 적용하고 있다.
도 1a 내지 도 1e는 일반적인 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(도시 생략됨) 상에 제 1 절연막(100)과 제 1 도전층(102)을 형성한 후, 제 2 절연막(104)을 적층하고, 상기 결과물에 포토 공정을 위한 제 1 포토레지스트(106)를 도포한다. 이때, 제 2 절연막(104)으로는, 바람직하게는 FSG 또는 P-SiH4 옥사이드 등이 적용될 수 있다.
도 1b에서는 포토 공정을 통해 상기 도 1a의 결과물 상에 제 1 포토레지스트 패턴, 즉 비아 홀용 포토레지스트 패턴(106')을 형성하고, 이 비아 홀용 포토레지스트 패턴(106')을 마스크로 하여 제 2 절연막(104)을 1차 식각함으로써 비아 홀(108)을 형성한다.
이후, 도 1c에서는 상기 도 1b의 비아 홀용 포토레지스트 패턴(106)을 제거한 뒤 그 상부에 제 2 포토레지스트(도시 생략됨)를 도포하고, 상술한 도 1b에서와 마찬가지로 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패턴(110)을 형성한다. 그런 다음, 상기 제 2 포토레지스트 패턴(110)을 마스크로 하여 제 2 절연막(104)을 2차 식각함으로써 배선 트랜치(112)를 형성한다.
도 1d에서는 상기 도 1c의 결과물 상에 패터닝 되었던 제 2 포토레지스트 패턴(110)을 제거하고, 그 결과물 상에 제 2 도전층(114)을 적층하여 비아 홀(108) 및 배선 트랜치(112) 내부를 충진한다. 이때, 제 2 도전층(114)으로는, 상술한 바와 같이 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다.
끝으로, 도 1e에서는 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여, 적층되었던 제 2 도전층(114)이 비아 홀(108) 및 배선 트랜치(112)에만 남게 함으로써 비아 접촉부(116) 및 배선부(118)를 각각 형성한다.
이상과 같은 종래의 듀얼 다마신 공정에 따르면, 하나의 배선을 형성하기 위 해서 비아 홀 형성 공정 및 배선 형성 공정이 필요한데, 이들 공정에는 여러 번의 포토 공정 및 식각 공정이 수반된다는 단점이 있다. 즉, 도 1a 내지 도 1e의 설명에서 알 수 있듯이, 하나의 배선을 형성하는데 2번의 포토 공정과 2번의 식각 공정이 반드시 수반되며, 이러한 공정 수순은 전체 반도체 공정 플로우를 복잡하게 하여 제품 제조 단가를 높인다는 결과를 초래하게 된다.
뿐만 아니라, 도 1c에서와 같이 배선을 위한 포토/식각 공정시 비아 홀 부위를 보호하기 위해 레지스트로 채우는 등 추가적인 복잡한 공정이 필요하게 되므로 공정 불량 발생 확률이 그만큼 커지게 된다는 문제가 발생한다.
따라서 본 발명의 목적은 반도체 소자의 듀얼 다마신 패턴 형성방법에 있어서, 비아 홀과 배선 트랜치의 패터닝을 위해 두 번의 포토레지스터 패터닝과 두 번의 식각 공정 등을 행함에서 비롯되는 공정의 복잡성을 줄일 수 있는 방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법의 일 특징은 반도체 기판에 형성된 하부구조 위에 층간 절연막을 형성하는 단계; 상기 층간 절연막 위에 비아 홀 영역을 정의하는 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴의 상부를 포함하는 상기 반도체 기판 전면에 저온 산화막층을 형성하는 단계; 상기 저온 산화막층 위에 배선 트랜치 영역을 정의하는 제 2 포토레지스트 패턴을 형성하는 단계; 및 상기 적층된 제 1 포토레지스트 패턴, 저온 산화막층 및 제 2 포토레지스트 패턴을 포함하는 반도체 기판의 전면에 대한 식각으로 상기 층간 절연막에 비아 홀과 배선 트랜치를 형성하는 단계; 를 포함하여 이루어지는 것이다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법은 상부 포토레지스트와 하부 포토레지스트의 더블 패터닝을 가능하게 하고 그로 인해 한 번의 식각공정으로 듀얼 다마신 패턴의 비아 홀과 배선 트랜치를 동시에 형성하여 공정 복잡도를 단순화하는 효과가 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 나타내는 단면도로서, 비아 홀과 배선 트랜치의 형성과정을 순서대로 도시하고 있다.
도 2a를 참조하면, 반도체 기판(도시 생략됨) 상에 제 1 절연막(200)과 제 1 도전층(202)을 형성한 후, 제 2 절연막(204)을 적층하고, 상기 결과물에 포토 공정을 위한 제 1 포토레지스트 패턴(206)을 형성한다. 이때, 제 2 절연막(204)으로는, 바람직하게는 FSG 또는 P-SiH4 옥사이드 등이 적용될 수 있다.
여기서 듀얼 다마신 패턴의 비아 홀 영역은 상기 제 1 포토레지스트 패턴(206)을 통해 정의되게 된다. 즉, 추후 제 2 절연막(204) 중 상기 제 1 포토레지스트 패턴(206)에 의해 마스킹되지 않은 영역에 비아 홀이 형성되는 것이다.
이어, 도 2b를 참조하면, 상기 제 1 포토레지스트 패턴(206)의 상부를 포함하는 상기 반도체 기판 전면에 저온 산화막층(208 ; Low Temperature Oxide Layer)을 증착한다.
저온 산화막(Low Temperature Oxide ; LTO)의 경우 포토레지스트 위에도 증착이 가능한 특징이 있다. 따라서 그동안 포토레지스트의 더블 패터닝(double patterning)을 하는데 있어서 한계가 있던 것을 저온 산화막층(208)을 사용하여 극복할 수 있다.
즉, 1차로 비아 홀이 형성될 영역을 정의하는 제 1 포토레지스트 패턴(206)을 형성하고 저온 산화막층(208)을 증착한 후 그 상부에 2차로 배선 트랜치가 형성될 영역을 정의하는 제 2 포토레지스트 패턴(210)을 형성하는 경우, 제 2 포토레지스트 패턴(210)을 하부의 제 1 포토레지스트 패턴(206)에 영향을 주지 않고 무리 없이 형성할 수 있다.
결국 저온 산화막층(208)은 포토레지스트 위에 증착 가능한 성질이 있으므로, 하부 포토레지스트에 대한 보호층 역할을 하는 것이다.
또한, 저온 산화막층(208)의 증착비율은 미세 홀의 측벽이나 하부에서 매우 낮으므로 쉬운 이해를 돕기 위해 도 2b에서는 비아 홀의 하부와 측벽에는 거의 증 착되지 않은 것으로 과장하여 나타내었다.
이어, 도 2c를 참조하면, 상기 저온 산화막층(208) 위에 배선 트랜치 영역을 정의하는 제 2 포토레지스트 패턴(210)을 형성한다.
이어, 도 2d를 참조하면, 상기 적층된 제 1 포토레지스트 패턴(206), 저온 산화막층(208) 및 제 2 포토레지스트 패턴(210)을 포함하는 반도체 기판의 전면에 대한 식각으로 상기 제 2 절연막(204)에 비아 홀과 배선 트랜치를 형성한다.
여기서, 상기 식각은 반응성 이온 식각(Reactive Ion Etching ;RIE)일 수 있다.
상기 반도체 기판의 전면에 대한 식각으로 제 2 절연막(204)에 비아 홀과 배선 트랜치가 형성되고 동시에 제 1 포토레지스트 패턴(206), 저온 산화막층(208) 및 제 2 포토레지스트 패턴(210)도 점점 제거되게 된다.
따라서 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법은 제 1 포토레지스트 패턴(206)과 제 2 포토레지스트 패턴(210)의 더블 패터닝이 가능함으로 인해 한 번의 식각공정으로 듀얼 다마신 패턴의 비아 홀과 배선 트랜치를 동시에 형성하여 공정 복잡도를 단순화하는 효과가 생긴다. 또한 이런 공정의 단순화로 공정 시간도 크게 단축할 수 있게 된다.
그리고 목적하는 패턴인 비아 홀과 배선 트랜치의 형성이 완성되었을 때, 제 2 절연막(204) 상부의 배선 트랜치 영역 이외의 영역에는 식각으로 제거되다 남은 제 1 포토레지스트 패턴의 잔여물(206a)이 남게 된다.
이어, 도 2e를 참조하면, 상기 반도체 기판의 전면에 대한 식각 후 남은 제 1 포토레지스트 패턴의 잔여물(206a)을 제거하고 상기 비아 홀과 배선 트랜치가 형성된 제 2 절연막(204) 전면에 제 2 도전층(212)을 형성한 후 평탄화하는 단계를 거쳐 듀얼 다마신 패턴을 완성한다. 여기서, 상기 제 2 도전층(212)은 구리(Cu)일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
도 1a 내지 도 1e는 일반적인 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 나타내는 단면도
*도면의 주요 부분에 대한 부호의 설명
200 : 제 1 절연막 202 : 제 1 도전층
204 : 제 2 절연막 206 : 제 1 포토레지스트 패턴
206a : 제 1 포토레지스트 패턴의 잔여물
208 : 저온 산화막층 210 : 제 2 포토레지스트 패턴
212 : 제 2 도전층
Claims (5)
- 반도체 기판에 형성된 하부구조 위에 층간 절연막을 형성하는 단계;상기 층간 절연막 위에 비아 홀 영역을 정의하는 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴의 상부를 포함하는 상기 반도체 기판 전면에 저온 산화막층을 형성하는 단계;상기 저온 산화막층 위에 배선 트랜치 영역을 정의하는 제 2 포토레지스트 패턴을 형성하는 단계; 및상기 적층된 제 1 포토레지스트 패턴, 저온 산화막층 및 제 2 포토레지스트 패턴을 포함하는 반도체 기판의 전면에 대한 식각으로 상기 층간 절연막에 비아 홀과 배선 트랜치를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 층간 절연막에 비아 홀과 배선 트랜치를 형성하는 단계 이후에,상기 반도체 기판의 전면에 대한 식각 후 남은 상기 제 1 포토레지스트 패턴을 제거하고 상기 비아 홀과 배선 트랜치가 형성된 상기 층간 절연막 전면에 도전층을 형성한 후 평탄화하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반 도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 반도체 기판 전면에 대한 식각은 반응성 이온 식각(RIE)인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 반도체 기판에 형성된 하부구조는 하부 절연막과 하부 도전층의 적층구조인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 2 항에 있어서,상기 도전층은 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070084927A KR100853800B1 (ko) | 2007-08-23 | 2007-08-23 | 반도체 소자의 듀얼 다마신 패턴 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070084927A KR100853800B1 (ko) | 2007-08-23 | 2007-08-23 | 반도체 소자의 듀얼 다마신 패턴 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100853800B1 true KR100853800B1 (ko) | 2008-08-25 |
Family
ID=39878476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070084927A KR100853800B1 (ko) | 2007-08-23 | 2007-08-23 | 반도체 소자의 듀얼 다마신 패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100853800B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI731122B (zh) * | 2017-04-10 | 2021-06-21 | 台灣積體電路製造股份有限公司 | 半導體裝置之形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060113276A (ko) | 2005-04-30 | 2006-11-02 | 매그나칩 반도체 유한회사 | 듀얼 다마신 공정을 이용한 비아홀 형성방법 |
| JP2007000981A (ja) * | 2005-06-24 | 2007-01-11 | Konica Minolta Photo Imaging Inc | 広幅ウエブ用断裁装置、広幅ウエブ断裁方法 |
-
2007
- 2007-08-23 KR KR1020070084927A patent/KR100853800B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060113276A (ko) | 2005-04-30 | 2006-11-02 | 매그나칩 반도체 유한회사 | 듀얼 다마신 공정을 이용한 비아홀 형성방법 |
| JP2007000981A (ja) * | 2005-06-24 | 2007-01-11 | Konica Minolta Photo Imaging Inc | 広幅ウエブ用断裁装置、広幅ウエブ断裁方法 |
Non-Patent Citations (1)
| Title |
|---|
| 공개공보 1998-11853 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI731122B (zh) * | 2017-04-10 | 2021-06-21 | 台灣積體電路製造股份有限公司 | 半導體裝置之形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100413828B1 (ko) | 반도체 장치 및 그 형성방법 | |
| JPH11186391A (ja) | 半導体装置およびその製造方法 | |
| KR100853800B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100772250B1 (ko) | 반도체 다마신 공정에서의 금속배선 형성 방법 | |
| KR100664807B1 (ko) | 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 | |
| KR100909177B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| KR20000013571A (ko) | 반도체소자의 다층 배선 형성방법 | |
| KR100835423B1 (ko) | 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 | |
| KR20050071027A (ko) | 반도체 소자의 듀얼 다마신 배선 형성 방법 | |
| KR20080061168A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100702802B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100678003B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| KR100955838B1 (ko) | 반도체 소자 및 그 배선 제조 방법 | |
| KR20070013894A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100628220B1 (ko) | 반도체 소자의 콘택 제조방법 | |
| KR100503381B1 (ko) | 반도체 소자의 금속 배선과 그 형성 방법 | |
| KR100557612B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR100678008B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100723253B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| KR100714026B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100393968B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| KR100967199B1 (ko) | 반도체 소자 금속 배선 및 그의 제조 방법 | |
| KR100414732B1 (ko) | 금속배선 형성 방법 | |
| KR100735479B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| KR101138063B1 (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20120726 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |