KR100714026B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100714026B1
KR100714026B1 KR1020000084734A KR20000084734A KR100714026B1 KR 100714026 B1 KR100714026 B1 KR 100714026B1 KR 1020000084734 A KR1020000084734 A KR 1020000084734A KR 20000084734 A KR20000084734 A KR 20000084734A KR 100714026 B1 KR100714026 B1 KR 100714026B1
Authority
KR
South Korea
Prior art keywords
insulating film
wiring
metal wiring
plug
metal
Prior art date
Application number
KR1020000084734A
Other languages
English (en)
Other versions
KR20020055310A (ko
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000084734A priority Critical patent/KR100714026B1/ko
Publication of KR20020055310A publication Critical patent/KR20020055310A/ko
Application granted granted Critical
Publication of KR100714026B1 publication Critical patent/KR100714026B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 다층 구조의 금속 배선 형성 공정에서 하부 금속 배선을 형성한 후에 하부 금속 배선 상에 플러그 배선을 형성하고, 제 1 절연막, 에치 배리어 절연막 및 제 2 절연막을 순차적으로 형성하고, 플러그 배선 윗부분의 에치 배리어 절연막이 노출될 때까지 화학적 기계적 연마 공정으로 제 2 절연막을 연마하고, 상부 금속 배선용 트랜치 패턴을 형성하되, 플러그 배선 부분에는 에치 배리어 절연막 및 제 1 절연막을 제거하여 플러그 배선이 노출되도록 하고, 그 이외의 부분에는 제 2 절연막을 제거하여 에치 배리어 절연막이 노출되도록 하고, 이와 같이 형성된 트랜치 패턴에 금속을 채워 플러그 배선을 통해 하부 금속 배선과 연결되면서 다양한 역할이 가능한 상부 금속 배선을 형성하는 반도체 소자의 금속 배선 형성 방법에 관하여 기술된다.
금속 배선, 플러그 배선

Description

반도체 소자의 금속 배선 형성 방법{Method of manufacturing a metal wiring in a semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 층간 절연막
13: 하부 금속 배선 14: 배리어 금속층
15: 플러그 배선 16: 제 1 절연막
17: 에치 배리어 절연막 18: 제 2 절연막
19: 트랜치 패턴 20: 상부 금속 배선
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다층 구조의 금속 배선 형성 공정에서 비아홀 콘택 공정 없이 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하면서 다양한 역할이 가능한 상부 금속 배선을 효과적으로 형성할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어 감에 따라 금속 배선의 폭은 좁아지고, 다층 구조를 이루고, 하부 금속 배선과 상부 금속 배선을 전기적으로 연결시켜주기 위한 비아 콘택홀의 크기 역시 작아지고 있는 추세이다. 금속 배선의 재료로 알루미늄, 텅스텐, 구리 등 여러 종류의 금속을 사용하고 있다. 특히, 금속 배선의 폭이 좁아지므로 인해 발생되는 저항의 증가를 방지하기 위해 전기 전도도가 우수한 대체 물질에 대한 연구가 진행되고 있는데, 전기 비저항이 낮고 EM(electromigration) 특성 및 SM(stressmigration) 특성이 우수한 구리 배선에 대한 연구가 크게 부각되고 있다. 하지만 구리 박막은 현재까지 반도체 소자의 금속 배선으로 사용하고 있는 알루미늄이나 텅스텐 박막과는 달리 건식 식각 공정으로 양호한 패턴을 얻기 어려운 문제가 있고, 이를 해결하기 위해 다마신 공정 기법이 사용되고 있다. 다마신 공정 기법을 사용하여 비아 콘택홀 및 트랜치로 이루어진 다마신 패턴을 형성하고, 이 패턴을 매립하여 금속 배선을 형성하고 있으나, 반도체 소자가 고집적화되어 감에 따라 비아 콘택홀의 애스팩트 비(aspect ratio)가 증가되어 매립이 점점 어려워지고 있다.
따라서, 본 발명은 다층 구조의 금속 배선 형성 공정에서 비아홀 콘택 공정 없이 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하면서 다양한 역할이 가능한 상부 금속 배선을 효과적으로 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
본 발명의 금속 배선 형성 방법은 층간 절연막에 하부 금속 배선이 형성된 기판이 제공되는 단계; 상기 하부 금속 배선상에 플러그 배선을 형성하는 단계; 상기 플러그 배선을 포함한 전체 구조상에 제 1 절연막, 에치 배리어 절연막 및 제 2 절연막을 순차적으로 형성하는 단계; 상기 플러그 배선 윗부분의 에치 배리어 절연막이 노출될 때까지 화학적 기계적 연마 공정을 실시하는 단계; 상부 금속 배선용 트랜치 패턴을 형성하되, 상기 플러그 배선 부분에는 상기 에치 배리어 절연막 및 제 1 절연막을 제거하여 플러그 배선이 노출되도록 하고, 그 이외의 부분에는 상기 제 2 절연막을 제거하여 에치 배리어 절연막이 노출되도록 하는 단계; 및 상기 트랜치 패턴에 금속을 채워 상부 금속 배선을 형성하는 단계를 포함하여 이루어진다.
상기에서, 플러그 배선은 TiN, WN, TaN, TiW, CrN, Al, AlCu 중 어느 하나를 사용하여 5000 내지 20000Å의 높이를 갖는 기둥형태로 형성하고, 제 1 및 제 2 절연막은 BPSG, PSG, BSG, SOG, SiOF, HSQ, HOSP, Flare, PTFE, BCB 중 어느 하나로 형성하며, 에치 배리어 절연막은 SiN, Al2O3, SiON, 플라즈마 질화막 중 어느 하나를 이용하여 500 내지 3000Å의 두께로 형성한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11)상에 층간 절연막(12)을 형성한다. 층간 절연막(12)에 하부 금속 배선(13)을 형성한다. 하부 금속 배선(13) 상에 배리어 금속층(14) 및 플러그 배선(15)을 형성한다.
상기에서, 층간 절연막(12)은 BPSG, SOG, TEOS, 플라즈마 산화막 (PEOXIDE), HSQ, HOSP, Flare, PTFE, BCB 등으로 형성한다. HSQ, HOSP, Flare, PTFE, BCB는 저유전 특성을 갖는다. 하부 금속 배선(13)은 알류미늄, 텅스텐, 폴리실리콘, 금속 폴리사이드 등으로 형성한다. 배리어 금속층(14)은 TiN, WN, TaN, TiW, Ti, Ta 등의 단독 또는 혼용된 재료를 사용하여 200 내지 1000Å의 두께로 형성하며, 플러그 배선(15)은 TiN, WN, TaN, TiW, CrN, Al, AlCu 등의 재료를 사용하여 5000 내지 20000Å의 높이를 갖는 기둥형태로 형성된다.
도 1b를 참조하면, 플러그 배선(15)을 포함한 전체 구조상에 제 1 절연막(16), 에치 배리어 절연막(17) 및 제 2 절연막(18)을 순차적으로 형성한 후, 플러그 배선(15) 윗부분의 에치 배리어 절연막(17)이 노출될 때까지 화학적 기계적 연마 공정으로 제 2 절연막(18)을 연마한다.
상기에서, 제 2 절연막(18)은 플러그 배선(15)에 의해 생긴 단차로 인해 연 마 공정후 플러그 배선(15) 주변의 단차가 낮은 지역에 남게된다. 제 1 및 제 2 절연막(16 및 18)은 BPSG, PSG, BSG, SOG, SiOF, HSQ, HOSP, Flare, PTFE, BCB 등으로 형성한다. HSQ, HOSP, Flare, PTFE, BCB는 저유전 특성을 갖는다. 에치 배리어 절연막(17)은 SiN, Al2O3, SiON, 플라즈마 질화막(PENITRIDE) 등의 재료를 이용하여 500 내지 3000Å의 두께로 형성한다.
도 1c를 참조하면, 금속 배선 마스크를 사용한 식각 공정으로 상부 금속 배선용 트랜치 패턴(19)을 형성한다. 트랜치 패턴(19)은 플러그 배선(15) 부분에는 에치 배리어 절연막(17) 및 제 1 절연막(16)을 제거하여 플러그 배선(15)이 노출되도록 하고, 그 이외의 부분에는 제 2 절연막(18)을 제거하여 에치 배리어 절연막(17)이 노출되도록 하여 형성된다.
도 1d를 참조하면, 트랜치 패턴(19)에 금속을 채워 플러그 배선(15)을 통해 하부 금속 배선(13)과 연결되면서 다양한 역할이 가능한 상부 금속 배선(20)을 형성한다.
상기에서, 상부 금속 배선(20)은 알루미늄, 텅스텐, 구리, 금, 은, 백금 등과 같이 현재 반도체 소자의 금속 배선 재료로 사용되는 모든 금속으로 형성한다.
상술한 바와 같이, 본 발명은 다층 구조의 금속 배선 형성 공정에서 비아홀 콘택 공정 없이 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하면서 다양한 역할이 가능한 상부 금속 배선을 효과적으로 형성할 수 있다.

Claims (8)

  1. 층간 절연막에 하부 금속 배선이 형성된 기판이 제공되는 단계;
    상기 하부 금속 배선상에 플러그 배선을 형성하는 단계;
    상기 플러그 배선을 포함한 전체 구조상에 제 1 절연막, 에치 배리어 절연막 및 제 2 절연막을 순차적으로 형성하는 단계;
    상기 플러그 배선 윗부분의 에치 배리어 절연막이 노출될 때까지 화학적 기계적 연마 공정을 실시하는 단계;
    상부 금속 배선용 트랜치 패턴을 형성하되, 상기 플러그 배선 부분에는 상기 에치 배리어 절연막 및 제 1 절연막을 제거하여 플러그 배선이 노출되도록 하고, 그 이외의 부분에는 상기 제 2 절연막을 제거하여 에치 배리어 절연막이 노출되도록 하는 단계; 및
    상기 트랜치 패턴에 금속을 채워 상부 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 금속 배선은 알류미늄, 텅스텐, 폴리실리콘, 금속 폴리사이드중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 하부 금속 배선과 상기 플러그 배선 사이에 배리어 금속층을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 배리어 금속층은 TiN, WN, TaN, TiW, Ti, Ta 중 적어도 어느 하나를 사용하여 200 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 플러그 배선은 TiN, WN, TaN, TiW, CrN, Al, AlCu 중 어느 하나를 사용하여 5000 내지 20000Å의 높이를 갖는 기둥형태로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연막은 BPSG, PSG, BSG, SOG, SiOF, HSQ, HOSP, Flare, PTFE, BCB 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 에치 배리어 절연막은 SiN, Al2O3, SiON, 플라즈마 질화막 중 어느 하나를 이용하여 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 상부 금속 배선은 알루미늄, 텅스텐, 구리, 금, 은, 백금중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1020000084734A 2000-12-28 2000-12-28 반도체 소자의 금속 배선 형성 방법 KR100714026B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000084734A KR100714026B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000084734A KR100714026B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20020055310A KR20020055310A (ko) 2002-07-08
KR100714026B1 true KR100714026B1 (ko) 2007-05-04

Family

ID=27688062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000084734A KR100714026B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100714026B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026632A (ko) * 1994-12-28 1996-07-22 김주용 반도체 소자의 다층금속배선 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026632A (ko) * 1994-12-28 1996-07-22 김주용 반도체 소자의 다층금속배선 형성방법

Also Published As

Publication number Publication date
KR20020055310A (ko) 2002-07-08

Similar Documents

Publication Publication Date Title
US5935868A (en) Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
KR100774601B1 (ko) 유전체 배리어 막을 이용한 다마신 공정
US7598616B2 (en) Interconnect structure
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US20060205204A1 (en) Method of making a semiconductor interconnect with a metal cap
US7488643B2 (en) MIM capacitor and method of making same
US20040232552A1 (en) Air gap dual damascene process and structure
US5960316A (en) Method to fabricate unlanded vias with a low dielectric constant material as an intraline dielectric
US6603206B2 (en) Slot via filled dual damascene interconnect structure without middle etch stop layer
KR100860133B1 (ko) 이온 주입에 의한 측벽 밀도의 국부적 증가
US8129842B2 (en) Enhanced interconnect structure
US6638849B2 (en) Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
US6383919B1 (en) Method of making a dual damascene structure without middle stop layer
US20050112957A1 (en) Partial inter-locking metal contact structure for semiconductor devices and method of manufacture
US6429116B1 (en) Method of fabricating a slot dual damascene structure without middle stop layer
KR100703559B1 (ko) 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법
US20020127849A1 (en) Method of manufacturing dual damascene structure
KR100552815B1 (ko) 반도체 소자의 듀얼 다마신 배선 형성 방법
KR100714026B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20040086120A (ko) 배선과 커패시터를 구비한 반도체장치 및 그 제조방법
US6365505B1 (en) Method of making a slot via filled dual damascene structure with middle stop layer
US6462416B1 (en) Gradated barrier layer in integrated circuit interconnects
US6444573B1 (en) Method of making a slot via filled dual damascene structure with a middle stop layer
KR100368320B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6750544B1 (en) Metallization system for use in a semiconductor component

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee