KR100393968B1 - 반도체 소자의 이중 다마신 형성방법 - Google Patents
반도체 소자의 이중 다마신 형성방법 Download PDFInfo
- Publication number
- KR100393968B1 KR100393968B1 KR10-2000-0085292A KR20000085292A KR100393968B1 KR 100393968 B1 KR100393968 B1 KR 100393968B1 KR 20000085292 A KR20000085292 A KR 20000085292A KR 100393968 B1 KR100393968 B1 KR 100393968B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- region
- hard mask
- insulating film
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000009977 dual effect Effects 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims abstract description 79
- 239000011229 interlayer Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 239000010949 copper Substances 0.000 description 6
- 238000011161 development Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 다층 배선을 형성하는데 적당한 반도체 소자의 이중 다마신 형성방법에 관한 것으로서, 반도체 기판상에 확산 방지막 및 층간 절연막을 차례로 형성하는 단계와, 상기 층간 절연막에 제 1 영역을 정의하고 상기 제 1 영역을 제외한 층간 절연막을 소정두께 만큼 제거하는 단계와, 상기 층간 절연막에 상기 제 1 영역을 포함하고 제 1 영역보다 넓게 제 2 영역을 정의하고 상기 제 2 영역을 제외한 층간 절연막을 소정두께 만큼 제거하는 단계와, 상기 반도체 기판의 전면에 하드 마스크층을 형성하는 단계와, 상기 제 1 영역의 층간 절연막 표면이 노출되도록 상기 하드 마스크층을 선택적으로 제거하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 노출된 제 1 영역의 층간 절연막을 선택적으로 제거하는 단계와, 상기 제 2 영역의 층간 절연막 표면이 노출되도록 상기 하드 마스크층을 선택적으로 제거하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 노출된 제 2 영역의 층간 절연막 및 제 1 영역의 층간 절연막을 선택적으로 제거하여 콘택홀 및 트랜치를 동시에 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 다층 배선을 형성하는데 적당한 반도체 소자의 이중 다마신(dual damascene) 형성방법에 관한 것이다.
일반적으로 집적 회로의 집적도의 증가는 상호 연결(interconnection)을 형성하기 위한 칩의 표면 부족의 원인이 된다.
소자의 크기가 감소함에 따라, 더 많은 배선(wiring lines) 요구를 충족시키기 위해서, 다층 상호 연결 디자인이 IC 공정에 요구된다.
다층 상호 연결은 3차원 배선 구조이다. 다층 상호 연결 구조를 형성하기 위해서, 반도체 기판 상의 MOS(Metal Oxide Semiconductor) 트랜지스터의 소오스/드레인 영역에 연결되는 제 1 금속 배선이 먼저 형성되고, 다음 상기 제 1 금속 배선과 연결되는 제 2 금속 배선이 형성된다. 금속 배선들은 금속 내지 폴리 실리콘 등의 도전 물질로 형성된다. 필요하다면, 두 층 이상의 금속 배선들이 형성된다.
그러나, 딥 서브 마이크론 이하의 크기를 갖는 IC 소자에 있어서, 종래 이중 다마신 기술은 만족스럽지 못하다. 예를 들어, 종래 콘택 플러그 형성을 위한 필링 물질인 구리(copper)는 에치 백 공정 동안 식각 하기가 어렵고, 또한 적절한 식각 용액(etchant)을 선택하기 어렵다.
더구나 플러그 내에 금속 증착 공정을 수행하는 동안 또는 금속 배선 사이에 절연층을 증착 하는 동안, 스텝 커버리지의 불량(poor step coverage)은 보이드(void) 형성 및 불순물 트랩핑(trapping)의 원인이 된다.
따라서, IC 소자의 축소에 따른 결함을 피하고, 또한 평탄한 절연층 표면을 형성하는 종래의 이중 다마신 기술이 제안되었다.
가장 일반적으로 사용되는 이중 다마신 기술은 패터닝 동안 CMP(chemical mechanical polishing) 사용을 포함한다. 상기 CMP는 알루미늄, 구리, 그리고 알루미늄 합금과 같이 배선 금속의 폭 넓은 선택을 제공하고, 따라서 낮은 저항 및 낮은 전기적 이동(electro migration) 요구를 충족시키게 된다. 결과적으로, 상기 기술은 일반적으로 0.25㎛ 이하의 VLSI를 위한 공정에서 사용된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 이중 다마신 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 금속배선(도시되지 않음)이 형성된 반도체 기판(11)의 전면에 확산 장비막(12)을 형성하고, 상기 확산 방지막(12)상에 층간 절연막(12)을 형성한다.
이어, 상기 층간 절연막(13)상에 제 1 감광막(14)을 도포한 후, 노광 및 현상공정으로 제 1 감광막(14)을 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 감광막(14)을 마스크로 이용하여 상기 확산 방지막(12)의 표면이 소정부분 노출되도록 상기 층간 절연막(13)을 선택적으로 제거하여 콘택홀(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 감광막(14)을 제거하고, 상기 반도체 기판(11)의 전면에 제 2 감광막(16)을 도포한 후, 노광 및 현상공정으로 제 2 감광막(16)을 패터닝하여 상기 콘택홀(15)보다 넓은 폭을 갖는 트랜치 영역을 정의한다.
이어, 상기 패터닝된 제 2 감광막(16)을 마스크로 이용하여 상기 층간 절연막(13)을 선택적으로 제거하여 소정 깊이를 갖는 트랜치(17)를 형성한다.
이때 상기 콘택홀(15)의 저면에 노출된 확산 방지막(12)이 제거되어 상기 반도체 기판(11)상에 형성된 금속배선의 표면이 노출된다.
도 1c에 도시한 바와 같이, 상기 제 2 감광막(16)을 제거하고, 상기 콘택홀(15) 및 트랜치(17)를 포함한 반도체 기판(11)의 전면에 금속막을 증착한다.
이어, 상기 층간 절연막(13)의 상부 표면을 앤드 포인트로 하여 상기 금속막의 전면에 CMP 공정을 실시하여 상기 트랜치(17) 및 콘택홀(15)의 내부에 금속 배선(18)을 형성한다.
도 2a 내지 도 2c는 종래의 다른 실시예에 의한 반도체 소자의 이중 다마신 성방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 금속 배선(도시되지 않음)이 형성된 반도체 기판(21)의 전면에 확산 방지막(22)을 형성하고, 상기 확산 방지막(22)상에 제 1 층간 절연막(23)을 형성한다.
이어, 상기 제 1 층간 절연막(23)상에 식각 방지막(24)을 형성하고, 상기 식각 방지막(24)상에 제 2 층간 절연막(25)을 형성한다.
그리고 상기 제 2 층간 절연막(25)상에 제 1 감광막(26)을 도포한 후, 노광 및 현상공정으로 제 1 감광막(26)을 패터닝하여 트랜치 영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(26)을 마스크로 이용하여 상기 식각 방지막(24)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(25)을 선택적으로 제거하여 트랜치(27)를 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1 감광막(26)을 제거하고, 상기 반도체 기판(211)의 전면에 제 2 감광막(28)을 도포한 후, 노광 및 현상공정으로 제 2 감광막(28)을 패터닝하여 상기 트랜치(27)보다 좁은 폭을 갖는 콘택 영역을 정의한다.
이어, 상기 패터닝된 제 2 감광막(28)을 마스크로 이용하여 상기 식각 방지막(24), 제 1 층간 절연막(23), 확산 방지막(22)을 선택적으로 제거하여 콘택홀(29)을 형성한다.
이후 공정은 도면에 도시하지 않았지만, 제 2 감광막(28)을 제거하고, 전면에 금속막을 증착한 후 CMP 공정을 실시하여 상기 트랜치(26) 및 콘택홀(29)의 내부에 금속 배선을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 이중 다마신 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 콘택홀을 형성한 후에 트랜치를 형성하는 경우에는, 딥 콘택홀을 형성해야 하기 때문에 감광막의 두께가 두껍거나 식각 과정에서 사용된 플라즈마의 감광막에 대한 식각 선택비가 커야 한다.
그리고 감광막에 대해 트랜치를 형성할 때 콘택홀의 내부에 감광막의 잔여물을 완전히 제거하기가 어렵다.
둘째, 트랜치를 형성한 후 콘택홀을 형성하는 경우에는, 콘택홀의 크기를 정확하게 조절하기 어렵다.
그리고 제 1 층간 절연막 + 식각 방지막 + 제 2 층간 절연막 구조를 갖게 되어 전체의 유전 상수(dielectric constant)가 증가하여 RC 지연에 따른 소자의 동작 속도가 저하한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 다층 배선시 RC 지연을 방지함과 동시에 공정을 용아하게 하도록 한 반도체 소자의 이중 다마신 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 종래의 다른 실시예에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도 3a 내지 도 3h는 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 확산 방지막
33 : 층간 절연막 34 : 제 1 감광막
35 : 제 2 감광막 36 : 하드 마스크층
37 : 콘택홀 38 : 트랜치
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 이중 다마신 형성방법은 반도체 기판상에 확산 방지막 및 층간 절연막을 차례로 형성하는 단계와, 상기 층간 절연막에 제 1 영역을 정의하고 상기 제 1 영역을 제외한 층간 절연막을 소정두께 만큼 제거하는 단계와, 상기 층간 절연막에 상기 제 1 영역을 포함하고 제 1 영역보다 넓게 제 2 영역을 정의하고 상기 제 2 영역을 제외한 층간 절연막을 소정두께 만큼 제거하는 단계와, 상기 반도체 기판의 전면에 하드 마스크층을 형성하는 단계와, 상기 제 1 영역의 층간 절연막 표면이 노출되도록 상기 하드 마스크층을 선택적으로 제거하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 노출된 제 1 영역의 층간 절연막을 선택적으로 제거하는 단계와, 상기 제 2 영역의 층간 절연막 표면이 노출되도록 상기 하드 마스크층을 선택적으로 제거하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 노출된 제 2 영역의 층간 절연막및 제 1 영역의 층간 절연막을 선택적으로 제거하여 콘택홀 및 트랜치를 동시에 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 금속 배선(도시되지 않음)이 형성된 반도체 기판(31)의 전면에 확산 방지막(32)을 형성하고, 상기 확산 방지막(32)상에 층간 절연막(33)을 형성한다.
이어, 상기 층간 절연막(33)상에 제 1 감광막(34)을 도포한 후, 노광 및 현상공정으로 제 1 감광막(34)을 패터닝하여 콘택 영역(즉, 비아 홀 영역)을 정의한다.
그리고 상기 패터닝된 제 1 감광막(34)을 마스크로 이용하여 상기 노출된 층간 절연막(33)의 표면이 오목한 형태(예를 들면 "凸" 형태)를 갖는 표면으로부터 소정두께 만큼 선택적으로 제거한다.
여기서 상기 층간 절연막(33)을 선택적으로 제거할 때 "CxFy + ClHmFn"를 주 식각가스로 하여 O2, N2또는 Ar 등의 기체를 소정량 만큼 첨가하여 식각을 진행한다.
도 3b에 도시한 바와 같이, 상기 제 1 감광막(34)을 제거하고, 상기 오목한형태를 갖는 층간 절연막(33)상에 제 2 감광막(35)을 도포한 후, 노광 및 현상공정으로 상기 제 2 감광막(35)을 패터닝하여 트랜치 영역(즉 금속 배선을 형성하기 위한 영역)을 정의한다.
이어, 상기 패터닝된 제 2 감광막(35)을 마스크로 이용하여 상기 층간 절연막(33)을 선택적으로 제거하여 상기 층간 절연막(33)의 표면이 2단 단차를 갖도록 형성한다.
즉, 상기 층간 절연막(33)중 콘택 영역은 트랜치 영역보다 높게 형성되며 트랜치 영역은 다른 표면보다 더 높게 형성된 구조를 갖는다.
도 3c에 도시한 바와 같이, 상기 제 2 감광막(35)을 제거하고, 상기 2단 단차를 갖는 층간 절연막(33)을 포함한 반도체 기판(31)의 전면에 CVD(Chemical Vapor Deposition) 방식으로 하드 마스크층(36)을 형성한다.
여기서 상기 하드 마스크층(36)은 Ti/TiN/W 또는 Ti/TiN/Cu 또는 Ta/TaN/Cu 등을 사용할 수 있다.
도 3d에 도시된 바와 같이, 상기 하드 마스크층(36)의 전면에 블랭키 에치(blanket etch) 또는 CMP 공정을 실시하여 상기 층간 절연막(33)의 콘택 영역을 노출시킨다.
한편, 상기 하드 마스크층(36)의 물질로 Ti/TiN/W를 사용할 경우에는 W를 잘 식각시키는 SF6플라즈마와 Ti/TiN를 잘 식각하는 Cl2+ BCl3플라즈마를 이용하고, Ti/TiN/Cu 또는 Ta/TaN/Cu를 사용할 경우에는 CMP 공정을 이용하면 좋다.
도 3e에 도시한 바와 같이, 상기 하드 마스크층(36)을 마스크로 이용하여 상기 노출된 층간 절연막(33)을 선택적으로 제거한다.
여기서 상기 층간 절연막(33)을 선택적으로 제거할 때 "CxFy + ClHmFn"를 주 식각가스로 하여 O2, N2또는 Ar 등의 기체를 소정량 만큼 첨가하여 식각을 진행한다.
도 3f에 도시한 바와 같이, 상기 하드 마스크층(36)의 전면에 블랭킷 에치 또는 CMP 공정을 실시하여 상기 층간 절연막(33)의 트랜치 영역을 노출시킨다.
도 3g에 도시한 바와 같이, 상기 하드 마스크층(36)을 마스크로 이용하여 상기 층간 절연막(33)을 선택적으로 제거하여 콘택홀(37) 및 트랜치(38)를 동시에 형성한다.
도 3h에 도시한 바와 같이, 상기 하드 마스크층(36)을 블랭킷 에치 또는 CMP 공정을 이용하여 제거한다.
그리고 이후 공정은 도면에 도시하지 않았지만 상기 콘택홀(37) 및 트랜치(38)를 포함한 전면에 금속막을 증착한 후 에치 백 또는 CMP 공정을 실시하여 금속배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 이중 다마신 형성방법은 다음과 같은 효과가 있다.
첫째, 콘택홀 및 트랜치를 형성할 때 종래 방식에 비하여 감광막의 두께를크게 낮출 수 있어 미세한 구조를 용이하게 구현할 수 있다.
둘째, 하드 마스크층을 사용하여 콘택홀과 트랜치를 동시에 형성함으로서 공정을 간소화시킬 수 있고 전체 공정에 소요되는 비용을 절감할 수 있다.
셋째, 콘택홀과 트랜치를 동시에 형성함으로서 공정 중에 발생하는 폴리머를 줄일 수 있고, 발생한 폴리머도 용이하게 제거할 수 있다.
Claims (5)
- 반도체 기판상에 확산 방지막 및 층간 절연막을 차례로 형성하는 단계;상기 층간 절연막에 제 1 영역을 정의하고 상기 제 1 영역을 제외한 층간 절연막을 소정두께 만큼 제거하는 단계;상기 층간 절연막에 상기 제 1 영역을 포함하고 제 1 영역보다 넓게 제 2 영역을 정의하고 상기 제 2 영역을 제외한 층간 절연막을 소정두께 만큼 제거하는 단계;상기 반도체 기판의 전면에 하드 마스크층을 형성하는 단계;상기 제 1 영역의 층간 절연막 표면이 노출되도록 상기 하드 마스크층을 선택적으로 제거하는 단계;상기 하드 마스크층을 마스크로 이용하여 노출된 제 1 영역의 층간 절연막을 선택적으로 제거하는 단계;상기 제 2 영역의 층간 절연막 표면이 노출되도록 상기 하드 마스크층을 선택적으로 제거하는 단계;상기 하드 마스크층을 마스크로 이용하여 노출된 제 2 영역의 층간 절연막 및 제 1 영역의 층간 절연막을 선택적으로 제거하여 콘택홀 및 트랜치를 동시에 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 하드 마스크층은 Ti/TiN/W, Ti/TiN/Cu, Ta/TaN/Cu 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 하드 마스크층은 블랭킷 에치 또는 CMP 공정을 이용하여 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 층간 절연막은 CxFy + ClHmFn를 주 식각가스로 하여 O2, N2또는 Ar 등의 기체를 소정 량만큼 첨가하여 제거하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 하드 마스크층의 물질로 Ti/TiN/W를 사용할 경우에는 W를 잘 식각시키는 SF6플라즈마와 Ti/TiN를 잘 식각하는 Cl2+ BCl3플라즈마를 이용하고, Ti/TiN/Cu 또는 Ta/TaN/Cu를 사용할 경우에는 CMP 공정을 이용하여 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0085292A KR100393968B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 이중 다마신 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0085292A KR100393968B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 이중 다마신 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020056011A KR20020056011A (ko) | 2002-07-10 |
| KR100393968B1 true KR100393968B1 (ko) | 2003-08-06 |
Family
ID=27688522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0085292A KR100393968B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 이중 다마신 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100393968B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10510671B2 (en) * | 2017-11-08 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor device structure with conductive line |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
| JP2000012538A (ja) * | 1998-06-25 | 2000-01-14 | Sharp Corp | 半導体装置の製造方法 |
| KR20000033546A (ko) * | 1998-11-24 | 2000-06-15 | 윤종용 | 다마신 공정으로 형성된 도전성 배선을 구비하는 반도체장치 및그 제조방법 |
-
2000
- 2000-12-29 KR KR10-2000-0085292A patent/KR100393968B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
| JP2000012538A (ja) * | 1998-06-25 | 2000-01-14 | Sharp Corp | 半導体装置の製造方法 |
| KR20000033546A (ko) * | 1998-11-24 | 2000-06-15 | 윤종용 | 다마신 공정으로 형성된 도전성 배선을 구비하는 반도체장치 및그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020056011A (ko) | 2002-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100387255B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP3348706B2 (ja) | 半導体装置の製造方法 | |
| KR100653997B1 (ko) | 낮은 저항을 갖는 반도체소자의 금속배선 및 그 제조 방법 | |
| KR100460771B1 (ko) | 듀얼다마신 공정에 의한 다층 배선의 형성 방법 | |
| KR100338850B1 (ko) | 매입배선구조 및 그 형성방법 | |
| KR100393967B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100539444B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100552815B1 (ko) | 반도체 소자의 듀얼 다마신 배선 형성 방법 | |
| KR100393968B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| KR100514523B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| KR100207474B1 (ko) | 돌출형 텅스텐-플러그를 구비한 배선막 구조 및그 제조방법 | |
| JP2000114259A (ja) | 半導体装置における配線の形成方法 | |
| KR19980056165A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR20080061168A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100497776B1 (ko) | 반도체 소자의 다층배선 구조 제조방법 | |
| KR20020006030A (ko) | 에칭 정지층 형성 방법 및 대머신 구조물 | |
| KR100364811B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| KR100857989B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| TW594925B (en) | Method of fabricating metal interconnects and method of filling openings | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR20000056852A (ko) | 집적회로 내의 금속 상호연결 구조의 제조 방법 | |
| KR100358569B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| US20010027014A1 (en) | Method of fabricating interconnect | |
| KR100678008B1 (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160620 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170626 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 17 |