KR100857989B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

소정의 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막 및 제2 식각 정지막을 적층하는 단계, 제2 식각 정지막 위에 제1 반사 방지막 및 제1 감광막을 순차적으로 적층하고 식각하는 단계, 제1 반사 방지막 및 제1 감광막을 마스크로 하여 제2 식각 정지막을 식각하는 단계, 제1 반사 방지막 및 제1 감광막을 제거하는 단계, 제2 식각 정지막 및 층간 절연막 위에 제2 반사 방지막 및 제2 감광막을 순차적으로 적층하고, 제2 식각 정지막의 상부 표면이 노출되도록 제2 반사 방지막 및 제2 감광막을 패터닝하는 단계, 제2 식각 정지막을 마스크로 하여 층간 절연막을 식각하여 비아홀을 형성하는 단계, 제2 식각 정지막의 노출된 부분을 제거하는 단계, 제2 반사 방지막, 제2 감광막 및 제2 식각 정지막을 마스크로 하여 트렌치를 형성하는 단계, 제1 식각 정지막의 노출된 부분을 제거하는 단계, 제2 반사 방지막, 제2 감광막 및 제2 식각 정지막을 제거하는 단계, 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 증착하는 단계, 그리고 베리어 금속막 위에 금속박막을 형성하는 단계를 포함한다.
비아홀, 금속 배선

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 더욱 상세하게는 듀얼 다마신 공정(dual damascene process)을 이용하여 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉구를 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉구를 채우는 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선의 CD(critical dimension)가 점차적으로 작아짐으로 해서 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선을 용이하게 형성하기 위하여 도입된 것이 다마신 공정이다.
우선, 다마신 공정은 반도체 기판 위에 식각 정지막을 증착하고, 식각 정지막 위에 층간 절연막을 형성하고, 그 위에 반사 방지막 및 제1 감광막을 순차적으로 형성한다.
그 다음, 반사 방지막 및 제1 감광막을 패터닝하고, 이것을 마스크로 삼아 층간 절연막을 식각하여 비아홀을 형성한다. 이어, 비아홀에 제2 감광막을 채운 다음, 화학 기계적 연마 공정(chemical mechanical polishing)을 진행한다.
다음, 반도체 기판 및 제2 감광막 위에 반사 방지막 및 제3 감광막을 형성한다.
그런 다음, 반사 방지막 및 제3 감광막은 비아홀의 폭보다 넓게 식각하고, 비아홀을 채우고 있는 제2 감광막을 제거한다.
다음, 반사 방지막 및 제3 감광막을 마스크로 삼아 층간 절연막을 식각하여 금속 배선이 형성되는 트렌치를 형성한 다음, 반사 방지막 및 제3 감광막을 제거한다.
그런 다음, 식각 정지막의 노출된 부분을 제거하고, 층간 절연막 상부 전면에 베리어 금속막을 증착하고, 비아홀과 트렌치를 구리와 같은 금속 박막으로 채운다. 이어, 층간 절연막 위에 형성된 베리어 금속막 및 금속 박막은 CMP(chemical mechanical polishing) 공정을 거쳐 평탄화함으로써 금속 배선층을 형성한다.
한편, 종래의 금속 배선 형성시 비아홀을 채우는 제2 감광막은 완전히 제거되지 않고 비아홀에 잔류한다. 이것은 후속 공정에서 증착하는 베리어 금속막의 증착률을 저하시켜 금속 배선 형성시 비아홀에 구리가 완전히 채워질 수 없도록 하여 반도체 소자의 전기적 특성과 신뢰성을 저하한다.
또한, 비아홀에 제2 감광막을 채우고 제거하는 공정은 반도체 소자의 공정 시간을 지연시키며, 원가를 상승하게 한다.
본 발명의 기술적 과제는 반도체 소자의 금속 배선 형성 공정을 단순화하고, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막 및 제2 식각 정지막을 적 층하는 단계, 상기 제2 식각 정지막 위에 제1 반사 방지막 및 제1 감광막을 순차적으로 적층하고 식각하는 단계, 상기 제1 반사 방지막 및 상기 제1 감광막을 마스크로 하여 상기 제2 식각 정지막을 식각하는 단계, 상기 제1 반사 방지막 및 상기 제1 감광막을 제거하는 단계, 상기 제2 식각 정지막 및 상기 층간 절연막 위에 제2 반사 방지막 및 제2 감광막을 순차적으로 적층하고, 상기 제2 식각 정지막의 상부 표면이 노출되도록 상기 제2 반사 방지막 및 상기 제2 감광막을 패터닝하는 단계, 상기 제2 식각 정지막을 마스크로 하여 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계, 상기 제2 식각 정지막의 노출된 부분을 제거하는 단계, 상기 제2 반사 방지막, 제2 감광막 및 제2 식각 정지막을 마스크로 하여 트렌치를 형성하는 단계, 상기 제1 식각 정지막의 노출된 부분을 제거하는 단계, 상기 제2 반사 방지막, 제2 감광막 및 제2 식각 정지막을 제거하는 단계, 상기 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 증착하는 단계, 그리고 상기 베리어 금속막 위에 금속박막을 형성하는 단계를 포함한다.
상기 제1 식각 정지막은 상기 층간 절연막이 과식각 되는 것을 방지할 수 있다.
상기 제2 식각 정지막은 상기 제1 식각 정지막과 선택비가 상대적으로 낮을 수 있다.
상기 제2 식각 정지막은 SiON 물질로 구성할 수 있다.
상기 제1 및 제2 반사 방지막은 사진 식각 공정시 빛의 반사를 방지할 수 있다.
상기 비아홀 및 상기 트렌치 형성시 사용하는 식각액의 선택비에 따라 상기 비아홀 및 상기 트렌치의 깊이가 대응하는 것이 바람직하다.
화학적 금속적 연마 공정에 의해 상기 층간 절연막 위의 상기 베리어 금속막 및 상기 금속 박막을 제거하는 단계를 더 포함할 수 있다.
소정의 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막, 제1 반사 방지막 및 제1 감광막을 순차적으로 적층하는 단계, 상기 제1 반사 방지막 및 상기 제1 감광막을 식각하는 단계, 상기 제1 감광막을 제거하는 단계, 상기 층간 절연막 및 상기 제1 반사 방지막 위에 제2 감광막을 형성하고, 상기 제1 반사 방지막의 상부 일부 표면이 노출되도록 식각하는 단계, 상기 제1 반사 방지막을 마스크로 하여 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계, 상기 제1 반사 방지막의 노출된 부분을 제거하는 단계, 상기 제1 반사 방지막, 제2 감광막을 마스크로 하여 트렌치를 형성하는 단계, 상기 제1 반사 방지막, 제2 감광막을 제거하는 단계, 상기 제1 식각 정지막의 노출된 부분을 제거하는 단계, 상기 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 증착하는 단계, 그리고 상기 베리어 금속막 위에 금속박막을 형성하는 단계를 포함한다.
상기 제1 반사 방지막은 사진 식각 공정시 빛의 반사를 방지하고, 상기 제1 및 제2 감광막 보다 식각 선택비가 낮을 수 있다.
화학적 금속적 연마 공정에 의해 상기 층간 절연막 위의 상기 베리어 금속막 및 상기 금속 박막을 제거하는 단계를 더 포함할 수 있다.
상기 금속 박막은 구리인 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
우선, 도 1a에 도시한 바와 같이, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제1 식각 정지막(2)을 형성한다.
이 때, 제1 식각 정지막(2)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 산화 질화막(SiON)으로 형성하는 것이 바람직하다. 이렇게 형성하는 제1 식각 정 지막(2)은 후속으로 이루어지는 식각 공정에서 층간 절연막(3)과의 식각률(etch rate) 차이에 의한 과식각에 의해 발생하기 쉬운 패턴 불량 및 하부 박막의 손상 등을 방지할 수 있다.
그리고, 제1 식각 정지막(2) 상부에 층간 절연막(3)을 증착하고, 층간 절연막(3) 상부에 제1 식각 정지막(2)과 비슷한 선택비를 가지며 산화막 계열의 제2 식각 정지막(4)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이, 제2 식각 정지막(4) 위에 제1 반사 방지막(5) 및 제1 감광막(6)을 증착한다. 이어 제1 반사 방지막(5) 및 제1 감광막(6)을 패터닝하여 마스크로 삼아 제2 식각 정지막(4)을 식각하고, 제1 반사 방지막(5) 및 제1 감광막(6)을 제거한다. 제1 반사 방지막은 사진 식각 공정시 빛의 반사를 방지한다.
다음, 도 1c에 도시한 바와 같이, 제2 식각 정지막(4) 위에 제2 반사 방지막(7) 및 제2 감광막(8)을 순차적으로 형성한 다음, 제2 식각 정지막(4) 상부의 일부 표면이 노출되도록 식각하는데, 이것은 금속 배선이 형성되는 트렌치를 형성하기 위한 것이다.
그런 다음, 제2 식각 정지막(4)을 마스크로 하여 층간 절연막(3)을 식각하여 비아홀(9)을 형성한다.
다음, 도 1d에 도시한 바와 같이, 노출된 제2 식각 정지막(4)을 제거하고, 제2 반사 방지막(7)과 제2 감광막(8)을 마스크로 하여 층간 절연막(3)을 식각함으로써 트렌치(10)를 형성한다.
다음으로, 도 1e에 도시한 바와 같이, 제2 반사 방지막(7)과 제2 감광막(8)을 제거하고, 노출된 제1 식각 정지막(2)을 제거한 다음, 층간 절연막 전면에 베리어 금속막(11)을 증착한 다음, 금속 박막(12)으로 비아홀(9) 및 트렌치(10)를 채운다.
층간 절연막(3) 위에 형성된 베리어 금속막(11) 및 금속 박막(12)은 화학 기계적 연마 공정을 진행하여 평탄화한다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
우선, 도 2a에 도시한 바와 같이, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제1 식각 정지막(2)을 형성한다.
이 때, 제1 식각 정지막(2)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 산화 질화막(SiON)으로 형성하는 것이 바람직하다. 이렇게 형성하는 제1 식각 정지막(2)은 후속으로 이루어지는 식각 공정에서 층간 절연막(3)과의 식각률(etch rate) 차이에 의한 과식각에 의해 발생하기 쉬운 패턴 불량 및 하부 박막의 손상 등을 방지할 수 있다.
그리고, 제1 식각 정지막(2) 상부에 층간 절연막(3)을 증착하고, 층간 절연막(3) 상부에 반사 방지막 및 제1 감광막(6)을 순차적으로 형성한 후, 상기 제1 감광막(6)을 마스크로 식각공정을 진행하여 제1 반사 방지막(5)을 형성한다. 이때, 제1 반사 방지막은 사진 식각 공정시 빛의 반사를 방지한다.
그 다음, 도 2b에 도시한 바와 같이, 제1 감광막(6)을 제거한 다음, 제2 감광막(8)을 형성하고, 제1 반사 방지막(5)의 상부 표면이 드러나도록 패터닝한다. 이것은 금속 배선이 형성되는 트렌치(10)를 형성하기 위한 것이다.
그런 다음, 제1 반사 방지막(5)을 마스크로 하여 비아홀(9)을 형성한 다음, 도 2c에 도시한 바와 같이, 제2 감광막(8)으로 덮여 있지 않은 제1 반사 방지막(5)을 제거하고, 이것을 마스크로 하여 트렌치(10)를 형성한다.
다음, 도 2d에 도시한 바와 같이, 제2 감광막(8) 및 제1 반사 방지막(5)을 제거하고, 제1 식각 정지막(2)의 노출된 부분을 제거한다. 그 다음, 반도체 기판(1) 상부 구조 전면에 베리어 금속막(11)을 증착하고, 베리어 금속막(11) 위에 금속 박막(12)을 형성한다.
그런 다음, 도 2e에 도시한 바와 같이, 층간 절연막(3) 위에 형성되어 있는 베리어 금속막(11) 및 금속 박막(12)을 화학 기계적 연마 공정을 진행하여 평탄화한다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
우선, 도 3a에 도시한 바와 같이, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제1 식각 정지막(2)을 형성한다.
이 때, 제1 식각 정지막(2)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 산화 질화막(SiON)으로 형성하는 것이 바람직하다. 이렇게 형성하는 제1 식각 정지막(2)은 후속으로 이루어지는 식각 공정에서 층간 절연막(3)과의 식각률(etch rate) 차이에 의한 과식각에 의해 발생하기 쉬운 패턴 불량 및 하부 박막의 손상 등을 방지할 수 있다.
그리고, 제1 식각 정지막(2) 상부에 층간 절연막(3)을 증착하고, 층간 절연막(3) 상부에 제1 식각 정지막(2)과 비슷한 선택비를 가지며 산화막 계열의 제2 식각 정지막(4)을 얇게 형성한다.
그 다음, 도 3b에 도시한 바와 같이, 제2 식각 정지막(4) 위에 제1 반사 방지막(5) 및 제1감광막(6)을 형성한다. 그리고 제2 식각 정지막(4), 제1 반사 방지막(5) 및 제1감광막(6)은 후속 공정에서 형성될 비아홀(9) 형성을 위한 패턴으로 식각한다. 여기서, 제1 반사 방지막은 사진 식각 공정시 빛의 반사를 방지한다.
그 다음, 도 3c에 도시한 바와 같이, 제1 반사 방지막(5) 및 제1감광막(6)을 제거하고 제2 반사 방지막(7) 및 제2 감광막(8)을 순차적으로 형성한 다음, 제2 식각 정지막(4)의 상부 표면이 드러나도록 식각한다. 이것은 금속 배선이 형성되는 트렌치(10)를 형성하기 위한 것이다.
이어, 제2 식각 정지막(4)을 마스크로 삼아 비아홀(9)을 형성한다.
그 다음, 도 3d에 도시한 바와 같이, 제2 반사 방지막(7)의 노출된 부분을 제거한 다음, 제2 반사 방지막(7) 및 제2 감광막(8)을 마스크로 하여 층간 절연막(3)을 식각함으로써 트렌치(10)를 형성한다.
다음, 도 3e에 도시한 바와 같이, 제2 반사 방지막(7) 및 제2 감광막(8)을 제거하고, 제1 식각 정지막(2)의 노출된 부분을 제거한다. 이어, 반도체 기판(1) 상부 구조 전면에 베리어 금속막(11)을 증착하고, 베리어 금속막(11) 위에 금속 박막(12)을 형성한다.
그런 다음, 도 3f에 도시한 바와 같이, 층간 절연막(3) 위에 형성되어 있는 베리어 금속막(11) 및 금속 박막(12)을 화학 기계적 연마 공정을 진행하여 평탄화한다.
본 발명에 따르면 다마신 공정에서 식각 선택비가 다른 마스크를 이용하여 비아홀과 트렌치를 형성함으로써 공정 단계를 줄일 수 있다.
또한, 비아홀에 감광막을 채우지 않으므로 비아홀에 잔류하는 감광막의 형성을 방지할 수 있어 금속 박막의 증착률을 높일 수 있다. 이에 따라, 소자의 전기적 특성을 향상시키고 보다 안정적인 소자를 구현할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (11)

  1. 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막 및 제2 식각 정지막을 적층하는 단계,
    상기 제2 식각 정지막 위에 제1 반사 방지막 및 제1 감광막을 순차적으로 적층하고 식각하는 단계,
    상기 제1 반사 방지막 및 상기 제1 감광막을 마스크로 하여 상기 제2 식각 정지막을 식각하는 단계,
    상기 제1 반사 방지막 및 상기 제1 감광막을 제거하는 단계,
    상기 제2 식각 정지막 및 상기 층간 절연막 위에 제2 반사 방지막 및 제2 감광막을 순차적으로 적층하고, 상기 제2 식각 정지막의 상부 표면이 노출되도록 상기 제2 반사 방지막 및 상기 제2 감광막을 패터닝하는 단계,
    상기 제2 식각 정지막을 마스크로 하여 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계,
    상기 제2 식각 정지막의 노출된 부분을 제거하는 단계,
    상기 제2 반사 방지막, 제2 감광막 및 제2 식각 정지막을 마스크로 하여 트렌치를 형성하는 단계,
    상기 제1 식각 정지막의 노출된 부분을 제거하는 단계,
    상기 제2 반사 방지막, 상기 제2 감광막 및 상기 제2 식각 정지막을 제거하는 단계,
    상기 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 증착하는 단계, 그리고
    상기 베리어 금속막 위에 금속박막을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 제1 식각 정지막은 상기 층간 절연막이 과식각 되는 것을 방지하는 금속 배선 형성 방법.
  3. 제2항에서
    상기 제2 식각 정지막은 상기 제1 식각 정지막에 비해 선택비가 낮은 반도체 소자의 금속 배선 형성 방법.
  4. 제3항에서,
    상기 제2 식각 정지막은 SiON 물질로 구성하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에서,
    상기 제1 및 제2 반사 방지막은 사진 식각 공정시 빛의 반사를 방지하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에서,
    상기 비아홀 및 상기 트렌치 형성시 사용하는 식각액의 선택비에 따라 상기 비아홀 및 상기 트렌치의 깊이가 대응하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에서,
    화학적 금속적 연마 공정에 의해 상기 층간 절연막 위의 상기 베리어 금속막 및 상기 금속 박막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  8. 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막, 제1 반사 방지막 및 제1 감광막을 순차적으로 적층하는 단계,
    상기 제1 반사 방지막 및 상기 제1 감광막을 식각하는 단계,
    상기 제1 감광막을 제거하는 단계,
    상기 층간 절연막 및 상기 제1 반사 방지막 위에 제2 감광막을 형성하고, 상기 제1 반사 방지막의 상부 일부 표면이 노출되도록 식각하는 단계,
    상기 제1 반사 방지막을 마스크로 하여 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계,
    상기 제1 반사 방지막의 노출된 부분을 제거하는 단계,
    상기 제1 반사 방지막, 제2 감광막을 마스크로 하여 트렌치를 형성하는 단계,
    상기 제1 반사 방지막, 제2 감광막을 제거하는 단계,
    상기 제1 식각 정지막의 노출된 부분을 제거하는 단계,
    상기 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 증착하는 단계, 그리고
    상기 베리어 금속막 위에 금속박막을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  9. 제8항에서,
    상기 제1 반사 방지막은 사진 식각 공정시 빛의 반사를 방지하고, 상기 제1 및 제2 감광막 보다 식각 선택비가 낮은 반도체 소자의 금속 배선 형성 방법.
  10. 제8항에서,
    화학적 금속적 연마 공정에 의해 상기 층간 절연막 위의 상기 베리어 금속막 및 상기 금속 박막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  11. 제8항에서,
    상기 금속 박막은 구리인 반도체 소자의 금속 배선 형성 방법.
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