KR100364811B1 - 반도체 소자의 이중 다마신 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 34
- 230000009977 dual effect Effects 0.000 title description 7
- 239000010410 layer Substances 0.000 claims abstract description 58
- 239000011229 interlayer Substances 0.000 claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 65
- 229910052581 Si3N4 Inorganic materials 0.000 description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 28
- 238000000151 deposition Methods 0.000 description 8
- 239000010949 copper Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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Abstract
본 발명은 캐패시턴스의 증가에 따른 소자의 성능 저하를 방지하고 금속 베리어막 증착이 용이하게 되도록 한 반도체 소자의 이중 다마신 형성방법에 관한 것으로서, 반도체 기판상에 제 1 층간 절연막 및 식각 방지막을 차례로 형성하는 단계와, 상기 식각 방지막을 경사 식각하여 양의 경사를 갖는 섬 형태의 식각 방지막 패턴을 형성하는 단계와, 상기 식각 방지막 패턴을 포함한 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막상에 감광막을 도포한 후 일측 끝단이 상기 식각 방지막 패턴상에 오버랩되도록 패터닝하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 제거하여 트랜치 및 콘택홀을 동시에 형성하는 단계와, 상기 감광막을 제거하고 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 식각 방지막의 에지 프로파일(edge profile)을 양의 경사(positive slope)를 갖도록 하는데 적당한 반도체 소자의 이중 다마신(dual damascene) 형성방법에 관한 것이다.
일반적으로 집적 회로의 집적도의 증가는 상호 연결(interconnection)을 형성하기 위한 칩의 표면 부족의 원인이 된다.
소자의 크기가 감소함에 따라, 더 많은 배선(wiring lines) 요구를 충족시키기 위해서, 다층 상호 연결 디자인이 IC 공정에 요구된다.
다층 상호 연결은 3차원 배선 구조이다. 다층 상호 연결 구조를 형성하기 위해서, 반도체 기판 상의 MOS(Metal Oxide Semiconductor) 트랜지스터의 소오스/드레인 영역에 연결되는 제 1 금속 배선이 먼저 형성되고, 다음 상기 제 1 금속 배선과 연결되는 제 2 금속 배선이 형성된다. 금속 배선들은 금속 내지 폴리 실리콘 등의 도전 물질로 형성된다. 필요하다면, 두 층 이상의 금속 배선들이 형성된다.
그러나, 딥(deep) 서브 마이크론 이하의 크기를 갖는 IC 소자에 있어서, 종래 이중 다마신 기술은 만족스럽지 못하다. 예를 들어, 종래 콘택 플러그 형성을 위한 필링 물질인 구리(copper)는 에치 백 공정 동안 식각 하기가 어렵고, 또한 적절한 식각 용액(etchant)을 선택하기 어렵다.
더구나 플러그 내에 금속 증착 공정을 수행하는 동안 또는 금속 배선 사이에 절연층을 증착 하는 동안, 스텝 커버리지의 불량(poor step coverage)은 보이드(void) 형성 및 불순물 트랩핑(trapping)의 원인이 된다.
따라서, IC 소자의 축소에 따른 결함을 피하고, 또한 평탄한 절연층 표면을형성하는 종래의 이중 다마신 기술이 제안되었다.
가장 일반적으로 사용되는 이중 다마신 기술은 패터닝 동안 CMP(chemical mechanical polishing) 사용을 포함한다. 상기 CMP는 알루미늄, 구리, 그리고 알루미늄 합금과 같이 배선 금속의 폭 넓은 선택을 제공하고, 따라서 낮은 저항 및 낮은 전기적 이동(electro migration) 요구를 충족시키게 된다. 결과적으로, 상기 기술은 일반적으로 0.25㎛ 이하의 VLSI를 위한 공정에서 사용된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 이중 다마신 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 층간 절연막(12)을 형성하고, 상기 제 1 층간 절연막(12)상에 실리콘 질화막(13)을 형성한다.
이어, 상기 실리콘 질화막(13)상에 제 1 감광막(14)을 도포한 후, 노광 및 현상공정으로 제 1 감광막(14)을 패터닝하여 콘택 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(14)을 마스크로 이용하여 이방성 식각으로 상기 실리콘 질화막(13)을 선택적으로 제거하여 실리콘 질화막 패턴(13a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 1 감광막(14)을 제거하고, 상기 실리콘 질화막 패턴(13a)을 포함한 반도체 기판(11)의 전면에 제 2 층간 절연막(15)을 형성한다.
이어, 상기 제 2 층간 절연막(15)상에 제 2 감광막(16)을 도포한 후, 노광 및 현상공정으로 상기 제 2 감광막(16)을 패터닝하여 트랜치 영역을 정의한다.
도 1d에 도시한 바와 같이, 상기 제 2 감광막(16)을 마스크로 이용하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(15) 및 제 1 층간 절연막(12)을 선택적으로 제거하여 트랜치(17)와 콘택홀(18)을 동시에 형성한다.
여기서 상기 실리콘 질화막 패턴(13a)으로 덮여져 있는 제 1 층간 절연막(12)은 식각이 진행되지 않고, 상기 제 2 층간 절연막(15)을 제거할 때 그 하부의 실리콘 질화막 패턴(13a)에 의해 더 이상의 식각 진행이 되지 않고 멈추게 된다.
도 1e에 도시한 바와 같이, 상기 제 2 감광막(16)을 제거하고, 상기 트랜치(17) 및 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 금속 베리어막(19) 및 구리 박막을 차례로 증착하고, 상기 제 2 층간 절연막(15)의 상부 표면을 앤드 포인트(end point)로 하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(17) 및 콘택홀(18)의 내부에 금속배선(20)을 형성한다.
한편, 도 2는 도 1b의 실리콘 질화막 패턴을 나타낸 평면도이다.
도 2에서와 같이, 콘택홀이 형성될 영역을 제외한 모든 영역에 실리콘 질화막 패턴(13a)이 형성되어 있다.
그러나 상기와 같은 종래의 반도체 소자의 이중 다마신 형성방법에 있어서다음과 같은 문제점이 있었다.
첫째, 식각 방지막으로 사용되는 실리콘 질화막은 얇은 두께로 사용하더라도 유전상수가 높아(K=7이상) 절연막의 전체적인 캐패시턴스 증가를 유발하여 소자의 성능을 저하시킨다.
둘째, 에치 버퍼용 박막의 에지 프로파일(edge profile)이 수직(vertical)하게 제어함으로서 콘택홀 형성 후에 베리어 금속(barrier metal)막 증착시 금속막의 완만한 증착을 방해한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 캐패시턴스의 증가에 따른 소자의 성능 저하를 방지하고 콘택홀을 형성한 후에 금속 베리어막 증착이 용이하게 되도록 한 반도체 소자의 이중 다마신 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도 2는 도 1b의 실리콘 질화막 패턴을 나타낸 평면도
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도 4는 도3b의 실리콘 질화막 패턴을 나타낸 평면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 층간 절연막
23 : 실리콘 질화막 24 : 제 1 감광막
25 : 제 2 층간 절연막 26 : 제 2 감광막
27 : 트랜치 28 : 콘택홀
29 : 금속 베리어막 30 : 금속 배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 이중 다마신 형성방법은 반도체 기판상에 제 1 층간 절연막 및 식각 방지막을 차례로 형성하는 단계와, 상기 식각 방지막을 경사 식각하여 양의 경사를 갖는 섬 형태의 식각 방지막 패턴을 형성하는 단계와, 상기 식각 방지막 패턴을 포함한 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막상에 감광막을 도포한 후 일측 끝단이 상기 식각 방지막 패턴상에 오버랩되도록 패터닝하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 제거하여트랜치 및 콘택홀을 동시에 형성하는 단계와, 상기 감광막을 제거하고 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 층간 절연막(22)을 형성하고, 상기 제 1 층간 절연막(22)상에 식각 방지막으로 실리콘 질화막(23)을 형성한다.
여기서 식각 방지막으로는 SiON, Al2O3중에서 어느 하나를 500 ~ 4000Å 두께로 형성하여 사용할 수 있다.
이어, 상기 실리콘 질화막(23)상에 제 1 감광막(24)을 도포한 후, 노광 및 현상공정으로 제 1 감광막(24)을 패터닝하여 콘택 영역을 정의한다.
여기서 상기 제 1 감광막(24)을 노광할 때 하드 베이크 온도, 자외선 조사 조건을 조절하여 노광함으로서 현상 공정시 양의 경사를 갖도록 패터닝한다.
도 3b에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(24)을 마스크로 이용하여 상기 실리콘 질화막(23)을 경사 식각하여 양의 경사(메사(meas) 구조)를 갖는 섬 형태의 실리콘 질화막 패턴(23a)을 형성한다.
여기서 상기 실리콘 질화막 패턴(23a)의 선폭은 0.25 ~ 5㎛ 이내로 한다.
한편, 상기 실리콘 질화막 패턴(23a)은 양의 경사를 갖게 되는데, 이는 제 1 감광막(24)의 노광(하드 베이크 온도, 자외선 조사) 조건 또는 불소계 기체의 유량을 조절하여 양의 경사를 갖도록 한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(24)을 제거하고, 상기 실리콘 질화막 패턴(23a)을 포함한 반도체 기판(21)의 전면에 제 2 층간 절연막(25)을 형성한다.
이어, 상기 제 2 층간 절연막(25)상에 제 2 감광막(26)을 도포한 후, 노광 및 현상공정으로 상기 제 2 감광막(26)을 패터닝하여 트랜치 영역을 정의한다.
여기서 상기 패터닝된 제 2 감광막(26)의 일측 끝단이 상기 실리콘 질화막 패턴 패턴(23a)상부에 오버랩 되도록 하여 이후 제 2 층간 절연막(25) 식각시 제 1 층간 절연막(22)이 식각되는 것을 방지한다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(26)을 마스크로 이용하여 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(25) 및 제 1 층간 절연막(22)을 선택적으로 제거하여 트랜치(27)와 콘택홀(28)을 동시에 형성한다.
여기서 상기 실리콘 질화막 패턴(23a)으로 덮여져 있는 제 1 층간 절연막(22)은 식각이 진행되지 않고, 상기 제 2 층간 절연막(25)을 제거할 때 그 하부의 실리콘 질화막 패턴(23a)에 의해 더 이상의 식각 진행이 되지 않고 멈추게 된다.
도 3e에 도시한 바와 같이, 상기 제 2 감광막(26)을 제거하고, 상기 트랜치(27) 및 콘택홀(28)을 포함한 반도체 기판(21)의 전면에 금속 베리어막(29) 및 금속막을 차례로 증착하고, 상기 제 2 층간 절연막(25)의 상부 표면을 앤드 포인트(end point)로 하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(27) 및 콘택홀(28)의 내부에 금속배선(30)을 형성한다.
여기서 상기 금속막은 Cu, Al, Ag, Pt, Au 박막 중에서 어느 하나를 사용할 수 있다.
한편, 도 4는 도 3b의 실리콘 질화막 패턴을 나타낸 평면도이다.
도 4에서와 같이, 실리콘 질화막 패턴(23a)은 제 1 층간 절연막(22)상에 이후 소자의 마진을 고려하여 식각 방지 역할을 감당할 수 있는 0.25 ~ 5㎛의 선폭으로 형성되어 있다.
즉, 이후 콘택홀이 형성될 영역과 제 2 층간 절연막 식각시 식각의 진행을 스톱시키는 부분에만 남도록 패터닝되어 있다.
여기서 상기 실리콘 질화막 패턴(23a)의 형태를 필요에 따라 어려 가지 형태로 형성할 수 있다.
예를 들면, 섬(island) 형태의 원통형 모양의 마스크나, 정사각형, 직사각형, 원형, 마름모 등의 다양한 형태를 가질 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 이중 다마신 형성방법은 다음과 같은 효과가 있다.
첫째, 식각 방지막으로 사용되는 실리콘 질화막을 필요한 부분에만 최소한으로 남김으로서 유전상수의 높음에 따른 절연막의 전체적인 캐패시턴스 증가를 최소화시킬 수 있다.
둘째, 식각 방지막으로 사용되는 실리콘 질화막의 에지 프로파일을 양의 경사로 제어하여 콘택홀을 형성한 후에 금속 베리어막 증착시에 금속 베리어막의 증착을 용이하게 한다.
Claims (5)
- 반도체 기판상에 제 1 층간 절연막 및 식각 방지막을 차례로 형성하는 단계;상기 식각 방지막을 경사 식각하여 양의 경사를 갖는 섬 형태의 식각 방지막 패턴을 형성하는 단계;상기 식각 방지막 패턴을 포함한 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막상에 감광막을 도포한 후 일측 끝단이 상기 식각 방지막 패턴상에 오버랩되도록 패터닝하는 단계;상기 패터닝된 감광막을 마스크로 이용하여 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 제거하여 트랜치 및 콘택홀을 동시에 형성하는 단계;상기 감광막을 제거하고 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 식각 방지막 패턴은 0.25 ~ 5㎛의 선폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 식각 방지막은 Si3N4, SiON, Al2O3막 중에서 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 양의 경사를 갖는 섬 형태의 식각 방지막 패턴은 감광막의 노광(하드 베이크 온도, 자외선 조사) 조건 또는 불소계 기체의 유량을 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 양의 경사를 갖는 섬 형태의 식각 방지막 패턴은 원통형, 정사각형, 직사각형, 원형, 마름모형 등의 다양한 형태로 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086037A KR100364811B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 이중 다마신 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086037A KR100364811B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 이중 다마신 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020056636A KR20020056636A (ko) | 2002-07-10 |
| KR100364811B1 true KR100364811B1 (ko) | 2002-12-16 |
Family
ID=27689135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000086037A KR100364811B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 이중 다마신 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100364811B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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2000
- 2000-12-29 KR KR1020000086037A patent/KR100364811B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20020056636A (ko) | 2002-07-10 |
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