KR100497776B1 - 반도체 소자의 다층배선 구조 제조방법 - Google Patents

반도체 소자의 다층배선 구조 제조방법 Download PDF

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Abstract

본 발명은 다층배선구조의 제조방법에 관한 것으로, 보다 자세하게는 듀얼 대머신(Dual Damascene) 공정을 이용한 반도체 소자의 다층배선 구조 제조방법에 관한 것이다.
본 발명의 상기 목적은 소정의 하부 구조물이 형성된 실리콘 기판(41)상에 제 1 절연막(42)과 제 1 식각스톱층(43)을 형성하고 선택적으로 제거하는 제 1 공정; 상기 기판(41)의 전면에 제 2 절연막(45)을 형성하고 선택적으로 제거하여 트렌치를 형성하는 제 2 공정; 상기 반도체 기판(41)의 표면의 소정부분을 노출시켜 콘택홀(47)을 형성하는 제 3 공정; 상기 콘택홀(47)이 형성된 기판에 금속배선(48)을 형성하고, 제 2 식각스톱층(49)을 형성하는 제 4 공정; 및 제 2 공정에서 사용된 동일한 마스크 패턴을 이용하여 상기 제 2 식각스톱층을 선택적으로 제거하여 금속배선 영역만을 노출시키는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자의 다층배선 구조 제조방법은 트렌치가 완성된 기판에 금속배선을 매립후 상기 기판을 화학 기계 연마 후에 식각스톱층을 증착하고 전 공정에서 사용된 마스크를 이용하여 금속배선의 위 부분만 선택적으로 식각하므로써 오정렬로 인하여 절연층 상부에 금속배선이 채워지는 것을 방지하여 소자의 성능을 개선하는 효과가 있다.

Description

반도체 소자의 다층배선 구조 제조방법{Multi-layer fabrication technique for semiconductor device}
본 발명은 다층배선구조의 제조방법에 관한 것으로, 보다 자세하게는 듀얼 대머신(Dual Damascene) 공정을 이용한 반도체 소자의 다층배선 구조 제조방법에 관한 것이다.
일반적으로 반도체 장치의 금속배선 구조가 다층화됨에 따라 콘택홀 또는 비아홀은 횡(橫)방향과 같은 비율로 종(縱)방향의 기하학적 사이즈를 축소하기가 어려워져서 에스펙트 비(aspect ratio)가 증대하고 있다.
이에 따라 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 피복성(step coverage), 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.
이러한 문제점들을 해결하기 위한 새로운 배선기술로서 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 듀얼 대머신 공정이 제안되었다.
이러한 듀얼 대머신 구조의 금속 증착은 알루미늄(Al)이나 구리(Cu) 증착 공정을 사용하는 것이 가장 유력하며, Al 공정을 적용할 경우에는 물리적 기상증착법(physical vapor deposition : PVD)/화학적 기상증착법(chemical vapor deposition : CVD) 연속 증착 공정을 이용하여 Al 플러그(plug)나 Al 라인(line)을 형성하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)상에 제 1 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(13)를 패터닝하여 트랜치(Trench) 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(13)를 마스크로 이용하여 상기 노출된 절연막(12)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(14)를 형성하고, 상기 제 1 포토레지스트(13)를 제거한다.
도 1c에 도시한 바와 같이, 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(15)를 패터닝하여 콘택영역을 정의한다.
도 1d에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(15)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 절연막(12)을 제거하여 콘택홀(16)을 형성하고, 상기 제 2 포토레지스트(15)를 제거한다.
도 1e에 도시한 바와 같이, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 금속배선용 금속층을 증착한 후, 화학 기계 연마(chemical machine polishing : CMP)나 에치백(Etch Back) 등의 평탄화 공정을 실시하여 상기 콘택홀(16)내부에 듀얼 대머신 구조를 갖는 금속배선(17)을 형성한다.
도 2a 내지 도 2c는 종래의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 절연막(22)을 형성한 후, 포토 및 식각공정을 통해 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 절연막(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(23)을 포함한 전면에 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 포토레지스트(24)를 패터닝한다.
여기서 상기 패터닝된 포토레지스트(24)는 콘택홀(23)의 내부와 상기 콘택홀(23)에 인접한 영역을 제외한 절연막(22)상에 잔류하게 된다.
이어, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 노출된 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치(25)를 형성한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(24)를 제거하고, 전면에 금속층을 형성한 후에 평탄화 공정을 실시하여 상기 콘택홀(23)의 내부에 듀얼 대머신 구조를 갖는 금속배선(26)을 형성한다.
도 3a 내지 도 3e는 종래의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32) 및 SiN막(33)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(32)의 표면이 소정부분 노출되도록 상기 SiN막(33)을 선택적으로 한다.
도 3b에 도시한 바와 같이, 상기 선택적으로 제거된 SiN막(33)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(34)을 형성한다.
이어, 상기 제 2 절연막(34)상에 포토레지스트(35)를 도포한 후, 노광 및 현상공정으로 포토레지스트(35)를 패터닝한다.
도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(35)를 마스크로 이용하여 상기 제 2 절연막(34)을 선택적으로 제거한다.
여기서 상기 제 1 절연막(32)상에 형성된 SiN막(33)은 제 2 절연막(34) 식각시 제 1 절연막(32)의 식각을 방지하는 보호막 역할을 한다.
도 3d에 도시한 바와 같이, 상기 포토레지스트(35)를 제거하고, 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 1 절연막(32) 및 SiN막(33)을 블랭킷(Blanket) 식각으로 제거하여 콘택홀(36)을 형성한다.
여기서 상기 제 2 절연막(34)과 SiN막(33)을 블랭킷으로 제거할 때 상기 SiN막(33)이 형성되지 않고 노출된 제 1 절연막(32)의 부분은 반도체 기판(31)의 표면이 소정부분 노출되면서 콘택홀(36)이 형성된다.
도 3e에 도시한 바와 같이, 상기 콘택홀(36)을 포함한 전면에 금속층을 형성한 후에 평탄화 공정을 실시하여 상기 콘택홀(36)의 내부에 듀얼 대머신 구조를 갖는 금속배선(37)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
비아(via)와 금속간에 오정렬(misalign)이 발생했을 경우 절연막을 식각시 금속의 측벽의 절연막부분이 원치 않게 식각이 되어 그 부분까지 금속이 채워져 문제가 된다.
도 4는 대머신 공정 중 비아와 금속간에 오정렬이 발생하여 비아 식각시 하부 금속부분의 절연막까지 식각되어 Cu가 채워진 도면이다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치가 완성된 기판에 금속을 매립후 상기 기판을 화학 기계 연마후에 식각스톱층을 증착하고 전 공정에 사용된 금속 트렌치 마스크를 이용하여 금속의 상부 부분만 선택적으로 식각하여 오정렬로 인한 절연층에 금속이 채워지는 것을 방지할 수 있는 반도체 소자의 다층배선 구조 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 하부 구조물이 형성된 실리콘 기판(41)상에 제 1 절연막(42)과 제 1 식각스톱층(43)을 형성하고 선택적으로 제거하는 제 1 공정; 상기 기판(41)의 전면에 제 2 절연막(45)을 형성하고 선택적으로 제거하여 트렌치를 형성하는 제 2 공정; 상기 반도체 기판(41)의 표면의 소정부분을 노출시켜 콘택홀(47)을 형성하는 제 3 공정; 상기 콘택홀(47)이 형성된 기판에 금속배선(48)을 형성하고, 제 2 식각스톱층(49)을 형성하는 제 4 공정; 및 제 2 공정에서 사용된 동일한 마스크 패턴을 이용하여 상기 제 2 식각스톱층을 선택적으로 제거하여 금속배선 영역만을 노출시키는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 5a에 도시한 바와 같이, 소정의 하부 구조물이 형성된 실리콘 기판(41)상에 제 1 절연막(42)을 형성하고, 상기 제 1 절연막층 상부에 식각 스톱퍼(Etch Stopper) 역할을 하는 제 1 식각스톱층(43)을 형성한다.
상기 제 1 절연막(42)은 화학적 기상증착법으로 증착된 IMD(Inter Metal Dielectric) 또는 PMD(Pre Metal Dielectric)등 각종 금속 층간 절연막이다.
또한 상기 제 1 절연막(42)은 소정 두께의 BPSG(borophospho silicate glass) 또는 TEOS(tetra-ethylortho silicate)로 형성할 수 있고 그 주성분은 SiO2이다.
상기 제 1 식각스톱층(43)은 SiON, Si3N4 등의 물질을 500 ~ 1000Å 두께로 형성한다.
도 5b에 도시한 바와 같이, 상기 제 1 식각스톱층(43)상에 제 1 포토레지스트(44)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(44)를 패터닝하여 콘택영역을 정의한다.
이어, 상기 패터닝된 제 1 포토레지스트(44)를 마스크로 이용하여 상기 노출된 제 1 식각스톱층(43)을 선택적으로 제거하고, 제 1 포토레지스트(44)를 제거한다.
도 5c에 도시한 바와 같이, 상기 선택적으로 제거된 제 1 식각스톱층(43)을 포함한 반도체 기판(41)의 전면에 제 2 절연막(45)을 형성한다.
상기 제 2 절연막(45)은 제 1 절연층과 마찬가지로 화학적 기상증착법으로 증착된 IMD이다.
또한 상기 제 2 절연막(45)은 소정 두께의 BPSG 또는 TEOS로 형성할 수 있고 그 주성분은 SiO2이다.
도 5d에 도시한 바와 같이, 상기 제 2 절연막(45)상에 제 2 포토레지스트(46)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(46)를 패터닝한다.
도 5e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(46)를 마스크로 이용하여 상기 제 2 절연막(45)을 선택적으로 제거한다.
여기서 상기 제 1 절연막(42)상에 형성된 제 1 식각스톱층(43)은 제 2 절연막(45) 식각시 제 1 절연막(42)의 식각을 방지하는 보호막 역할을 한다.
도 5f에 도시한 바와 같이, 상기 제 2 포토레지스트(46)를 제거하고, 상기 반도체 기판(41)의 표면이 소정부분 노출되도록 상기 제 1 절연막(42) 및 제 1 식각스톱층(43)을 블랭킷(Blanket) 식각으로 제거하여 콘택홀(47)을 형성한다.
한편, 상기 콘택홀(47)을 형성한 후에 클리닝(Cleaning)을 실시하여 식각공정중에 발생한 이물질을 제거한다.
도 5g에 도시한 바와 같이, 상기 콘택홀(47)을 포함한 반도체 기판(41)의 전면에 금속배선용 W, Al, Cu, Poly-Si등의 금속층을 형성한 후, 에치백이나 화학 기계 연마(Chemical Mechanical Polishing) 공정 등의 평탄화 공정을 실시하여 상기 콘택홀(46)내부에 듀얼 대머신 구조를 갖는 금속배선(48)을 형성한다.
도 5h에 도시한 바와 같이, 상기 제 2 절연막층(45)과 금속배선(48) 상부에 제 2 식각스톱층(49)을 형성한다.
상기 제 2 식각스톱층(49)은 SiON, Si3N4 등의 물질을 500 ~ 1000Å 두께로 형성한다.
도 5i에 도시한 바와 같이, 도 5d에서 사용됐던 제 2 포토레지스트(46)를 한번 더 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(46)를 패터닝한다.
도 5j에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(46)를 마스크로 이용하여 상기 제 2 식각스톱층(49)을 선택적으로 제거하여 상기 금속배선의 표면을 노출시키어 개구부를 형성하고, 상기 제 2 포토레지스트(46)를 제거한다.
후에 연속 공정으로 도 5a 내지 도 5h의 공정을 반복하여 다층 배선 구조를 가지는 반도체 소자를 완성한다.
도 6은 본 발명에 따른 배선구조 형성시 오정렬이 발생한 도면이다.
도면에서와 같이 공정시 오정렬이 발생을 하여도 절연층에는 아무런 영향을 주지 않는다.
상세히 설명된 본 발명은, 본 발명의 장점을 갖는 변화들 및 변형들은 이 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것이다. 본 발명의 그러한 변형들의 범위는 본 발명의 장점을 갖는 이 기술 분야에 숙련된 보통의 사람들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 다층배선 구조 제조방법은 트렌치가 완성된 기판에 금속배선을 매립후 상기 기판을 화학 기계 연마 후에 식각스톱층을 증착하고 전 공정에서 사용된 마스크를 이용하여 금속배선의 위 부분만 선택적으로 식각하므로써 오정렬로 인하여 절연층 상부에 금속배선이 채워지는 것을 방지하여 소자의 성능을 개선하는 효과가 있다.
도 1a 내지 도 1e는 종래의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2c는 종래의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 3a 내지 도 3e는 종래의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 4는 대머신 공정 중 비아와 금속간에 오정렬이 발생하여 비아 식각시 하부 금속부분의 절연막까지 식각되어 Cu가 채워진 도면.
도 5a 내지 도 5g는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 금속배선 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 21, 31, 41 : 반도체 기판 12, 22 : 절연막
13, 44 : 제 1 포토레지스트 14, 25 : 트렌치
15, 46 : 제 2 포토레지스트 16, 23, 36, 47 : 콘택홀
17, 26, 37, 48 : 금속배선 24, 35 : 포토레지스트
32, 42 : 제 1 절연막 33 : SiN막
34, 45 : 제 2 절연막 43 : 제 1 식각스톱층
49 : 제 2 식각스톱층

Claims (6)

  1. 반도체 소자의 다층배선 구조 제조방법에 있어서,
    소정의 하부 구조물이 형성된 실리콘 기판(41)상에 제 1 절연막(42)과 제 1 식각스톱층(43)을 형성하고 선택적으로 제거하는 제 1 공정;
    상기 기판(41)의 전면에 제 2 절연막(45)을 형성하고 선택적으로 제거하여 트렌치를 형성하는 제 2 공정;
    상기 반도체 기판(41)의 표면의 소정부분을 노출시켜 콘택홀(47)을 형성하는 제 3 공정;
    상기 콘택홀(47)이 형성된 기판에 금속배선(48)을 형성하고, 제 2 식각스톱층(49)을 형성하는 제 4 공정; 및
    제 2 공정에서 사용된 동일한 마스크 패턴을 이용하여 상기 제 2 식각스톱층을 선택적으로 제거하여 금속배선 영역만을 노출시키는 제 5 공정
    을 포함하는 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 절연막(42) 및 제 2 절연막(45)은 소정 두께의 BPS 또는 TEOS 인 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법.
  3. 제 1항에 있어서,
    상기 콘택홀(47)의 형성은 상기 제 1 절연막(42) 및 제 1 식각스톱층(43)을 블랭킷(Blanket) 식각으로 제거하여 형성된 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법.
  4. 제 1항에 있어서,
    상기 제 1 식각스톱층(43) 및 제 2식각스톱층(49)는 SiON 또는 Si3N4을 500 ~ 1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법.
  5. 제 1항에 있어서,
    상기 금속배선(48)은 W, Al, Cu 또는 Poly-Si 중에서 선택되는 물질로 형성된 것을 특징으로 하는 반도체 소자의 다층배선 구조 제조방법.
  6. 제 1항의 방법을 이용하여 제조된 반도체 소자의 다층배선 구조.
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