KR100198653B1

KR100198653B1 - 반도체 소자의 금속배선방법

Info

Publication number: KR100198653B1
Application number: KR1019960029996A
Authority: KR
Inventors: 유성욱
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-07-24
Filing date: 1996-07-24
Publication date: 1999-06-15
Also published as: KR980012280A

Abstract

본 발명은 반도체 소자의 금속배선 방법에 관한 것으로, 특히 금속층의 단차를 작게 하기 위한 반도체 소자의 금속배선 방법에 관한 것이다.

이를 위한 본 발명의 반도체 소자의 금속배선 방법은 기판상에 다층으로된 제1금속층을 적층하고 최상층의 금속층을 콘택부위에만 남도록 패터닝 하는 공정과, 제1금속층상에 절연막과 평탄화용 절연막을 차례로 증착하는 공정과, 패터닝된 최상층의 금속층 표면이 노출되도록 절연막과 평탄화용 절연막을 에치백하는 공정과, 노출된 최상층의 금속층과 전기적으로 연결되도록 제2금속층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

이 발명에 의하면 제1금속층의 가장 윗층이 튀어나오게 하여 금속의 단차를 작게 하여 신뢰성과 디바이스의 수율이 향상되는 효과가 있다.

Description

반도체 소자의 금속배선방법

본 발명은 반도체 소자의 금속배선 방법에 관한 것으로, 특히 금속층의 단차를 작게 하여 반도체 소자의 금속배선 방법에 관한 것이다.

반도체 장치의 고집적화와 더불어 알루미늄(A1) 배선의 미세화 및 다층화는 일반화되고 있다. 다층배선을 함에 있어 층간 절연막의 평탄화는 중요한데 배선전 소자분리나 배선후 배선자체의 평탄화 및 층간 절연막의 평탄화에 있어 에치백(Etch Back) 공정은 중요하게 되었다. 이중 층간 절연막의 평탄화 공정은 SOG(Spin on Glass) 에치백법을 중심으로 실용성 높은 기술로 인정받고 있다.

이하, 종래의 반도체 소자의 금속배선 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제1a도 내지 제1d도는 종래의 금속배선 방법을 나타낸 공정단면도이다.

제1a에서와 같이, 반도체 기판(11)상에 질화막(도면에 도시하지 않음)을 증착하고 상기 질화막상에 감광막(도면에 도시하지 않음)을 도포한다. 이어 상기 감광막을 노광 및 현상공정으로 패터닝하여 필드영역을 정의한다. 상기 정의한 필드영역에 필드이온을 주입한후 필드산화막(12)을 성장시키고 상기 감광막과 질화막을 제거한다. 상기 필드 산화막(12)을 포함한 전면에 다결정 실리콘층(14)을 형성한후 필드 산화막(12)상의 소정부분에만 남도록 패터닝 한다. 상기 패터닝된 다결정 실리콘층(14)을 포함하는 전면에 BPSG(Boron Phosphorous Silicate Glass)층(15)과 제1금속층(16)을 차례로 형성한다. 상기 BPSG층(15)은 제1금속층(16)에 의한 1층 배선의 단차를 작게한다.

이어 제1b도에서와 같이, 상기 제1금속층(16)상에 감광막(도면에 도시하지 않음)을 도포하고 상기 감광막을 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 감광막을 마스크로 이용하여 제1금속층(16)에 의한 1층 배선이 단선되는 패턴을 형성하기 위해 상기 제1금속층(16)을 패터닝한다. 그 다음에 상기 감광막을 제거한다. 상기 제1금속층(16)상에 제1절연막(17)과 평탄화용 절연막으로서 SOG(18)을 차례로 증착한다. 이때 상기 제1절연막(17)은 제1금속층(16)과 SOG(18)의 콘택을 방지하는 역할을 한다.

제1c도에서와 같이, 상기 제1절연막(17)과 상기 SOG(18)은 에칭속도를 같게하여 에치백 공정을 실시한다. 여기서 상기 에치백 공정으로 상기 제1절연막(17)을 평탄화 시킨다. 그리고 상기 에치백 공정을 할때 깊게 행하지 않으면 상기 SOG(18)가 완전히 제거되지 않고 남아 있는 경우가 많다.

이어서 제1d도에서와 같이, 상기 제1절연막(17)상에 제2절연막(19)을 증착한다. 상기 제2절연막(19)상에 감광막(도면에 도시하지 않음)을 도포하고 상기 감광막을 선택적으로 노광 및 현상한다. 상기 감광막을 마스크로 이용하여 제1절연막(17)과 제2절연막(19)을 선택적으로 식각하여 제1금속층(16)의 표면이 노출되도록 비아홀을 형성한다. 이어서 노출된 제1금속층(16)을 포함한 전면에 제2금속층(20)을 형성한 다음, 상기 제2금속층(20)을 선택적으로 식각하여 상기 비아홀 부위만 남아 있도록 패터닝 하면 종래 반도체 소자의 금속배선 형성공정이 완료된다.

상기와 같은 종래의 반도체 소자의 금속배선 형성방법은 다음과 같은 문제점이 있었다.

첫째, 비아홀에서 제2금속층을 형성시킬때 제2금속층의 단차가 커지게 된다. 그리고 종횡비(Aspect Ratio)의 증가로 인하여 제1금속층과 제2금속층이 연결되지 못하는 단락현상을 유발한다.

둘째, 에치백 공정시 충분히 깊게하지 않으면 비아홀 부위에 SOG가 완전히 제거되지 않고 남아 있게 된다. 따라서 잔존하는 SOG에 의해 디바이스의 수율(Yield)이 저하된다.

셋째, 제1금속층에서 단독 알루미늄을 사용함에 따라 일렉트로마이그레션(Ele-ctromigration)에 의해서 알루미늄의 원자들이 모이는 힐록(Hillock)과 원자들이 부족한 부분인 보이드(Void)가 발생한다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 제1금속배선중 상부 알루미늄(A1)층이 비아홀 부위에 튀어나오게 하여 금속의 단차를 작게하는데 적당한 반도체 소자의 금속배선 방법을 제공하는데 그 목적이 있다.

제1a도 내지 제1d도는 종래의 금속배선 방법을 나타낸 공정단면도.

제2a도 내지 제2f도는 본 발명의 금속배선 방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

31 : 반도체 기판 32 : 필드 산화막

34 : 다결정 실리콘 35 : BPSG

36a : 제1티타늄 텅스텐 36b : 제1알루미늄

36c : 제2티타늄 텅스텐 36d : 제2알루미늄

37 : 절연막 38 : SOG

39 : 제2금속배선

이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 방법은 기판상에 다층으로된 제1금속층을 적층하고 최상층의 금속층을 콘택부위에만 남도록 패터닝 하는 공정과, 상기 제1금속층상에 절연막과 평탄화용 절연막을 차례로 증착하는 공정과, 상기 패터닝된 최상층의 금속층 표면이 노출되도록 상기 절연막과 평탄화용 절연막을 에치백하는 공정과, 상기 노출된 최상층의 금속층과 전기적으로 연결되도록 제2금속층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

상기와 같은 본 발명의 반도체 소자의 금속배선 방법에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제2a도 내지 제2f도는 본 발명의 금속배선 방법을 나타낸 공정단면도이다.

제2a도에서와 같이, 반도체 기판(31) 표면의 소정부위에 필드 산화막(32)을 형성한다. 상기 필드 산화막(32)을 포함한 전면에 다결정 실리콘층(34)을 형성한 후 필드 산화막(32)상의 소정부위에만 남도록 패터닝 한다. 상기 패터닝된 다결정 실리콘층(34)을 포함하는 전면에 BPSG층(35)을 형성한다. 이어 상기 BPSG층(35)상에 제1티타늄 텅스텐(36a)을 형성하고 제1티타늄 텅스텐층(36a)상에 제1알루미늄층(36b)을 형성하며 제1알루미늄층(36b)상에 제2티타늄 텅스텐층(36c)을 형성한다. 그리고 상기 제2티타늄 텅스텐층(36c)상에 제2알루미늄층(36d)을 형성한다. 이때 상기 제1, 제2 티타늄 텅스텐층(36a, 36c)과 상기 제1알루미늄층(36b,36d)은 제1금속배선(36)을 이룬다. 그리고 상기 제1티타늄 텅스텐층(36a,36c)은 제1, 제2알루미늄층(36b,36d)을 힐록과 보이드로 부터 보호하는 역할을 하며 제1, 제2알루미늄층(36b,36d)이 단선시에는 금속층으로서 역할을 하고, 제2티타늄 텅스텐층은 비아홀 형성을 위한 사진식각 공정시 ARC(Anti Reflection Coating) 역할을 한다.

제2d도에서와 같이, 상기 제2알루미늄층(36d)을 패터닝하여 비아홀이 형성될 부위에만 남기고 불필요한 부분의 제2알루미늄층(36d)은 제거한다.

그다음 제2c도에서와 같이, 상기 제2알루미늄층(36d)을 포함한 상기 제2티타늄 텅스텐층(36c)의 전면에 감광막(도면에 도시하지 않음)을 도포하고 상기 감광막을 노광 및 현상공정을 통해 패터닝 한다. 이어 상기 패터닝된 감광막을 마스크로 이용하여 상기 BPSG층(35)의 소정부분이 노출되도록 상기 제2티타늄 텅스텐층(36c), 제1알루미늄층(36b), 제1티타늄 텅스텐층(36a)을 선택적으로 제거하여 상기 제1, 제2티타늄 텅스텐층(36a,36c)과 상기 제1, 제2알루미늄층(36b,36d)으로 된 제1금속배선(36)을 단선시킨다. 그리고 상기 감광막을 제거한다.

이어 제2d도에서와 같이 제2알루미늄(36d)을 포함한 전면에 절연막(37)을 증착하고, 상기 절연막(37)상에 평탄화용 절연막으로서 SOG(38)을 증착한다. 여기서 상기 절연막(37)은 제1금속배선(36)과 SOG(38)의 콘택을 방지한다.

그 다음에 제2e도에서와 같이, 상기 절연막(37)과 SOG(38)은 에칭속도를 같게하여 에치백 공정을 실시한다. 여기서 상기 에치백 공정시 상기 제2알루미늄층(36d) 표면이 노출되도록 깊게 식각을 하여 비아홀위에 상기 SOG(38)가 완전히 제거된다.

이어 제2f도에서와 같이, 상기 절연막(37)을 포함한 전면에 제2금속배선(39)을 형성한다. 그리고 상기 제2금속배선(39)을 선택적으로 식각하여 비아홀 부위만 남아 있도록 패터닝하면 본 발명의 반도체 소자의 금속배선이 형성된다.

본 발명은 제1금속배선의 제2알루미늄층을 튀어나오게 하여 제2금속배선의 단차를 작게하여 배선의 신뢰성을 향상시키며 깊은 에치백 공정으로 SOG가 비아홀 부위에서 제거되므로 디바이스 수율이 좋아지는 효과가 있다. 또 티타늄 텅스텐을 금속층에 첨가하여 알루미늄의 힐록과 보이드를 제거하는 효과가 있다.

Claims

(1) 기판상에 다층으로된 제1금속층을 적층하고 최상츠의 금속층을 콘택부위에만 남도록 패터닝 하는 공정; (2) 상기 제1금속층상에 절연막과 평탄화용 절연막을 차례로 증착하는 공정; (3) 상기 패터닝된 최상층의 금속층 표면이 노출되도록 상기 절연막과 평탄화용 절연막을 에치백하는 공정; (4) 상기 노출된 최상층의 금속층과 전기적으로 연결되도록 제2금속층을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선방법.
제1항에 있어서, 제(1)공정에서 제1금속층은 제1티타늄 텅스텐, 제1알루미늄, 제2티타늄 텅스텐 및 제2알루미늄층이 차례로 적층되도록 함을 특징으로 하는 반도체 소자의 금속배선방법.